JP2557340B2

JP2557340B2 - デジタル再生装置におけるデインタ−リ−ブ処理用メモリの制御方法

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Publication number: JP2557340B2
Application number: JP59229234A
Authority: JP
Inventors: 雅秀南雲
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-10-31
Filing date: 1984-10-31
Publication date: 1996-11-27
Anticipated expiration: 2011-11-27
Also published as: JPS61107576A; DE3587453D1; DE3587453T2; EP0180470A2; EP0180470B1; US4710923A; EP0180470A3

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えばコンパクトディスク（CD）プレー
ヤ等のデジタル再生装置に係り、特にそのデインターリ
ーブ処理用メモリの制御方法の改良に関する。

〔発明の技術的背景〕

周知のように、音響機器の分野では、可及的に高密度
かつ高忠実度記録再生化を図るために、PCM（パルスコ
ードモジューレーション）技術を利用したデジタル記録
再生方式を採用してきている。つまり、これはデジタル
オーディオ化と称されているもので、オーディオ特性が
記録媒体の特性に依存することなく、在来のアナログ記
録再生方式によるものに比して、格段に優れたものとす
ることが原理的に確立されているからである。そして、
このようなデジタルオーディオ化において、情報信号
（アナログデータ）をデジタル符号化してなるデジタル
化データを記録するための記録媒体としては、従来より
磁気テープやディスク（円盤）等が使用されている。

ここで、上記のようなデジタルオーディオシステムの
うち、記録媒体として、特に光学式コンパクトディスク
を用いるものにあっては、デジタル化データをディスク
に記録する際に、再生時にビット同期信号の生成を容易
に行なえるようにしたり、また光学式ピックアップで読
み取られたRF信号の周波数特性を狭帯域として正確なデ
ータスライスを行なえるようにしたりするために、デジ
タル化データにEFM（エイトトウフォーティーンモジュ
レーション）変調を施ようにしている。このEFM変調
は、デジタル化データを８ビット単位で区切り、それぞ
れ14ビットのデータ（１ワード）に変調してディスクに
記録するようにしたもので、再生時には14ビットの１ワ
ードデータを８ビットの元のデジタル化データにEFM復
調して再生するようにしているものである。

この場合、24のデータワードと４つのパリティワード
（Ｐ）と４つのパリティワード（Ｑ）とを加えた32のワ
ードに、フレーム同期用データ，コントロールデータ及
びマージンビット等を含めた588ビットのデータ群を１
フレームとし、上記ピックアップによるデータ読み取り
時に発生する連続的な符号誤りを最終的に分散された符
号誤りに変換してエラー訂正処理を正確に行なえるよう
にするために、クロスインターリーブ処理を施してディ
スクに記録するようにしている。ここで、上記パリティ
ワード（Ｐ）は、１フレーム中にもともとの順序で存在
するデータワードのエラー訂正処理に施され、パリティ
ワード（Ｑ）は、クロスインターリーブ処理で所定の順
序に並び変えられた32のワードのうちパリティワード
（Ｑ）を除く他の28のワード（パリティワード（Ｐ）を
含む）に対するエラー訂正処理に施されるものである。

そして、上記光学式ピックアップから読み取られたRF
信号は、デジタル化データに整形され、EFM復調され、
デインターリーブ処理及びエラー訂正処理が施された
後、デジタルアナログ変換系に供給されて、元の情報信
号（アナログデータ）に変換されるものである。

第８図は、このようなコンパクトディスク再生系のデ
ジタル処理部分の構成を示すものである。すなわち、11
は図示しない光学式ピックアップで読み取られたRF信号
を整形したデジタル化データが供給される入力端子であ
る。この入力端子11に供給されたデジタル化データは、
EFM復調回路12でEFM復調され、書き込み読み出し記憶装
置（以下RAMという）13に記憶される。この場合、EFM復
調回路12からRAM13へのデータ入力（DAIN）は、上記RF
信号の位相成分から抜き取ったクロックで制御されるた
め、ディスク回転系の回転むらによりジッタを有してい
る。このため、RAM13には、ジッタを吸収するのに必要
な書き込み領域が確保されている。

そして、上記RAM13に記憶されたデータは、前述した
クロスインターリーブ処理の施された32のワード（以下
シンボルという）（U₀）〜（U₃₁）配列で、C₁処理回路1
4に読み込まれ（C₁READ）、パリティシンボル（Ｑ）に
基づいてエラー検出が行なわれる。この場合、C₁処理回
路14は、エラーシンボル（Ui′）を読み込み（Ui′REA
D）訂正して、訂正後のシンボル（Ui）をRAM13に書き込
む（UiWRITE）動作を行なうものである。ここで、C₁処
理回路14としては、通常エラーシンボル数が２個までエ
ラー訂正可能な能力を備えたものが用いられる。

その後、上記RAM13に記憶されたデータは、クロスイ
ンターリーブ処理に対するデインターリーブ処理の施さ
れたパリティシンボル（Ｑ）を除く28のシンボル（U₀）
〜（U₂₇）配列で、C₂処理回路15に読み込まれ（C₂REA
D）、パリティシンボル（Ｐ）に基づいてエラー検出が
行なわれる。この場合、C₂処理回路15は、エラーシンボ
ル（Uj′）を読み込み（Uj′READ）訂正して、訂正後の
シンボル（Uj）をRAM13に書き込む（UjWRITE）動作を行
なうものである。ここで、C₂処理回路15としては、通常
エラーシンボル数が３個までエラー訂正可能な能力を備
えたものが用いられる。

そして、C₂処理回路15によるエラー訂正処理が終了す
ると、RAM13に記憶されたデータシンボルは、補正回路1
6に出力され（DAOUT）、補正処理されて、出力端子17を
介して図示しないデジタルアナログ変換系に出力され、
ここでデジタル部分の処理が完了されるものである。

ここで、上記デインターリーブ処理は、RAM13に書き
込まれたシンボル（U₀）〜（U₂₇）を、それぞれ一定の
遅延量づつ遅延させて読み出すことにより行なわれる。
この場合、各シンボル（U₀）〜（U₂₇）の遅延量は、そ
れぞれ27D,26D,25D,…,0Dと規定されており、上記RAM13
には各シンボル（U₀）〜（U₂₇）毎に上記各遅延量に対
応するメモリ領域が設けられている。なお、遅延量1Dは
４フレームに対応し、１フレームは（U₀）〜（U₃₁）の3
2シンボルを含んでいる。

すなわち、今、簡単のために、７つのシンボル（U₀）
〜（U₆）を入力データから取り、それぞれのシンボル
（U₀）〜（U₆）の遅延量を、順に6,5,4,3,2,1,0とする
とRAM13における各シンボル（U₀）〜（U₆）のメモリ領
域は、第９図に示すように割り付けられる。この場合、
図中（Ｈ）はRAM13の上位アドレス、（Ｖ）は下位アド
レスを示している。

ここで、上記各シンボル（U₀）〜（U₆）のうち、例え
ばシンボル（U₂）に対する書き込み及び読み出しの形態
は、第10図に示すように繰り返されている。すなわち、
図中（ｗ）がシンボル（U₂）の書き込みアドレス、
（ｒ）がシンボル（U₂）の読み出しアドレスである。ま
た、シンボル（U₂）は、上位アドレス（Ｈ）が「０」〜
「４」までの書き込み領域が割り付けられているので、
５進ダウンカウンタ（図示せず）を使用しており、その
カウント値が（CN5）である。そして、所定周期でダウ
ンカウント動作を行なう５進ダウンカウンタのカウント
値を、そのまま書き込みアドレス（ｗ）とし、該アドレ
ス（ｗ）に遅延量である「４」（固定データ）を加算し
た値を読み出しアドレス（ｒ）として、各アドレスを生
成し、デインターリーブ処理を施すようにしているもの
である。なお、図中（mod5）はモジュロ５である。

このため、全てのシンボル（U₀）〜（U₆）に対して、
書き込みアドレス（ｗ）と読み出しアドレス（ｒ）とを
生成するためには、第11図に示すような構造が必要とな
る。すなわち、各シンボル（U₀）〜（U₆）の各上位アド
レス（Ｈ）の書き込み領域に対応した７〜１進ダウンカ
ウンタを備えたカウンタ群18と、各シンボル（U₀）〜
（U₆）に対応する遅延量データ「６」〜「０］の記憶さ
れた書き込み専用記憶装置（以下ROMという）19とを備
えている。また、入力端子20には、各シンボル（U₀）〜
（U₆）を示すデータ及びRAM13に対する読み出し要求信
号（以下リード信号という）、書き込み要求信号（以下
ライト信号という）が供給される。

そして、いずれかのシンボル（U₀）〜（U₆）を示すデ
ータ及びライト信号が入力端子20に供給されると、セレ
クタ回路21が選択されたシンボル（U₀）〜（U₆）に対応
するダウンカウンタのカウント値を選択する。すると、
該カウント値は、加算回路22、mod回路23及び出力端子2
4を介して、上位アドレス（Ｈ）としてRAM13に供給され
る。この場合、上記ライト信号の作用によりセレクト回
路25が動作せず、mod回路23がモジュロの演算を行なわ
ないように制御される。また、この書き込み時には、ア
ンド回路26の一方の入力端に接続された入力信号27にＬ
レベルの信号が供給され、アンド回路26の出力がＬレベ
ルに規定されている。このため、セレクト回路21で選択
されたダウンカウンタのカウント値が、そのまま上位ア
ドレスとなるものである。このとき、シンボル（U₀）〜
（U₆）を示すデータに基づいて、デコード回路28が下位
アドレス（Ｖ）を生成し、出力端子29からRAM13に出力
する。

一方、いずれかのシンボル（U₀）〜（U₆）を示すデー
タ及びリード信号が入力端子20に供給されると、まずセ
レクト回路21が選択されたシンボル（U₀）〜（U₆）に対
応するダウンカウンタのカウント値を選択し、そのカウ
ント値を加算回路22に供給する。このとき、セレクト回
路30が選択されたシンボル（U₀）〜（U₆）に対応する固
定データをROM19から読み出して、アンド回路26に供給
する。ここで、読み出し時には、入力端子27にＨレベル
の信号が供給されるので、加算回路22に上記固定データ
が供給されることになる。このため、加算回路22は、上
記カウント値と固定データとを加算し、mod回路23に出
力する。この場合、上記リード信号の作用によりセレク
ト回路25が動作し、mod回路23がモジュロの演算を行な
い、出力端子24を介して、上位アドレス（Ｈ）を出力す
る。また、シンボル（U₀）〜（U₆）を示すデータに基づ
いて、デコード回路28が下位アドレス（Ｖ）を生成し、
出力端子29からRAM13に出力する。

〔背景技術の問題点〕

しかしながら、上述したようなデインターリーブ処理
のための、RAM13に対する書き込み及び読み出しアドレ
スの生成手段では、各シンボル（U₀）〜（U₆）毎にダウ
ンカウンタが必要で構成が複雑化するとともに、RAM13
内のメモリ領域も無駄が多く経済的に不利になるという
問題を有している。

〔発明の目的〕

この発明は上記事情を考慮してなされたもので、構成
簡易にしてメモリ領域の有効利用を図り得る極めて良好
なデジタル再生装置におけるデインターリーブ処理用メ
モリの制御方法を提供することを目的とする。

〔発明の概要〕

すなわち、この発明に係るデジタル再生装置における
デインターリーブ処理用メモリの制御方法は、クロスイ
ンターリーブ処理の施された複数のシンボルをメモリに
書き込みデインターリーブのための遅延量に対応させて
読み出すことによりデインターリーブ処理を行なうデジ
タル再生装置におけるデインターリーブ処理用メモリの
制御方法において、メモリのアドレスの一部を共通にす
る各メモリ領域に、それぞれ総和が該メモリ領域を越え
ることなく、一定の空き領域を残して領域を占有するよ
うに複数のシンボルの書き込みを行なうようにし、アド
レスの一部以外のアドレス部分を生成するカウンタのカ
ウント値に所定の固定データを加算させてメモリ領域内
における複数のシンボルの書き込み及び読み出しのアド
レスを生成するようにすることにより、構成簡易にして
メモリ領域の有効利用を図るようにしたものである。

〔発明の実施例〕

以下、この発明の一実施例を説明するに先立ち、この
発明の原理について簡単に説明する。すなわち、前述し
た７つのシンボル（U₀）〜（U₆）に対するメモリ領域の
割り付けを、第５図（ａ）に示すように行なう。シンボ
ル（U₀）を除き、同一の下位アドレス（Ｖ）で示される
メモリ領域内に、遅延量の異なる２つのシンボルを組み
合わせて、書き込むようにしている。この場合、上記各
シンボル（U₀）〜（U₆）のうち、例えばシンボル
（U₂），（U₅）に対する書き込み及び読み出しの形態
は、第６図に示すように繰り返されている。

ここで、第６図中（w₂），（r₂）がシンボル（U₂）の
書き込み及び読み出しアドレスであり、（w₅），（r₅）
がシンボル（U₅）の書き込み及び読み出しアドレスであ
る。また、シンボル（U₂），（U₅）は、上位アドレス
（Ｈ）が「７」の空き領域を含めて８つの書き込み領域
が割り付けられているので、８進ダウンカウンタ（図示
せず）を使用しており、そのカウント値が（CN8）であ
る。そして、所定周期でダウンカウント動作を行なう８
進ダウンカウンタのカウント値を、そのままシンボル
（U₂）の書き込みアドレス（w₂）とし、該アドレス
（w₂）にシンボル（U₂）の遅延量である「４」（固定デ
ータ）で加算した値をシンボル（U₂）の読み出しアドレ
ス（r₂）とし、該アドレス（r₂）に「１」（固定デー
タ）を加算した値をシンボル（U₅）の書き込みアドレス
（w₅）とし、該アドレス（w₅）にシンボル（U₅）の遅延
量である「１」（固定データ）を加算した値をシンボル
（U₅）の読み出しアドレス（r₅）として、各アドレスを
生成し、デインターリーブ処理を施すようにしているも
のである。

すなわち、上記各アドレス（w₂），（r₂），（w₅），
（r₅）を生成するための演算は、 w₂＝CN8 r₂＝CN8＋４ w₅＝CN8＋４＋１＝CN8＋５ r₅＝CN8＋５＋１＝CN8＋６となる。この場合、アドレス（r₂），（w₅），（r₅）の
各演算は、モジュロ８の演算であることはもちろんであ
る。ただし、このときのモジュロ８の演算は、カウント
値（CN8）に固定データを加算したときのキャリーデー
タをすてるだけで済み、従来のように演算処理を行なう
必要はなく、容易に行なえるものである。

そして、上記のような演算によってアドレス（w₂），
（r₂），（w₅），（r₅）を生成することにより、第６図
から明らかなように、各シンボル（U₂），（U₅）は互い
にメモリ領域が重なったりすることなく、常に必要な遅
延量を確保した状態で書き込み及び読み出しが行なわれ
るものである。

また、他のシンボル（U₁），（U₆）及び（U₃），
（U₄）についても、８進ダウンカウンタのカウント値に
必要な遅延量を加算することにより、上記と同様に行な
うことができるものである。

このため、全てのシンボル（U₀）〜（U₆）に対して、
書き込み及び読み出しアドレスを生成するための手段と
しては、第７図に示す構成で済むことになる。すなわ
ち、８進ダウンカウンタ31と、各シンボル（U₀）〜
（U₆）に対応する８進ダウンカウンタ31のカウント値
（CN8）に加算すべき固定データの記憶されたROM32とを
備えている。このROM32のうち、左側の固定データが、
各シンボル（U₀）〜（U₆）の書き込み時にカウント値
（CN8）に加算する固定データであり、右側の固定デー
タが、各シンボル（U₀）〜（U₆）の読み出し時にカウン
ト値（CN8）に加算する固定データである。また、入力
端子33には、各シンボル（U₀）〜（U₆）を示すデータ及
び前記RAM13に対するリード信号、ライト信号が供給さ
れる。

そして、いずれかのシンボル（U₀）〜（U₆）を示すデ
ータ及びライト信号が入力端子33に供給されると、セレ
クタ回路34がROM32内の所望の固定データを読み出して
加算回路35に供給する。また、加算回路35には、８進ダ
ウンカウンタ31のカウント値（CN8）が供給されている
ので、加算回路35は両者を加算し、その加算結果が上位
アドレス（Ｈ）として、出力端子36を介してRAM13に供
給される。このとき、シンボル（U₀）〜（U₆）を示すデ
ータに基づいて、デコード路37が下位アドレス（Ｖ）を
生成し、出力端子38からRAM13に出力する。

また、入力端子33にリード信号が供給された場合に
も、上記と同様にして上位アドレス（Ｈ）及び下位アド
レス（Ｖ）が生成される。

したがって、上記のような各シンボル（U₀）〜（U₆）
の書き込み及び読み出しアドレスの生成手段によれば、
８進ダウンカウンタ31が１個で済み、またモジュロ８の
演算も実質的に行なわなくてもよく、全体として構成が
簡易になり、またメモリ領域も有効に利用することがで
き、経済的に有利になるものである。また、各シンボル
（U₀）〜（U₆）に対するメモリ領域の割り付けとして
は、第５図（ａ）に示したものに限らず、例えば第５図
（ｂ），（ｃ）に示すようにする等、種々考えられるも
のである。

以下、上記のような原理に基づく、この発明の一実施
例について、図面を参照して詳細に説明する。第１図
は、前述した32個のシンボル（U₀）〜（U₃₁）のメモリ
領域の割り付けを示すものである。すなわち、シンボル
（U₃），（U₂₇）及び（U₄），（U₂₆）及び（U₅），（U
₂₅）…及び（U₁₅），（U₂₈）〜（U₃₁）がそれぞれペア
で同一行に書き込まれるようになっている。この場合、
図中（A₆〜_０）はRAM13の下位アドレスを示し、（A₁₀〜
_７）はRAM13の上位アドレスを示している。また、図中
（）内は、各シンボル（U₀）〜（U₂₆）の遅延量を示
し、シンボル（U₂₈）〜（U₃₁）はパリティシンボル
（Ｑ）である。そして、第１図に示すメモリ領域のう
ち、シンボル（U₀）〜（U₃₁）の書き込み領域以外の領
域は、ジッタ成分の吸収領域である。

ここで、第２図は、上記上位アドレス（A₁₀〜_７）の
「Ｃ」の領域に書き込まれるシンボル（U₁₂），（U₁₈）
を例にして、それらを遅延量、つまりフレーム（Ｆ）単
位で置き代えて示したものである。そして、以下、第２
図に基づいて、シンボル（U₁₂），（U₁₈）の前記（DAI
N）,C₁処理,C₂処理及び（DAOUT）を行なうアドレス、つ
まりRAM13に対するシンボル（U₁₂），（U₁₈）の書き込
み及び読み出しを行なうアドレスの生成手段について説
明する。

すなわち、シンボル（U₁₂）のC₁処理の位置に第１の
カウンタ（図示せず）を設け、そのカウント値を（Ａ）
とし、シンボル（U₁₂）の（DAIN）の位置に第２のカウ
ンタ（図示せず）を設け、そのカウント値を（Ｂ）とす
る。ここで、第２のカウンタは、RF信号の位相成分から
抜き取ったクロックでカウント動作を行なうため、ディ
スク回転系の回転むらによるジッタを有しており、第２
図に示すように12Fのジッタ吸収用のバッファ領域が設
けられている。このため、ジッタにより第２のカウンタ
のカウント値（Ｂ）が第２図中左右に振れても、上記バ
ッファ領域内であれば何ら問題ないものである。

また、第１のカウンタは、水晶系の基準クロックでカ
ウント動作を行なうため、シンボル（U₁₂）のC₁処理位
置は振れることなく正確に規定される。

このため、シンボル（U₁₂）について、 DAINのアドレス＝Ｂ C₁処理のアドレス＝Ａ C₂処理のアドレス＝Ａ＋60（遅延量が15D＝15×４フレ
ーム） DAOUTのアドレス＝Ａ＋61 となり、各アドレスが加算処理で容易に生成することが
できる。

また、シンボル（U₁₈）についても、 DAINのアドレス＝Ｂ＋76 C₁処理のアドレス＝Ａ＋76 C₂処理のアドレス＝Ａ＋112 DAOUTのアドレス＝Ａ＋115 として、容易に生成することができる。

ここで、上記「60」，「61」，「76」，「112」，「1
15」は、第７図に示したROM32に記憶された固定データ
に対応するものである。

そして、シンボル（U₁₂）の（DAIN）からシンボル（U
₁₈）の（DAOUT）までの一連の動作が終了する毎に、第
３図に示すように、各処理に要するアドレスが左に1F分
シフトされ、一番左まで到達したら次のステップで一番
右へ飛ばす様にする。

なお、シンボル（U₁₈）にも第２図に示すように、バ
ッファ領域が設けられている。

ここで、第４図は、上記（DAIN）,C₁処理,C₂処理及び
（DAOUT）の各処理に要するアドレスを生成するための
手段の一例を示すものである。すなわち、図中39は、前
記第１のカウンタであり、例えば７ビットバイナリダウ
ンカウンタが使用される。この第１のカウンタ39は、入
力端子40に供給される水晶系の基準クロック信号でカウ
ント動作を行なうもので、この基準クロック信号は、先
に述べたように、同一上位アドレス（A₁₀〜_７）内のシ
ンボルに対するC₁処理,C₂処理及び（DAOUT）が全て終了
した状態で１パルスを発生するものである。そして、第
１のカウンタ39は、この１パルスが供給される毎に１づ
つダウンカウントされるものである。

また、図中41は、前記第２のカウンタであり、例えば
７ビットバイナリカウンタが使用される。この第２のカ
ウンタ41は、入力端子42に供給されるRF信号の位相成分
から抜き取ったクロック信号でカウント動作を行なうも
ので、このクロック信号は、同一上位アドレス（A₁₀〜
_７）内のシンボルに対する（DAIN）が全て終了した状態
で１パルスを発生するものである。そして、第２のカウ
ンタ41は、この１パルスが供給される毎に１づつダウン
カウントされるものである。

そして、上記第１及び第２のカウンタ39,41の各出力
カウント値（Ａ），（Ｂ）は、セレクト回路43を介して
加算回路44の一方の入力端に供給される。この加算回路
44の出力は、前記下位アドレス（A₆ _〜 _０）として、出力
端子45を介して前記RAM13に供給される。

ここで、第４図中46は、（DAIN）,C₁処理,C₂処理及び
（DAOUT）の各処理を行なうタイミングを示すタイミン
グ信号が供給される入力端子である。この入力端子46に
供給された各タイミング信号は、ゲート回路47及びセレ
クト回路48に供給される。すると、まず、セレクト回路
48は、供給されたタイミング信号に基づいてどのシンボ
ルにどの処理を施すかを判別し、対応するシンボルをDA
INシンボル生成回路49,C₁処理シンボル生成回路50,C₂処
理シンボル生成回路51及びDAOUTシンボル生成回路52か
ら選出し、選出されたシンボルに対応するバイナリコー
ドデータをゲート回路47,53に出力するものである。

この場合、上記各シンボル生成回路49〜59は、それぞ
れ処理すべきシンボルを生成するもので、DAIN及びC₁処
理シンボル生成回路49,50はデータシンボル及びパリテ
ィシンボル（Ｐ），（Ｑ）を含む32のシンボルを生成
し、C₂処理及びDAOUTシンボル生成回路はパリティシン
ボル（Ｑ）を除く27のシンボルを生成するものである。

また、ゲート回路47は、前記タイミング信号及びセレ
クト回路48から出力されるバイナリコードデータに基づ
いて、DAIN処理のときのみ第２のカウンタ41の出力カウ
ント値（Ｂ）を加算回路44に導くようにセレクト回路43
を制御するとともに、前記固定データの記憶されたROM5
4から対応する固定データを読み出して加算回路44に出
力させる動作を行なうものである。さらに、上記ゲート
回路53は、セレクト回路48から出力されるバイナリコー
ドデータに基づいて、上位アドレス（A₁₀〜_７）を生成
し出力端子55を介してRAM13に出力するものである。

ここで、上記実施例では、光学式コンパクトディスク
再生装置について説明したが、この発明はクロスインタ
ーリーブ処理の施されたデジタルデータを再生するデジ
タル再生装置に広く適用できることはもちろんである。
また、第１図において、上位アドレス（A₁₀〜_７）が
「Ｆ」のとき５つのシンボル（U₁₅），（U₂₈）〜
（U₃₁）を書き込むようにしたが、これは２のべき乗で
あれば何個の組み合わせでも可能となるものである。

なお、この発明は上記実施例に限定されるものではな
く、この外その要旨を逸脱しない範囲で種々変形して実
施することができる。

〔発明の効果〕

したがって、以上詳述したようにこの発明によれば、
構成簡易にしてメモリ領域の有効利用を図り得る極めて
良好なデジタル再生装置におけるデインターリーブ処理
用メモリの制御方法を提供することができる。

【図面の簡単な説明】第１図はこの発明に係るデジタル再生装置におけるデイ
ンターリーブ処理用メモリの制御方法の一実施例を示す
もので、各シンボルのメモリ領域の割り付けを示す説明
図，第２図は同実施例のシンボルに対する処理アドレス
と遅延量との関係を示す説明図、第３図は同実施例の処
理アドレスの変化を示す説明図、第４図は同実施例のア
ドレス生成手段を示すブロック構成図、第５図はこの発
明の原理を説明するもので、各シンボルのメモリ領域の
割り付けを示す説明図、第６図は同原理のシンボルに対
しての処理アドレスの変化を示す説明図、第７図は同原
理のアドレス生成手段を示すブロック構成図、第８図は
光学式コンパクトディスク再生装置におけるデジタルデ
ータの処理系を示すブロック構成図、第９図は従来のシ
ンボルのメモリ領域の割り付けを示す説明図、第10図は
同従来の処理アドレスの変化を示す説明図、第11図は同
従来のアドレス生成手段を示すブロック構成図である。 11……入力端子、12……EFM復調回路、13……RAM、14…
…C₁処理回路、15……C₂処理回路、16……補正回路、17
……出力端子、18……カウンタ群、19……ROM、20……
入力端子、21……セレクト回路、22……加算回路、23…
…mod回路、24……出力端子、25……セレクト回路、26
……アンド回路、27……入力端子、28……デコード回
路、29……出力端子、30……セレクト回路、31……８進
ダウンカウンタ、32……ROM、33……入力端子、34……
セレクト回路、35……加算回路、36……出力端子、37…
…デコード回路、38……出力端子、39……第１のカウン
タ、40……入力端子、41……第２のカウンタ、42……入
力端子、43……セレクト回路、44……加算回路、45……
出力端子、46……入力端子、47……ゲート回路、48……
セレクト回路、49……DAINシンボル生成回路、50……C₁
処理シンボル生成回路、51……C₂処理シンボル生成回
路、52……DAOUTシンボル生成回路、53……ゲート回
路、54……ROM、55……出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】クロスインターリーブ処理の施された複数
のシンボルをメモリに書き込みデインターリーブのため
の遅延量に対応させて読み出すことによりデインターリ
ーブ処理を行なうデジタル再生装置におけるデインター
リーブ処理用メモリの制御方法において、前記メモリの
アドレスの一部を共通にする各メモリ領域に、それぞれ
総和が該メモリ領域を越えることなく、一定の空き領域
を残して領域を占有するように複数の前記シンボルの書
き込みを行なうようにし、前記アドレスの一部以外のア
ドレス部分を生成するカウンタのカウント値に所定の固
定データを加算させて前記メモリ領域内における複数の
シンボルの書き込み及び読み出しのアドレスを生成する
ようにしてなることを特徴とするデジタル再生装置にお
けるデインターリーブ処理用メモリの制御方法。