JP2781658B2 - アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 - Google Patents
アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置Info
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- JP2781658B2 JP2781658B2 JP2314731A JP31473190A JP2781658B2 JP 2781658 B2 JP2781658 B2 JP 2781658B2 JP 2314731 A JP2314731 A JP 2314731A JP 31473190 A JP31473190 A JP 31473190A JP 2781658 B2 JP2781658 B2 JP 2781658B2
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- General Physics & Mathematics (AREA)
- Error Detection And Correction (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス生成回路とそれを用いたCD−ROM
（コンパクトディスクリードオンリメモリ）装置に利用
される。
（コンパクトディスクリードオンリメモリ）装置に利用
される。
本発明は、特に、CD−ROM装置におけるエラー訂正時
のアドレス生成を行うアドレス生成回路とそれを用いた
CD−ROM装置に利用する。
のアドレス生成を行うアドレス生成回路とそれを用いた
CD−ROM装置に利用する。
本発明は、アドレス生成回路とそれを用いたCD−ROM
装置において、 エラー訂正時のアドレス発生を、CD−ROM装置内の信
号処理部で行うことができるようにすることにより、 エラー訂正の確率が高く、かつ装置内のCPUの負荷を
軽減できるようにしたものである。
装置において、 エラー訂正時のアドレス発生を、CD−ROM装置内の信
号処理部で行うことができるようにすることにより、 エラー訂正の確率が高く、かつ装置内のCPUの負荷を
軽減できるようにしたものである。
第３図は従来のCD−ROM装置の要部を示すブロック構
成図である。
成図である。
中央処理装置（以下、CPUという。）７と、信号処理
部８と、RAM（ランダムアクセスメモリ）９とを備え、C
PU7とRAM9とは信号処理部８の外部装置として接続され
る。
部８と、RAM（ランダムアクセスメモリ）９とを備え、C
PU7とRAM9とは信号処理部８の外部装置として接続され
る。
従来、この種のCD−ROM装置におけるエラー訂正時の
アドレス生成は、始めに、CPU7に信号処理部８よりエラ
ー訂正処理開始信号108を出力する。CPU7はエラー訂正
処理開始信号108によりアドレス信号107を信号処理部８
に出力し、そのアドレス信号107を信号処理部８はエラ
ー訂正時のRAMアドレス信号106としてRAM9に出力してい
た。
アドレス生成は、始めに、CPU7に信号処理部８よりエラ
ー訂正処理開始信号108を出力する。CPU7はエラー訂正
処理開始信号108によりアドレス信号107を信号処理部８
に出力し、そのアドレス信号107を信号処理部８はエラ
ー訂正時のRAMアドレス信号106としてRAM9に出力してい
た。
この従来のアドレス生成方式では、CPUの演算により
アドレスを生成し、信号処理部を介してRAMアドレスと
して出力するため、ステップ数が多くかかりエラー訂正
の確率が低い欠点があった。
アドレスを生成し、信号処理部を介してRAMアドレスと
して出力するため、ステップ数が多くかかりエラー訂正
の確率が低い欠点があった。
また、CPUの演算によりアドレスを生成しているた
め、CPUの負荷が重くCPUの機能を十分に発揮できない欠
点があった。
め、CPUの負荷が重くCPUの機能を十分に発揮できない欠
点があった。
本発明の目的は、前記の欠点を除去することにより、
エラー訂正の確率が高く、かつCPUの負荷を軽減できる
アドレス生成回路とそれを用いたCD−ROM装置を提供す
ることにある。
エラー訂正の確率が高く、かつCPUの負荷を軽減できる
アドレス生成回路とそれを用いたCD−ROM装置を提供す
ることにある。
本発明は、CD−ROM装置でエラー訂正時にエラー訂正
を行うランダムアクセスメモリに格納されるデータ群の
アドレスであって、エラー訂正符号のＰ系列およびＱ系
列のそれぞれの系列のアドレスを生成する手段を備えた
アドレス生成回路において、行と列とからなるアドレス
マップで前記ランダムアクセスメモリのアドレスが表現
され、前記アドレスマップの行をカウントする行カウン
タおよび列をカウントする列カウンタと、前記行カウン
タおよび前記列カウンタの出力の和をとり所定の変調を
行う変調手段と、前記行カウンタ、前記列カウンタまた
は前記変調手段の出力を系列選択信号に基づいて選択入
力し、その入力に応じて格納された行方向の先頭アドレ
スを出力する記憶御手段と、この記憶手段の出力と、前
記行カウンタまたは列カウンタの出力を系列選択信号に
基づいて選択入力しその和をとりＰ系列またはＱ系列の
アドレスを生成出力する選択演算手段とを備えたことを
特徴とする。
を行うランダムアクセスメモリに格納されるデータ群の
アドレスであって、エラー訂正符号のＰ系列およびＱ系
列のそれぞれの系列のアドレスを生成する手段を備えた
アドレス生成回路において、行と列とからなるアドレス
マップで前記ランダムアクセスメモリのアドレスが表現
され、前記アドレスマップの行をカウントする行カウン
タおよび列をカウントする列カウンタと、前記行カウン
タおよび前記列カウンタの出力の和をとり所定の変調を
行う変調手段と、前記行カウンタ、前記列カウンタまた
は前記変調手段の出力を系列選択信号に基づいて選択入
力し、その入力に応じて格納された行方向の先頭アドレ
スを出力する記憶御手段と、この記憶手段の出力と、前
記行カウンタまたは列カウンタの出力を系列選択信号に
基づいて選択入力しその和をとりＰ系列またはＱ系列の
アドレスを生成出力する選択演算手段とを備えたことを
特徴とする。
また、本発明のアドレス生成回路は、前記変調手段
は、入力がある値に達したとき始めから同じ出力を繰り
返し出力する変調器を含むことが好ましい。
は、入力がある値に達したとき始めから同じ出力を繰り
返し出力する変調器を含むことが好ましい。
本発明のCD−ROM装置は、中央処理装置と、ランダム
アクセスメモリと、前記中央処理装置と前記ランダムア
クセスメモリとの間に接続された信号処理部とを備えた
CD−ROM装置において、前記信号処理部は、前記本発明
のアドレス発生回路を含むことを特徴とする。
アクセスメモリと、前記中央処理装置と前記ランダムア
クセスメモリとの間に接続された信号処理部とを備えた
CD−ROM装置において、前記信号処理部は、前記本発明
のアドレス発生回路を含むことを特徴とする。
行カウンタと列カウンタの出力の和を入力し、例え
ば、入力が０〜25のとき出力が０〜25、入力が26〜51の
とき出力が０〜25、入力が52〜77のとき出力が０〜25と
繰り返すようにし、そして、この０〜25の出力または列
カウンタの出力に応じて、例えば、ROMにあらかじめ格
納された行方向の先頭アドレスを取り出し、さらに行カ
ウンタまたは列カウンタの出力との和をとることでアド
レス生成を行う。
ば、入力が０〜25のとき出力が０〜25、入力が26〜51の
とき出力が０〜25、入力が52〜77のとき出力が０〜25と
繰り返すようにし、そして、この０〜25の出力または列
カウンタの出力に応じて、例えば、ROMにあらかじめ格
納された行方向の先頭アドレスを取り出し、さらに行カ
ウンタまたは列カウンタの出力との和をとることでアド
レス生成を行う。
従って、回路構成は簡単となり、CD−ROM装置の信号
処理部に内蔵が可能となり、CPUとの信号の受け渡しの
ステップが増加し、エラー訂正の確率が高くなるととも
に、CPUの負荷を軽減することができる。
処理部に内蔵が可能となり、CPUとの信号の受け渡しの
ステップが増加し、エラー訂正の確率が高くなるととも
に、CPUの負荷を軽減することができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のCD−ROM装置の要部を示すブロック
構成図で、信号処理部内に設けた本発明のアドレス生成
回路の一実施例を主として示し、CPUは省略してある。
構成図で、信号処理部内に設けた本発明のアドレス生成
回路の一実施例を主として示し、CPUは省略してある。
本実施例のアドレス生成回路は、CD−ROM装置でエラ
ー訂正時にアドレスを生成する手段を備えたアドレス生
成回路において、 本発明の特徴とするところの、 行カウンタ１と、列カウンタ２と、行カウンタ１およ
び列カウンタ２の出力の和をとり所定の変調を行う変調
手段としての演算器３および変調器４と、行カウンタ
１、列カウンタ２または変調器４の出力を選択入力し、
その入力に応じて格納された行方向の先頭アドレスを出
力する記憶手段としての選択器11およびROM5と、このRO
M5の出力と、行カウンタ１または列カウンタ２の出力を
選択入力しその和をとりRAMアドレス信号106を生成出力
する選択演算手段としての選択器12および演算器６とを
備えている。
ー訂正時にアドレスを生成する手段を備えたアドレス生
成回路において、 本発明の特徴とするところの、 行カウンタ１と、列カウンタ２と、行カウンタ１およ
び列カウンタ２の出力の和をとり所定の変調を行う変調
手段としての演算器３および変調器４と、行カウンタ
１、列カウンタ２または変調器４の出力を選択入力し、
その入力に応じて格納された行方向の先頭アドレスを出
力する記憶手段としての選択器11およびROM5と、このRO
M5の出力と、行カウンタ１または列カウンタ２の出力を
選択入力しその和をとりRAMアドレス信号106を生成出力
する選択演算手段としての選択器12および演算器６とを
備えている。
そして、変調器４は、入力が０〜25のとき出力が０〜
25、入力が26〜51のとき出力が０〜25、入力が52〜77の
とき出力が０〜25となるように設定される。
25、入力が26〜51のとき出力が０〜25、入力が52〜77の
とき出力が０〜25となるように設定される。
また、前記アドレス生成回路は、DC−ROM装置の信号
処理部８内に設けられる。
処理部８内に設けられる。
次に、本実施例の動作について第２図、第１表および
第２表を参照して説明する。ここで、第２図は本実施例
のアドレス生成回路で生成されるRAM9のアドレスマップ
を示す説明図、第１表は第２図においてＱ系列のアドレ
スを生成する場合の処理例、第２表は同様にＰ系列の処
理例を示す。
第２表を参照して説明する。ここで、第２図は本実施例
のアドレス生成回路で生成されるRAM9のアドレスマップ
を示す説明図、第１表は第２図においてＱ系列のアドレ
スを生成する場合の処理例、第２表は同様にＰ系列の処
理例を示す。
また、ROM5にはあらかじめ第２図に示す行方向の先頭
アドレスとして列カウンタ０の列に示すアドレス、すな
わち、0000、0043、0086、0129…が格納されている。
アドレスとして列カウンタ０の列に示すアドレス、すな
わち、0000、0043、0086、0129…が格納されている。
始めに、第１表を用いてＱ系列の処理について説明す
る。
る。
行カウンタ１と列カウンタ２との値を演算器３で和を
とり、変調器４で変調する。第１表に示すように変調器
４の出力は、入力が０〜25のとき０〜25であるが、入力
が26になると再び０を出力し順次出力を繰り返す。そし
て、列カウンタ２の出力43および44はＱパリティとして
設定され、ROM5より所定のアドレス（1118、1144）が出
力される。また、ここで行カウンタ１がカウンタアアッ
プされ、０から１になる。
とり、変調器４で変調する。第１表に示すように変調器
４の出力は、入力が０〜25のとき０〜25であるが、入力
が26になると再び０を出力し順次出力を繰り返す。そし
て、列カウンタ２の出力43および44はＱパリティとして
設定され、ROM5より所定のアドレス（1118、1144）が出
力される。また、ここで行カウンタ１がカウンタアアッ
プされ、０から１になる。
さらに、変調器４の出力は選択器11にＱ系列選択信号
102を入力することにより選択され、ROM5に入力され
る。そして、ROM5からは第１表に示すように、入力に応
じて行方向の先頭アドレスが読み出され演算器６に出力
される。
102を入力することにより選択され、ROM5に入力され
る。そして、ROM5からは第１表に示すように、入力に応
じて行方向の先頭アドレスが読み出され演算器６に出力
される。
一方、選択器12にＰ系列を選択する系列選択信号105
を入力することにより列カウンタ２の出力を選択し演算
器６の出力する。
を入力することにより列カウンタ２の出力を選択し演算
器６の出力する。
そして、演算器６において、入力されたROM5の出力と
列カウンタ２の出力との和を取り、第１表に示すように
第２図のＱ系列のアドレスを生成し、RAMアドレス信号1
06として出力される。
列カウンタ２の出力との和を取り、第１表に示すように
第２図のＱ系列のアドレスを生成し、RAMアドレス信号1
06として出力される。
Ｑパリティの場合は、選択器11にＱパリティ選択信号
103を入力することにより列カウンタ２の出力を選択
し、列カウンタ２の出力でROM5を読み出し、一方、選択
器12にＱパリティ選択信号104を入力することにより行
カウンタ１の出力を選択し、演算器６でROM5の出力と行
カウンタ１との出力との和をとることにより、アドレス
生成が行われる。
103を入力することにより列カウンタ２の出力を選択
し、列カウンタ２の出力でROM5を読み出し、一方、選択
器12にＱパリティ選択信号104を入力することにより行
カウンタ１の出力を選択し、演算器６でROM5の出力と行
カウンタ１との出力との和をとることにより、アドレス
生成が行われる。
次に、第２表を用いてＰ系列の処理について説明す
る。
る。
選択器11にＰ系列選択信号101を、選択器12に系列選
択信号105を入力することにより、行カウンタ１の出力
でROM5を読み出し、演算器６でこの読み出したROM5の出
力と、列カウンタ２の出力との和をとり、第２表に示す
アドレスを生成し、RAMアドレス信号106として出力す
る。
択信号105を入力することにより、行カウンタ１の出力
でROM5を読み出し、演算器６でこの読み出したROM5の出
力と、列カウンタ２の出力との和をとり、第２表に示す
アドレスを生成し、RAMアドレス信号106として出力す
る。
以上説明したように、本発明は、行カウンタと列カウ
ンタの値の和を変調する変調器と変調した値より行方向
の先頭アドレスを出力するROMを信号処理部に内蔵する
ことにより、信号処理部の内部でアドレス生成が可能な
ので、CPUとの信号の受け渡しのステップが減少し、エ
ラー訂正を行うステップが増加するためエラー訂正の確
率が高くなる効果がある。
ンタの値の和を変調する変調器と変調した値より行方向
の先頭アドレスを出力するROMを信号処理部に内蔵する
ことにより、信号処理部の内部でアドレス生成が可能な
ので、CPUとの信号の受け渡しのステップが減少し、エ
ラー訂正を行うステップが増加するためエラー訂正の確
率が高くなる効果がある。
また、CPUにおいてアドレス生成を行わないため、CPU
の負荷を軽減し本来の能力を十分に発揮できる効果があ
る。
の負荷を軽減し本来の能力を十分に発揮できる効果があ
る。
第１図は本発明のCD−ROM装置の一実施例の要部を示す
ブロック構成図。 第２図はそのアドレス生成回路によって生成するRAMの
アドレスマップを示す説明図。 第３図は従来のCD−ROM装置の一例の要部を示すブロッ
ク構成図。 １……行カウンタ、２……列カウンタ、３、６……演算
器、４……変調器、５……ROM、７……CPU、８……信号
処理部、９……RAM、11、12……選択器、101……Ｐ系列
選択信号、102……Ｑ系列選択信号、103、104……Ｑパ
リティ選択信号、105……系列選択信号、106……RAMア
ドレス信号、107……アドレス信号、108……エラー訂正
処理開始信号。
ブロック構成図。 第２図はそのアドレス生成回路によって生成するRAMの
アドレスマップを示す説明図。 第３図は従来のCD−ROM装置の一例の要部を示すブロッ
ク構成図。 １……行カウンタ、２……列カウンタ、３、６……演算
器、４……変調器、５……ROM、７……CPU、８……信号
処理部、９……RAM、11、12……選択器、101……Ｐ系列
選択信号、102……Ｑ系列選択信号、103、104……Ｑパ
リティ選択信号、105……系列選択信号、106……RAMア
ドレス信号、107……アドレス信号、108……エラー訂正
処理開始信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−201575（ＪＰ，Ａ) 特開 昭63−59221（ＪＰ，Ａ) 特開 昭63−181169（ＪＰ，Ａ) 特開 昭60−28075（ＪＰ，Ａ) 特開 昭61−196467（ＪＰ，Ａ) 特開 昭60−213132（ＪＰ，Ａ) 特開 昭62−149073（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 20/12 H03M 13/22
Claims (3)
- 【請求項１】CD−ROM装置でエラー訂正時にエラー訂正
を行うランダムアクセスメモリに格納されるデータ群の
アドレスであって、エラー訂正符号のＰ系列およびＱ系
列のそれぞれの系列のアドレスを生成する手段を備えた
アドレス生成回路において、 行と列からなるアドレスマップで前記ランダムアクセス
メモリのアドレスが表現され、 前記アドレスマップの行をカウントする行カウンタおよ
び列をカウントする列カウンタと、 前記行カウンタおよび前記列カウンタの出力の和をとり
所定の変調を行う変調手段と、 前記行カウンタ、前記列カウンタまたは前記変調手段の
出力を系列選択信号に基づいて選択入力し、その入力に
応じて格納された行方向の先頭アドレスを出力する記憶
手段と、 この記憶手段の出力と、前記行カウンタまたは列カウン
タの出力を系列選択信号に基づいて選択入力しその和を
とりＰ系列またはＱ系列のアドレスを生成出力する選択
演算手段と を備えたことを特徴とするアドレス生成回路。 - 【請求項２】前記変調手段は、入力がある値に達したと
き始めから同じ出力を繰り返し出力する変調器を含む請
求項１に記載のアドレス生成回路。 - 【請求項３】中央処理装置と、 ランダムアクセスメモリと、 前記中央処理装置と前記ランダムアクセスメモリとの間
に接続された信号処理部と を備えたCD−ROM装置において、 前記信号処理部は、請求項１または請求項２に記載のア
ドレス発生回路を含むことを特徴とするCD−ROM装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314731A JP2781658B2 (ja) | 1990-11-19 | 1990-11-19 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
| DE69124574T DE69124574T2 (de) | 1990-11-19 | 1991-11-19 | Schaltungsanordnung zur Erzeugung von Adressen und CD-ROM-Vorrichtung unter Verwendung derselben |
| EP91119784A EP0487064B1 (en) | 1990-11-19 | 1991-11-19 | Address generating circuit and CD-ROM device using the same |
| US08/414,044 US5524229A (en) | 1990-11-19 | 1995-03-30 | Address generating circuit and CD-ROM device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314731A JP2781658B2 (ja) | 1990-11-19 | 1990-11-19 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04184769A JPH04184769A (ja) | 1992-07-01 |
| JP2781658B2 true JP2781658B2 (ja) | 1998-07-30 |
Family
ID=18056897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314731A Expired - Lifetime JP2781658B2 (ja) | 1990-11-19 | 1990-11-19 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5524229A (ja) |
| EP (1) | EP0487064B1 (ja) |
| JP (1) | JP2781658B2 (ja) |
| DE (1) | DE69124574T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2881092B2 (ja) * | 1993-05-25 | 1999-04-12 | 富士通株式会社 | 可換記憶媒体のファイル管理方法 |
| EP1387238B1 (en) * | 2002-07-30 | 2011-06-15 | Fujitsu Limited | Method and apparatus for reproducing information using a security module |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279628A (en) * | 1975-12-25 | 1977-07-04 | Casio Comput Co Ltd | Information reading processing equipment |
| JPH07101543B2 (ja) * | 1984-03-24 | 1995-11-01 | ソニー株式会社 | エラー訂正符号化方法 |
| DE3575646D1 (de) * | 1984-03-24 | 1990-03-01 | Philips Nv | Verfahren zur informationsuebertragung mit fehlerkorrektur fuer datenworte, ein fehlerkorrektur-dekodierverfahren fuer solche datenworte, eine anordnung zur informationsuebertragung zur verwendung mit dem verfahren, ein geraet fuer informationsdekodierung zur verwendung mit dem verfahren und eine anordnung zur verwendung mit solchem geraet. |
| JPS60213132A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | デイジタル信号処理装置 |
| JP2557340B2 (ja) * | 1984-10-31 | 1996-11-27 | 株式会社東芝 | デジタル再生装置におけるデインタ−リ−ブ処理用メモリの制御方法 |
| JPH0640420B2 (ja) * | 1985-02-27 | 1994-05-25 | 株式会社日立製作所 | Ｐｃｍ再生装置 |
| GB2184268B (en) * | 1985-12-13 | 1989-11-22 | Anamartic Ltd | Fault tolerant memory system |
| JPS6359221A (ja) * | 1986-08-29 | 1988-03-15 | Nec Home Electronics Ltd | デインタリ−ブ回路 |
| JPS63181169A (ja) * | 1987-01-21 | 1988-07-26 | Matsushita Electric Ind Co Ltd | インタ−リ−ブデインタ−リ−ブ装置 |
| JP2713902B2 (ja) * | 1987-04-28 | 1998-02-16 | 三洋電機株式会社 | アドレス発生回路 |
| JP2829963B2 (ja) * | 1988-05-16 | 1998-12-02 | ソニー株式会社 | ディジタルデータ記録／再生装置 |
| US5257271A (en) * | 1989-07-29 | 1993-10-26 | Sony Corporation | Sample data transmission apparatus |
| KR930000994B1 (ko) * | 1990-08-09 | 1993-02-12 | 삼성전자 주식회사 | Cd-rom 데이타 버퍼링 및 독출용 어드레스 발생방법 및 회로 |
-
1990
- 1990-11-19 JP JP2314731A patent/JP2781658B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-19 DE DE69124574T patent/DE69124574T2/de not_active Expired - Fee Related
- 1991-11-19 EP EP91119784A patent/EP0487064B1/en not_active Expired - Lifetime
-
1995
- 1995-03-30 US US08/414,044 patent/US5524229A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0487064A3 (en) | 1992-09-23 |
| EP0487064A2 (en) | 1992-05-27 |
| US5524229A (en) | 1996-06-04 |
| DE69124574D1 (de) | 1997-03-20 |
| DE69124574T2 (de) | 1997-09-04 |
| JPH04184769A (ja) | 1992-07-01 |
| EP0487064B1 (en) | 1997-02-05 |
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