JPH04184769A - アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 - Google Patents
アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置Info
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- JPH04184769A JPH04184769A JP2314731A JP31473190A JPH04184769A JP H04184769 A JPH04184769 A JP H04184769A JP 2314731 A JP2314731 A JP 2314731A JP 31473190 A JP31473190 A JP 31473190A JP H04184769 A JPH04184769 A JP H04184769A
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- 238000000034 method Methods 0.000 description 2
- 101100524645 Toxoplasma gondii ROM5 gene Proteins 0.000 description 1
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス生成回路とそれを用いたＣＤ−ＲＯＭ
（コンパクトデイスクリードオンリメモリ）装置に利
用される。
（コンパクトデイスクリードオンリメモリ）装置に利
用される。
本発明は、特に、ＣＤ−ＲＯＭ装置における工ラー訂正
時のアドレス生成を行うアドレス生成回路とそれを用い
たＣＤ−ＲＯＭ装置に利用する。
時のアドレス生成を行うアドレス生成回路とそれを用い
たＣＤ−ＲＯＭ装置に利用する。
本発明は、アドレス生成回路とそれを用いたＣＤ−ＲＯ
Ｍ装置において、 エラー訂正時のアドレス発生を、ＣＤ−ＲＯＭ装置内の
信号処理部で行うことができるようにすることにより、 エラー訂正の確率が高く、かつ装置内のＣＰＵの負荷を
軽減できるようにしたものである。
Ｍ装置において、 エラー訂正時のアドレス発生を、ＣＤ−ＲＯＭ装置内の
信号処理部で行うことができるようにすることにより、 エラー訂正の確率が高く、かつ装置内のＣＰＵの負荷を
軽減できるようにしたものである。
第３図は従来のＣＤ−ＲＯＭ装置の要部を示すブロック
構成図である。
構成図である。
中央処理装置（以下、ＣＰＵという。）７と、信号処理
部８と、ＲＡＭ （ランダムアクセスメモリ）９とを備
え、ＣＰＵ７とＲＡＭ９とは信号処理部８の外部装置と
して接続される。
部８と、ＲＡＭ （ランダムアクセスメモリ）９とを備
え、ＣＰＵ７とＲＡＭ９とは信号処理部８の外部装置と
して接続される。
従来、この種のＣＤ−ＲＯＭ装置におけるエラー訂正時
のアドレス生成は、始めに、ＣＰＵ７に信号処理部８よ
りエラー訂正処理開始信号１０８を出力する。ＣＰＵ７
はエラー訂正処理開始信号１０８によりアドレス信号１
０７を信号処理部８に出力し、そのアドレス信号１０７
を信号処理部８はエラー訂正時のＲＡＭアドレス信号１
０６としてＲＡＭ９に出力していた。
のアドレス生成は、始めに、ＣＰＵ７に信号処理部８よ
りエラー訂正処理開始信号１０８を出力する。ＣＰＵ７
はエラー訂正処理開始信号１０８によりアドレス信号１
０７を信号処理部８に出力し、そのアドレス信号１０７
を信号処理部８はエラー訂正時のＲＡＭアドレス信号１
０６としてＲＡＭ９に出力していた。
この従来のアドレス生成方式では、ＣＰＵの演算により
アドレスを生成し、信号処理部を介してＲＡＭアドレス
として出力するため、ステップ数が多くかかりエラー訂
正の確率が低い欠点があった。
アドレスを生成し、信号処理部を介してＲＡＭアドレス
として出力するため、ステップ数が多くかかりエラー訂
正の確率が低い欠点があった。
また、ＣＰＵの演算によりアドレスを生成しているため
、ＣＰＵの負荷が重＜ＣＰＵの能力を十分に発揮できな
い欠点があった。
、ＣＰＵの負荷が重＜ＣＰＵの能力を十分に発揮できな
い欠点があった。
本発明の目的は、前記の欠点を除去することにより、エ
ラー訂正の確率が高く、かつＣＰＵの負荷を軽減できる
アドレス生成回路とそれを用いたＣＤ−ＲＯＭ装置を提
供することにある。
ラー訂正の確率が高く、かつＣＰＵの負荷を軽減できる
アドレス生成回路とそれを用いたＣＤ−ＲＯＭ装置を提
供することにある。
本発明のアドレス生成回路は、ＣＤ−ＲＯＭ装置でエラ
ー訂正時にアドレスを生成する手段を備えたアドレス生
成回路において、行カウンタと、列カウンタと、前記行
カウンタおよび前記列カウンタの出力の和をとり所定の
変調を行う変調手段と、前記行カウンタ、前記列カウン
タまたは前記変調手段の出力を選択入力し、その人力に
応じて格納された行方向の先頭アドレスを出力する記憶
手段と、この記憶手段の８力と、前記行カウンタまたは
列カウンタの出力を選択入力しその和をとリアドレスを
生成出力する選択演算手段とを備えたことを特徴とする
。
ー訂正時にアドレスを生成する手段を備えたアドレス生
成回路において、行カウンタと、列カウンタと、前記行
カウンタおよび前記列カウンタの出力の和をとり所定の
変調を行う変調手段と、前記行カウンタ、前記列カウン
タまたは前記変調手段の出力を選択入力し、その人力に
応じて格納された行方向の先頭アドレスを出力する記憶
手段と、この記憶手段の８力と、前記行カウンタまたは
列カウンタの出力を選択入力しその和をとリアドレスを
生成出力する選択演算手段とを備えたことを特徴とする
。
また、本発明のアドレス生成回路は、前記変調手段は、
入力がある値に達したとき始めから同じ出力を繰り返し
出力する変調器を含むことが好ましい。
入力がある値に達したとき始めから同じ出力を繰り返し
出力する変調器を含むことが好ましい。
本発明のＣＤ−ＲＯＭ装置は、中央処理装置と、ランダ
ムアクセスメモリと、前記中央処理装置と前記ランダム
アクセスメモリとの間に接続された信号処理部とを備え
たＣＤ−ＲＯＭ装置において、前記信号処理部は、−前
記本発明のアドレス発生回路を含むことを特徴とする。
ムアクセスメモリと、前記中央処理装置と前記ランダム
アクセスメモリとの間に接続された信号処理部とを備え
たＣＤ−ＲＯＭ装置において、前記信号処理部は、−前
記本発明のアドレス発生回路を含むことを特徴とする。
行カウンタと列カウンタの出力の和を入力し、例えば、
入力が０〜２５のとき出力が０〜２５、入力が２６〜５
１のとき出力が０〜２５、人力が５２〜７７のとき出力
がＯ〜２５と繰り返すようにし、そして、この０〜２５
の出力または列カウンタの出力に応じて、例えば、ＲＯ
Ｍにあらかじめ格納された行方向の先頭アドレスを取り
出し、さらに行カウンタまたは列カウンタの出力との和
をとることでアドレス生成を行う。
入力が０〜２５のとき出力が０〜２５、入力が２６〜５
１のとき出力が０〜２５、人力が５２〜７７のとき出力
がＯ〜２５と繰り返すようにし、そして、この０〜２５
の出力または列カウンタの出力に応じて、例えば、ＲＯ
Ｍにあらかじめ格納された行方向の先頭アドレスを取り
出し、さらに行カウンタまたは列カウンタの出力との和
をとることでアドレス生成を行う。
従って、回路構成は簡単となり、ＣＤ−ＲＯＭ装置の信
号処理部に内蔵が可能となり、ＣＰＵとの信号の受は渡
しのステップが増加し、エラー訂正の確率が高くなると
ともに、ＣＰＵの負荷を軽減することができる。
号処理部に内蔵が可能となり、ＣＰＵとの信号の受は渡
しのステップが増加し、エラー訂正の確率が高くなると
ともに、ＣＰＵの負荷を軽減することができる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＣＤ−ＲＯＭ装置の要部を示すブロッ
ク構成図で、信号処理部内に設けた本発明のアドレス生
成回路の一実施例を主として示し、ＣＰＵは省略しであ
る。
ク構成図で、信号処理部内に設けた本発明のアドレス生
成回路の一実施例を主として示し、ＣＰＵは省略しであ
る。
本実施例のアドレス生成回路は、ＣＤ−ＲＯＭ装置でエ
ラー訂正時にアドレスを生成する手段を備えたアドレス
生成回路において、 本発明の特徴とするところの、 行カウンタ１と、列カウンタ２と、行カウンタ１および
列カウンタ２の８カの和をとり所定の変調を行う変調手
段としての演算器３および変調器４と、行カウンタ１、
列カウンタ２または変調器４の出力を選択人力し、その
人力に応じて格納された行方向の先頭アドレスを出力す
る記憶手段としての選択器１１およびＲＯＭ５と、この
ＲＯＭ５の出力と、行カウンタ１または列カウンタ２の
出力を選択人力しその和をとりＲＡＭアドレス信号１０
６を生成出力する選択演算手段としての選択器１２およ
び演算器６とを備えている。
ラー訂正時にアドレスを生成する手段を備えたアドレス
生成回路において、 本発明の特徴とするところの、 行カウンタ１と、列カウンタ２と、行カウンタ１および
列カウンタ２の８カの和をとり所定の変調を行う変調手
段としての演算器３および変調器４と、行カウンタ１、
列カウンタ２または変調器４の出力を選択人力し、その
人力に応じて格納された行方向の先頭アドレスを出力す
る記憶手段としての選択器１１およびＲＯＭ５と、この
ＲＯＭ５の出力と、行カウンタ１または列カウンタ２の
出力を選択人力しその和をとりＲＡＭアドレス信号１０
６を生成出力する選択演算手段としての選択器１２およ
び演算器６とを備えている。
そして、変調器４は、入力が０〜２５のとき出力が０〜
２５、人力が２６〜５１のとき出力が０〜２５、人力が
５２〜７７のとき出力が０〜２５となるように設定され
る。
２５、人力が２６〜５１のとき出力が０〜２５、人力が
５２〜７７のとき出力が０〜２５となるように設定され
る。
また、前記アドレス生成回路は、ＣＤ−ＲＯＭ装置の信
号処理部８内に設けられる。
号処理部８内に設けられる。
次に、本実施例の動作について第２図、第１表および第
２表を参照して説明する。ここで、第２図は本実施例の
アドレス生成回路で生成されるＲＡＭ９のアドレスマツ
プを示す説明図、第１表は第２図においてＱ系列のアド
レスを生成する場合の処理例、第２表は同様にＰ系列の
処理例を示す。
２表を参照して説明する。ここで、第２図は本実施例の
アドレス生成回路で生成されるＲＡＭ９のアドレスマツ
プを示す説明図、第１表は第２図においてＱ系列のアド
レスを生成する場合の処理例、第２表は同様にＰ系列の
処理例を示す。
また、ＲＯＭ５にはあらかじめ第２図に示す行方向の先
頭アドレスとして列カウンタＯの列に示すアドレス、す
なわち、００００．００４３．００８６．０１２９−
が格納されている。
頭アドレスとして列カウンタＯの列に示すアドレス、す
なわち、００００．００４３．００８６．０１２９−
が格納されている。
始めに、第１表を用いてＱ系列の処理について説明する
。
。
（以下本頁余白）
行カウンタ１と列カウンタ２との値を演算器３で和をと
り、変調器４で変調する。第１表に示すように変調器４
の出力は、人力が０〜２５のとき０〜２５であるが、入
力が２６になると再び０を出力し順次出力を繰り返す。
り、変調器４で変調する。第１表に示すように変調器４
の出力は、人力が０〜２５のとき０〜２５であるが、入
力が２６になると再び０を出力し順次出力を繰り返す。
そして、列カウンタ２の出力４３および４４はＱパリテ
ィとして設定され、ＲＯＭ５より所定のアドレス（１１
１８，１１４４）が出力される。また、ここで行カウン
タ１がカウンタアップされ、０から１になる。
ィとして設定され、ＲＯＭ５より所定のアドレス（１１
１８，１１４４）が出力される。また、ここで行カウン
タ１がカウンタアップされ、０から１になる。
さらに、変調器４の出力は選択器１１にＱ系列選択信号
１０２を入力することにより選択され、ＲＯＭ５に入力
される。そして、ＲＯＭ５からは第１表に示すように、
人力に応じて行方向の先頭アドレスが読み出され演算器
６に出力される。
１０２を入力することにより選択され、ＲＯＭ５に入力
される。そして、ＲＯＭ５からは第１表に示すように、
人力に応じて行方向の先頭アドレスが読み出され演算器
６に出力される。
一方、選択器１２にＰ系列を選択する系列選択信号１０
５を入力することにより列カウンタ２の出力を選択し演
算器６に出力する。
５を入力することにより列カウンタ２の出力を選択し演
算器６に出力する。
そして、演算器６において、入力されたＲＯＭ５の出力
と列カウンタ２の出力との和を取り、第１表に示すよう
に第２図のＱ系列のアドレスを生成し、ＲＡＭアドレス
信号１０６ として出力される。
と列カウンタ２の出力との和を取り、第１表に示すよう
に第２図のＱ系列のアドレスを生成し、ＲＡＭアドレス
信号１０６ として出力される。
Ｏパリティの場合は、選択器１１にＱパリティ選択信号
１０３を入力することにより列カウンタ２の出力を選択
し、列カウンタ２の出力でＲＯＭ５を読み出し、一方、
選択器１２にＯパリティ選択信号１０４を入力すること
により行カウンタ１の出力を選択し、演算器６でＲＯＭ
５の出力と行カウンタ１との出力との和をとることによ
り、アドレス生成が行われる。
１０３を入力することにより列カウンタ２の出力を選択
し、列カウンタ２の出力でＲＯＭ５を読み出し、一方、
選択器１２にＯパリティ選択信号１０４を入力すること
により行カウンタ１の出力を選択し、演算器６でＲＯＭ
５の出力と行カウンタ１との出力との和をとることによ
り、アドレス生成が行われる。
次に、第２表を用いてＰ系列の処理について説明する。
（以下本頁余白）
選択器１１にＰ系列選択信号１０１を、選択器１２に系
列選択信号１０５を入力することにより、行カウンタ１
の出力でＲＯＭ５を読み出し、演算器６でこの読み出し
たＲＯＭ５の出力と、列カウンタ２の出力との和をとり
、第２表に示すアドレスを生成し、ＲＡＭアドレス信号
１０６として出力する。
列選択信号１０５を入力することにより、行カウンタ１
の出力でＲＯＭ５を読み出し、演算器６でこの読み出し
たＲＯＭ５の出力と、列カウンタ２の出力との和をとり
、第２表に示すアドレスを生成し、ＲＡＭアドレス信号
１０６として出力する。
以上説明したように、本発明は、行カウンタと列カウン
タの値の和を変調する変調器と変調した値より行方向の
先頭アドレスを出力するＲＯＭを信号処理部に内蔵する
ことにより、信号処理部の内部でアドレス生成が可能な
ので、ＣＰＵとの信号の受は渡しのステップが減少し、
エラー訂正を行うステップが増加するためエラー訂正の
確率が高くなる効果がある。
タの値の和を変調する変調器と変調した値より行方向の
先頭アドレスを出力するＲＯＭを信号処理部に内蔵する
ことにより、信号処理部の内部でアドレス生成が可能な
ので、ＣＰＵとの信号の受は渡しのステップが減少し、
エラー訂正を行うステップが増加するためエラー訂正の
確率が高くなる効果がある。
また、ＣＰＵにおいてアドレス生成を行わないた袷、Ｃ
ＰＵの負荷を軽減し本来の能力を十分に発揮できる効果
がある。
ＰＵの負荷を軽減し本来の能力を十分に発揮できる効果
がある。
第１図は本発明のＣＤ−ＲＯＭ装置の一実施例の要部を
示すブロック構成図。 第２図はそのアドレス生成回路によって生成するＲＡＭ
のアドレスマツプを示す説明図。 第３図は従来のＣＤ−ＲＯＭ装置の一例の要部を示すブ
ロック構成図。 １・・・行カウンタ、２・・・列カウンタ、３．６・・
・演算器、４・・・変調器、５・・・ＲＯＭ、７・・・
ＣＰＵ、８・・・信号処理部、９・・・ＲＡＭ、１１．
１２・・・選択器、１０１・・・Ｐ系列選択信号、１０
２・・・Ｑ系列選択信号、１０３．１０４・・・Ｑパリ
ティ選択信号、１０５・・・系列選択信号、１０６・・
・ＲＡＭアドレス信号、１０７・・・アドレス信号、１
０８・・・エラー訂正処理開始信号。
示すブロック構成図。 第２図はそのアドレス生成回路によって生成するＲＡＭ
のアドレスマツプを示す説明図。 第３図は従来のＣＤ−ＲＯＭ装置の一例の要部を示すブ
ロック構成図。 １・・・行カウンタ、２・・・列カウンタ、３．６・・
・演算器、４・・・変調器、５・・・ＲＯＭ、７・・・
ＣＰＵ、８・・・信号処理部、９・・・ＲＡＭ、１１．
１２・・・選択器、１０１・・・Ｐ系列選択信号、１０
２・・・Ｑ系列選択信号、１０３．１０４・・・Ｑパリ
ティ選択信号、１０５・・・系列選択信号、１０６・・
・ＲＡＭアドレス信号、１０７・・・アドレス信号、１
０８・・・エラー訂正処理開始信号。
Claims (1)
- 【特許請求の範囲】 １、ＣＤ−ＲＯＭ装置でエラー訂正時にアドレスを生成
する手段を備えたアドレス生成回路において、 行カウンタと、 列カウンタと、 前記行カウンタおよび前記列カウンタの出力の和をとり
所定の変調を行う変調手段と、 前記行カウンタ、前記列カウンタまたは前記変調手段の
出力を選択入力し、その入力に応じて格納された行方向
の先頭アドレスを出力する記憶手段と、 この記憶手段の出力と、前記行カウンタまたは列カウン
タの出力を選択入力しその和をとりアドレスを生成出力
する選択演算手段と を備えたことを特徴とするアドレス生成回路。 ２、前記変調手段は、入力がある値に達したとき始めか
ら同じ出力を繰り返し出力する変調器を含む請求項１に
記載のアドレス生成回路。 ３、中央処理装置と、 ランダムアクセスメモリと、 前記中央処理装置と前記ランダムアクセスメモリとの間
に接続された信号処理部と を備えたＣＤ−ＲＯＭ装置において、 前記信号処理部は、請求項１または請求項２に記載のア
ドレス発生回路を含む ことを特徴とするＣＤ−ＲＯＭ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314731A JP2781658B2 (ja) | 1990-11-19 | 1990-11-19 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
| DE69124574T DE69124574T2 (de) | 1990-11-19 | 1991-11-19 | Schaltungsanordnung zur Erzeugung von Adressen und CD-ROM-Vorrichtung unter Verwendung derselben |
| EP91119784A EP0487064B1 (en) | 1990-11-19 | 1991-11-19 | Address generating circuit and CD-ROM device using the same |
| US08/414,044 US5524229A (en) | 1990-11-19 | 1995-03-30 | Address generating circuit and CD-ROM device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314731A JP2781658B2 (ja) | 1990-11-19 | 1990-11-19 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04184769A true JPH04184769A (ja) | 1992-07-01 |
| JP2781658B2 JP2781658B2 (ja) | 1998-07-30 |
Family
ID=18056897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314731A Expired - Lifetime JP2781658B2 (ja) | 1990-11-19 | 1990-11-19 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5524229A (ja) |
| EP (1) | EP0487064B1 (ja) |
| JP (1) | JP2781658B2 (ja) |
| DE (1) | DE69124574T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2881092B2 (ja) * | 1993-05-25 | 1999-04-12 | 富士通株式会社 | 可換記憶媒体のファイル管理方法 |
| EP1795992B1 (en) * | 2002-07-30 | 2018-01-24 | Fujitsu Limited | Method and apparatus for reproducing information using a security module |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201575A (ja) * | 1984-03-24 | 1985-10-12 | Sony Corp | デイジタルデ−タ伝送方法 |
| JPS60213132A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | デイジタル信号処理装置 |
| JPS61196467A (ja) * | 1985-02-27 | 1986-08-30 | Hitachi Ltd | Ｐｃｍ再生装置 |
| JPS6359221A (ja) * | 1986-08-29 | 1988-03-15 | Nec Home Electronics Ltd | デインタリ−ブ回路 |
| JPS63181169A (ja) * | 1987-01-21 | 1988-07-26 | Matsushita Electric Ind Co Ltd | インタ−リ−ブデインタ−リ−ブ装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279628A (en) * | 1975-12-25 | 1977-07-04 | Casio Comput Co Ltd | Information reading processing equipment |
| EP0156440B1 (en) * | 1984-03-24 | 1990-01-24 | Koninklijke Philips Electronics N.V. | An information transmission method with error correction for user words, an error correcting decoding method for such user words, an apparatus for information transmission for use with the method, a device for information decoding for use with the method and an apparatus for use with such device |
| JP2557340B2 (ja) * | 1984-10-31 | 1996-11-27 | 株式会社東芝 | デジタル再生装置におけるデインタ−リ−ブ処理用メモリの制御方法 |
| GB2184268B (en) * | 1985-12-13 | 1989-11-22 | Anamartic Ltd | Fault tolerant memory system |
| JP2713902B2 (ja) * | 1987-04-28 | 1998-02-16 | 三洋電機株式会社 | アドレス発生回路 |
| JP2829963B2 (ja) * | 1988-05-16 | 1998-12-02 | ソニー株式会社 | ディジタルデータ記録／再生装置 |
| US5257271A (en) * | 1989-07-29 | 1993-10-26 | Sony Corporation | Sample data transmission apparatus |
| KR930000994B1 (ko) * | 1990-08-09 | 1993-02-12 | 삼성전자 주식회사 | Cd-rom 데이타 버퍼링 및 독출용 어드레스 발생방법 및 회로 |
-
1990
- 1990-11-19 JP JP2314731A patent/JP2781658B2/ja not_active Expired - Lifetime
-
1991
- 1991-11-19 DE DE69124574T patent/DE69124574T2/de not_active Expired - Fee Related
- 1991-11-19 EP EP91119784A patent/EP0487064B1/en not_active Expired - Lifetime
-
1995
- 1995-03-30 US US08/414,044 patent/US5524229A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201575A (ja) * | 1984-03-24 | 1985-10-12 | Sony Corp | デイジタルデ−タ伝送方法 |
| JPS60213132A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | デイジタル信号処理装置 |
| JPS61196467A (ja) * | 1985-02-27 | 1986-08-30 | Hitachi Ltd | Ｐｃｍ再生装置 |
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| JPS63181169A (ja) * | 1987-01-21 | 1988-07-26 | Matsushita Electric Ind Co Ltd | インタ−リ−ブデインタ−リ−ブ装置 |
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| DE69124574D1 (de) | 1997-03-20 |
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