JPS61196467A - Ｐｃｍ再生装置 - Google Patents
Ｐｃｍ再生装置Info
- Publication number
- JPS61196467A JPS61196467A JP3642785A JP3642785A JPS61196467A JP S61196467 A JPS61196467 A JP S61196467A JP 3642785 A JP3642785 A JP 3642785A JP 3642785 A JP3642785 A JP 3642785A JP S61196467 A JPS61196467 A JP S61196467A
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- JP
- Japan
- Prior art keywords
- memory
- data
- address
- symbol
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＰＣＭ再生装置に係り、特にデータに施しで
あるインターリーフを解くに好適なメモリのアドレス制
御に関する。
あるインターリーフを解くに好適なメモリのアドレス制
御に関する。
ディスク、テープ等の記録媒体にディジタル信号を記録
再生する場合、記録媒体のドロップアウト等によりてデ
ータが集中して誤まることを避けるため、データに遅延
を施すインターリーフ処理を行ない記録する方法が一般
に用いられている。よって再生装置においては、このイ
ンターリーフな解くディンターリーブ処理を行なう。
再生する場合、記録媒体のドロップアウト等によりてデ
ータが集中して誤まることを避けるため、データに遅延
を施すインターリーフ処理を行ない記録する方法が一般
に用いられている。よって再生装置においては、このイ
ンターリーフな解くディンターリーブ処理を行なう。
第２図に、ディジタル拳オーディオ・ディスクＫｊｃｆ
ける再生処理の流れを表わす図を示す。
ける再生処理の流れを表わす図を示す。
第２図において、ｌフレームは、３２シンボルのデータ
から成り、ｌシンボルはＢｂｉｔで構成される。この３
２シンボルのデータＷＯ〜Ｗｔ ｔ 、 Ｑ。
から成り、ｌシンボルはＢｂｉｔで構成される。この３
２シンボルのデータＷＯ〜Ｗｔ ｔ 、 Ｑ。
〜Ｑ３ 、 Ｗｔｇ 〜Ｗ２３ 、 Ｐｏ〜Ｐ３ハ、１
シンボルごとに１フレームの遅延を行ないＰパリティに
よる誤り検出訂正を行なう。この後、各シンボルは４フ
レームを基本遅延量として、０から１０８フレームの遅
延を行ないディンターリーブ処理し、Ｑパリティによる
誤り検出訂正を行なう。この後、さらにワードディレィ
を行ない、ＤＡ変換器にデータを供給しオーディオ信号
を再生する。
シンボルごとに１フレームの遅延を行ないＰパリティに
よる誤り検出訂正を行なう。この後、各シンボルは４フ
レームを基本遅延量として、０から１０８フレームの遅
延を行ないディンターリーブ処理し、Ｑパリティによる
誤り検出訂正を行なう。この後、さらにワードディレィ
を行ない、ＤＡ変換器にデータを供給しオーディオ信号
を再生する。
この再生処理で、所望の遅延量を得るために、再生装置
としてメモリを使用し、薔き込み及び読み出しのアドレ
スを制御することによりて実現している。メモリ容量と
しては、トータルの遅延量及びシステムとして必要なバ
ッファ量により決定され、第２図の処理の場合、ディン
タＩＪ−ブに必要な遅延量１５１２バイトを考慮すると
、２にバイトのメモリが必要である。
としてメモリを使用し、薔き込み及び読み出しのアドレ
スを制御することによりて実現している。メモリ容量と
しては、トータルの遅延量及びシステムとして必要なバ
ッファ量により決定され、第２図の処理の場合、ディン
タＩＪ−ブに必要な遅延量１５１２バイトを考慮すると
、２にバイトのメモリが必要である。
従来、このメモリのアドレスを制御する回路、としては
、特開昭５８−５６２０６号公報に記載のよう罠、ディ
スクから再生されたデータには、ジッタが含まれている
ことから、書き込みアドレスと読み出しアドレスは別々
に生成し、かつ各シンボルの遅延量の絶対値を示すメモ
リのアドレスをデコードするＲＯＭとフレーム単位で上
記ＲＯＭ出力のアドレスをインクリメントするためのフ
レームカウンタ及び、フレームカウンタの値と１（、Ｏ
Ｍの値を加算し、実際のメモリのアドレスを与える加算
器とから成る。このような従来のメモリのアドレス制御
回路において、第２図の処理を行なうには、２にバイト
のアドレスを生成するため、１１ビツトのＲＯＭ出力、
フレームカウンタ及び加算器が必要であり、回路規模の
低減について配慮されていなかった。
、特開昭５８−５６２０６号公報に記載のよう罠、ディ
スクから再生されたデータには、ジッタが含まれている
ことから、書き込みアドレスと読み出しアドレスは別々
に生成し、かつ各シンボルの遅延量の絶対値を示すメモ
リのアドレスをデコードするＲＯＭとフレーム単位で上
記ＲＯＭ出力のアドレスをインクリメントするためのフ
レームカウンタ及び、フレームカウンタの値と１（、Ｏ
Ｍの値を加算し、実際のメモリのアドレスを与える加算
器とから成る。このような従来のメモリのアドレス制御
回路において、第２図の処理を行なうには、２にバイト
のアドレスを生成するため、１１ビツトのＲＯＭ出力、
フレームカウンタ及び加算器が必要であり、回路規模の
低減について配慮されていなかった。
本発明の目的は、ＰＣＭ再生装健０機能を変えることな
く、メモリのアドレス制御回路の回路規模の低減を行な
ったＰＣＭ再生装置を提供することにある。
く、メモリのアドレス制御回路の回路規模の低減を行な
ったＰＣＭ再生装置を提供することにある。
このため本発明は、再生装置として必要な一バイトのメ
モリをアドレス制御するのに、各シンボルが必要とする
メモリ容量に対し、複数シンボルを組み合わせて２ｒｌ
／クイ）（ｍ）ｎ）以下となる組合わせを２ｍ−５ｒｌ
Ａつくり、各シンボルがどの組み合わせに属するかを示
すデコーダを設け、フレームカウンタ、加算器等を低減
したものである。
モリをアドレス制御するのに、各シンボルが必要とする
メモリ容量に対し、複数シンボルを組み合わせて２ｒｌ
／クイ）（ｍ）ｎ）以下となる組合わせを２ｍ−５ｒｌ
Ａつくり、各シンボルがどの組み合わせに属するかを示
すデコーダを設け、フレームカウンタ、加算器等を低減
したものである。
以下、本発明の一実施例を第１図のｌ＃１Ｍ、図を用い
て説明する。説明を簡潔にするためディスク、テープ等
から再生されたディジタルデータは、１フレームに６個
のデータＷｏ 、 Ｗｌ、 Ｗ２ 、 Ｗｓ 。
て説明する。説明を簡潔にするためディスク、テープ等
から再生されたディジタルデータは、１フレームに６個
のデータＷｏ 、 Ｗｌ、 Ｗ２ 、 Ｗｓ 。
Ｗ４ 、 Ｗｓがあるものとし、ＷＯ〜Ｗ５の各データ
間には４フレ一ム間隔のインターリーフが施しであるも
のとする。
間には４フレ一ム間隔のインターリーフが施しであるも
のとする。
このディジタルデータを再生するために必要なメモリ容
量を第３図に示す。ジッタマージンとして±４フレーム
考慮すると各シンボルは、Ｗｏ＝３０ｂｙｔｅ、Ｗ４＝
２６ｂｙｔｅ、Ｗ２ｘ２２ｂｙｔｅ、Ｗａ＝ＩＢｂｙｔ
ｅ、 Ｗ４ ＝ １４ ｂｙｔｅ、 Ｗｓ ｙ ＩＱ
ｂｙｔｅ必要であり、全部で１２０ ｂｙｔｅとなり１
２８ ｂｙｔｅのメモリを使用する。このためメモリの
アドレスバスは７ ｂａｔ必要である。
量を第３図に示す。ジッタマージンとして±４フレーム
考慮すると各シンボルは、Ｗｏ＝３０ｂｙｔｅ、Ｗ４＝
２６ｂｙｔｅ、Ｗ２ｘ２２ｂｙｔｅ、Ｗａ＝ＩＢｂｙｔ
ｅ、 Ｗ４ ＝ １４ ｂｙｔｅ、 Ｗｓ ｙ ＩＱ
ｂｙｔｅ必要であり、全部で１２０ ｂｙｔｅとなり１
２８ ｂｙｔｅのメモリを使用する。このためメモリの
アドレスバスは７ ｂａｔ必要である。
第１図において、１はディスク、チー７青々−ら再生さ
れたディジタル信号をＩＡから読込み、ｓ ｂｉｔのデ
ータバス１９にデータを出力すると共に書込みデータの
シンボルに対して、ＩＢ、ＩＣＫフレーム及びシンボル
本位にクロックを発生するためのデータ取込み回路、２
はメモリ３に一旦薔込まれ、ディンターリーブ等の処理
を終えたデータを取込み、端子２人にデータを送り出す
と共に続出しデータのシンボルに対して、２Ｂ、２−Ｃ
にフレーム及びシンボル単位にクロックを発生するため
の出力回路、２２はメモリ３にアドレスを与えるアドレ
ス制御回路で、内部構成は書込み専用でフレーム毎にカ
ウントする６段のフレームカウンタ１０と続出でフレー
ム毎にカウントする６段のフレームカウンタ１１と、誉
込み、読出しの場合に応じてカウンタ１０とカウンタ１
１の出力を切換える切換回路９と、１フレーム内の各シ
ンボルＷｏ〜Ｗ５を判別するため、各データごとにカウ
ントする６進の書込み用シンボルカウンタ７と、読出し
用の６進シンボルカウンタ８と、書込み、読出しの場合
に応じてカウンタ７とカウンタ８の出力を切換える切換
回路６と、切換回路６の出力から各シンボルの書込み１
ｇ出し間の絶対遅延量を示すアドレスを与えるＲＯＭ５
と、シンボルＷｏ 、 Ｗ２ 、 Ｗｓの時０ 、 Ｗ
ｌ、Ｗｓ 、Ｗ４の時１となるデコーダ１３と、凡ＯＭ
５及び切換回路９の出力を加算してメモリ３のアドレス
２０にアドレスを与える６段の加算器４と、ジッタによ
りどれだけ書込みタイミングと読出しタイミングがずれ
ているか監視するため、書込み専用フレームカウンタと
続出し専用フレームカウンタ１１の差を見るアドレス監
視回路１２からなる。
れたディジタル信号をＩＡから読込み、ｓ ｂｉｔのデ
ータバス１９にデータを出力すると共に書込みデータの
シンボルに対して、ＩＢ、ＩＣＫフレーム及びシンボル
本位にクロックを発生するためのデータ取込み回路、２
はメモリ３に一旦薔込まれ、ディンターリーブ等の処理
を終えたデータを取込み、端子２人にデータを送り出す
と共に続出しデータのシンボルに対して、２Ｂ、２−Ｃ
にフレーム及びシンボル単位にクロックを発生するため
の出力回路、２２はメモリ３にアドレスを与えるアドレ
ス制御回路で、内部構成は書込み専用でフレーム毎にカ
ウントする６段のフレームカウンタ１０と続出でフレー
ム毎にカウントする６段のフレームカウンタ１１と、誉
込み、読出しの場合に応じてカウンタ１０とカウンタ１
１の出力を切換える切換回路９と、１フレーム内の各シ
ンボルＷｏ〜Ｗ５を判別するため、各データごとにカウ
ントする６進の書込み用シンボルカウンタ７と、読出し
用の６進シンボルカウンタ８と、書込み、読出しの場合
に応じてカウンタ７とカウンタ８の出力を切換える切換
回路６と、切換回路６の出力から各シンボルの書込み１
ｇ出し間の絶対遅延量を示すアドレスを与えるＲＯＭ５
と、シンボルＷｏ 、 Ｗ２ 、 Ｗｓの時０ 、 Ｗ
ｌ、Ｗｓ 、Ｗ４の時１となるデコーダ１３と、凡ＯＭ
５及び切換回路９の出力を加算してメモリ３のアドレス
２０にアドレスを与える６段の加算器４と、ジッタによ
りどれだけ書込みタイミングと読出しタイミングがずれ
ているか監視するため、書込み専用フレームカウンタと
続出し専用フレームカウンタ１１の差を見るアドレス監
視回路１２からなる。
デコーダ１３の出力は、メモリ３の最上位アドレスに加
えることにより、シンボルＷｏ 、 Ｗ２ 、 Ｗｓは
メモリのアドレス０〜６３で処理され、Ｗｔ 、 Ｗｓ
。
えることにより、シンボルＷｏ 、 Ｗ２ 、 Ｗｓは
メモリのアドレス０〜６３で処理され、Ｗｔ 、 Ｗｓ
。
Ｗ４はメモリのアドレス６４〜１２７で処理する。これ
ら２つのメモリ領域をそれぞれα、βの２つの群とする
と、このα、βで使用されるデータの総数が２６以下で
あれば、どのようなシンボルの組合わせでもかまわない
。
ら２つのメモリ領域をそれぞれα、βの２つの群とする
と、このα、βで使用されるデータの総数が２６以下で
あれば、どのようなシンボルの組合わせでもかまわない
。
回路動作を第４図のタイミングチャート、第５図のメモ
ＩＪ ｍ成を用いて説明する。
ＩＪ ｍ成を用いて説明する。
まず書込み動作についてｉｉ明する。書込み専用フレー
ムカウンタ１０のクロックには、第４図ＩＢに示すよう
にディスク、テープ等の（ロ）転ジッタ＆含ムフレーム
同期のパルスがデータ取込み回路１から加オ〕る。また
カランタフのクロックには同図１Ｃで示すようにフレー
ム周期のパルスから６個のパルスが加わる。よって、カ
ランタフの１直は第４図７のようになる。
ムカウンタ１０のクロックには、第４図ＩＢに示すよう
にディスク、テープ等の（ロ）転ジッタ＆含ムフレーム
同期のパルスがデータ取込み回路１から加オ〕る。また
カランタフのクロックには同図１Ｃで示すようにフレー
ム周期のパルスから６個のパルスが加わる。よって、カ
ランタフの１直は第４図７のようになる。
書込み動作時に切換回路６と切換回路９をＡ個選択すれ
ば、デコーダ１３はカウンタ７の値が０．２．５のとき
Ｏをデコードしてアドレスバス２１にＯを与える。それ
以外の１．３．４のときはｌを与えることで、アドレス
領域α、βの切換を行なう。またｌ（，０Ｍ５はカウン
タ７の値に応じてＷＯ〜Ｗ５の書込みアドレスである２
５，２１゜４９ 、３７ 、５３ 、５７という値を加
算器４に与える。加算器４は凡（Ｊ Ｍ ５の出力と切
換回路９を介したフレームカウンタ１０の出力を加算し
て５ ｂｉｔのアドレスバス２０に与える。
ば、デコーダ１３はカウンタ７の値が０．２．５のとき
Ｏをデコードしてアドレスバス２１にＯを与える。それ
以外の１．３．４のときはｌを与えることで、アドレス
領域α、βの切換を行なう。またｌ（，０Ｍ５はカウン
タ７の値に応じてＷＯ〜Ｗ５の書込みアドレスである２
５，２１゜４９ 、３７ 、５３ 、５７という値を加
算器４に与える。加算器４は凡（Ｊ Ｍ ５の出力と切
換回路９を介したフレームカウンタ１０の出力を加算し
て５ ｂｉｔのアドレスバス２０に与える。
実際にメモリ上に書込まれるアドレスはフレームカウン
タ１０の値を人とすると、Ｗｌ、 Ｗｓ 、 Ｗ４のア
ドレスはデコーダ１３により６４番地オフセットされＷ
ＯのデータはＡ＋２５番地、Ｗｌは６４＋Ａ＋２１番地
、Ｗ２はＡ＋４７番地、Ｗ３は６４＋Ａ＋３９番地、Ｗ
４は６４＋Ａ＋５３番地、Ｗ５はＡ＋５７番地となる。
タ１０の値を人とすると、Ｗｌ、 Ｗｓ 、 Ｗ４のア
ドレスはデコーダ１３により６４番地オフセットされＷ
ＯのデータはＡ＋２５番地、Ｗｌは６４＋Ａ＋２１番地
、Ｗ２はＡ＋４７番地、Ｗ３は６４＋Ａ＋３９番地、Ｗ
４は６４＋Ａ＋５３番地、Ｗ５はＡ＋５７番地となる。
上記アドレス制御回路２２で生成したアドレスに対しデ
ータ毛込み回％１は、このアドレスに同期してデータバ
ス１９上に第４図１９で示すデータを送り出し、メモリ
３の所定のアドレスに国〜圓の順に書込む。また次のフ
レームのデータ■〜■については、フレームカウンタ１
０がインクリメントされることによりｍ〜圓が書込まれ
たメモリ３のアドレスに対し＋１したアドレスに書込ま
れる。
ータ毛込み回％１は、このアドレスに同期してデータバ
ス１９上に第４図１９で示すデータを送り出し、メモリ
３の所定のアドレスに国〜圓の順に書込む。また次のフ
レームのデータ■〜■については、フレームカウンタ１
０がインクリメントされることによりｍ〜圓が書込まれ
たメモリ３のアドレスに対し＋１したアドレスに書込ま
れる。
この様子を第５図のメモリ構成図により説明する。第５
図でα、βはメモリ３のアドレス０〜６３と、６４〜１
２７の領域を示すもので、円周上に時計回りでアドレス
が順次配置されているものである。この図でわかるよう
にＷＯのシンボルに注目して見ると、国のデータはＡ＋
２５のアドレスに書込まれ、次フレームの■はＡ＋２６
に書込まれる。このようにフレームカウンタ１０がイン
クリメントされるごとに書込みアドレスは時計方向に回
るように動作する。
図でα、βはメモリ３のアドレス０〜６３と、６４〜１
２７の領域を示すもので、円周上に時計回りでアドレス
が順次配置されているものである。この図でわかるよう
にＷＯのシンボルに注目して見ると、国のデータはＡ＋
２５のアドレスに書込まれ、次フレームの■はＡ＋２６
に書込まれる。このようにフレームカウンタ１０がイン
クリメントされるごとに書込みアドレスは時計方向に回
るように動作する。
次に続出し動作について説明する。読出しフレームカウ
ンタ１１のクロックには、第４図２Ｂで示すように、デ
ータ出力回路２から水晶発振器で生成したフレーム周期
のパルスが加わり、同様にカウンタ８のクロック入力に
は第４図２０の信号が加わる。よってカウンタ８の値は
第４図８で示す値となる。また、読出し動作時には切換
回路６と切換回路９をＢ側に選択すれば１（、ＯＭ ５
の入力にはカウンタ８の値が加わり、Ｗｏ−、−Ｗｓの
各シンボルに対しインターリーフを解くためのアドレス
として、０ 、０．３０，２６，４４゜５２という値を
ＲＯＭ５は出力する。
ンタ１１のクロックには、第４図２Ｂで示すように、デ
ータ出力回路２から水晶発振器で生成したフレーム周期
のパルスが加わり、同様にカウンタ８のクロック入力に
は第４図２０の信号が加わる。よってカウンタ８の値は
第４図８で示す値となる。また、読出し動作時には切換
回路６と切換回路９をＢ側に選択すれば１（、ＯＭ ５
の入力にはカウンタ８の値が加わり、Ｗｏ−、−Ｗｓの
各シンボルに対しインターリーフを解くためのアドレス
として、０ 、０．３０，２６，４４゜５２という値を
ＲＯＭ５は出力する。
実際のメモリ３のアドレスは、書込みアドレスと同様に
加算器４及びデコーダ１３により与えられる。仮にフレ
ームカウンタ１１の値が人とすると、ＷｏがＡ番地、Ｗ
ｌが６４＋Ａ番地、Ｗ２ ｆ；： Ａ ＋３０番地、Ｗ
３が６４＋ Ａ ＋ ２６−ＩＦ地、Ｗ４が６４＋Ａ＋
４４番地、ＷｓがＡ＋５２番地となる。このアドレスに
同期して、メモリ３はデータバス１９にデータを第４図
１９のム〜ムで示すように出力し、データ出力回路２に
データを送り出す。
加算器４及びデコーダ１３により与えられる。仮にフレ
ームカウンタ１１の値が人とすると、ＷｏがＡ番地、Ｗ
ｌが６４＋Ａ番地、Ｗ２ ｆ；： Ａ ＋３０番地、Ｗ
３が６４＋ Ａ ＋ ２６−ＩＦ地、Ｗ４が６４＋Ａ＋
４４番地、ＷｓがＡ＋５２番地となる。このアドレスに
同期して、メモリ３はデータバス１９にデータを第４図
１９のム〜ムで示すように出力し、データ出力回路２に
データを送り出す。
上記の読出しデータム〜ムがディンターリーブされてい
ることを、第５図のメモリ構成図により説明する。前記
書込み動作で説明したようＫＷＯに注目して見た場合、
書込みアドレスがＡ＋２５であるときアドレスＡのデー
タは２５フレーム前のデータとなっており、ディンター
リーブに必要な所望の遅延量を得ていることがわかる６
他のシンボルにおいても同様に、ＲＯＭ５で与えられた
書込み、読出しアドレスの差分だけ遅延をうけディンタ
ーリーブ処理が行なわれる。
ることを、第５図のメモリ構成図により説明する。前記
書込み動作で説明したようＫＷＯに注目して見た場合、
書込みアドレスがＡ＋２５であるときアドレスＡのデー
タは２５フレーム前のデータとなっており、ディンター
リーブに必要な所望の遅延量を得ていることがわかる６
他のシンボルにおいても同様に、ＲＯＭ５で与えられた
書込み、読出しアドレスの差分だけ遅延をうけディンタ
ーリーブ処理が行なわれる。
以上、第１図の本発明による実施例によれば、１２８ｂ
ｙｔｅのメモリのアドレスを制御するのに、各シンボル
に必要なメモリ数の合計が２６以下になるように組み合
わせてαとβの２領域に分割し、α領域に含まれるデー
タは０．β領域に含まれるデータはｌとなるようにアド
レスバス２１を制御することで、従来７段必要であった
書込み専用フレームカウンタ１０と読出し専用フレーム
カウンタ１１を６段にして、カウンタ、加算器等を低減
した。
ｙｔｅのメモリのアドレスを制御するのに、各シンボル
に必要なメモリ数の合計が２６以下になるように組み合
わせてαとβの２領域に分割し、α領域に含まれるデー
タは０．β領域に含まれるデータはｌとなるようにアド
レスバス２１を制御することで、従来７段必要であった
書込み専用フレームカウンタ１０と読出し専用フレーム
カウンタ１１を６段にして、カウンタ、加算器等を低減
した。
他の一実施例として、ディジタルオーディオディスク再
生装置のアドレス制御回路について説明する。第６図に
各シンボルの必要メモリ数を示す。ジッタマージンとし
て±４フレーム考慮すると各シンボルＷｏ−，，Ｐｓの
必要メモリ数は、Ｄ／Ａ出力用Ｋ Ｏ〜３ ｂｙｔｅ％
Ｃｔ訂正用に１ｂｙｔｅ％ディンターリーブ処理及び０
２訂正用にθ〜１２８ｂｙｔｅ必要であることから、Ｗ
ｏ ｗａ １２Ｑｂｙｔｅ 、 Ｗｔ ｗｍ１１６ｂｙ
ｔｅ％Ｗ２ ｍ １１２ｂｙｔｅ、 Ｗｓ Ｗ １０８
ｂｙｔｅ％Ｗａ ｍ２６ｂｙｔｅ 、 Ｗｓ ｍ
１００ｂｙｔｅ ％ Ｗｅ ｍ９６ ｂｙｔｅ １
Ｗｔ ！ ９２ｂ７ｔｅ％Ｗ８Ｗ８８ ｂ７ｔｅ、
Ｗ９ｍ８４ ｂｙｔｅ、 Ｗｔｏ ｍｓｏ ｂｙｔｐ。
生装置のアドレス制御回路について説明する。第６図に
各シンボルの必要メモリ数を示す。ジッタマージンとし
て±４フレーム考慮すると各シンボルＷｏ−，，Ｐｓの
必要メモリ数は、Ｄ／Ａ出力用Ｋ Ｏ〜３ ｂｙｔｅ％
Ｃｔ訂正用に１ｂｙｔｅ％ディンターリーブ処理及び０
２訂正用にθ〜１２８ｂｙｔｅ必要であることから、Ｗ
ｏ ｗａ １２Ｑｂｙｔｅ 、 Ｗｔ ｗｍ１１６ｂｙ
ｔｅ％Ｗ２ ｍ １１２ｂｙｔｅ、 Ｗｓ Ｗ １０８
ｂｙｔｅ％Ｗａ ｍ２６ｂｙｔｅ 、 Ｗｓ ｍ
１００ｂｙｔｅ ％ Ｗｅ ｍ９６ ｂｙｔｅ １
Ｗｔ ！ ９２ｂ７ｔｅ％Ｗ８Ｗ８８ ｂ７ｔｅ、
Ｗ９ｍ８４ ｂｙｔｅ、 Ｗｔｏ ｍｓｏ ｂｙｔｐ。
Ｗｌｌ諺７６ ｂｙｔｅ、 Ｑｏ禦７１ ｂｙｔｅ％Ｑ
１ｍｓ６７ｂｙｔｅ、 Ｑ２ｗｇ ６３ ｂｙｔｅ 、
Ｑｓ 冨５９ ｂｙｔｅ、Ｗｔ２ ｍ５８ｂｙｔｅ、
Ｗｓｓｍ５４ｂｙｔｅ、Ｗｔ４ 寓５０ｂｙｔｅ、Ｗ
ｔｓ ｗａ４６ｂｙｔｅ１ Ｗｔａｍ４２ｂｙｔｅ％Ｗ
ｌ？ ｘ３８ｂｙｔｅ％Ｗ１８ ｍ３４ｂｙｔｅ、
Ｗｔｌ１ｍｍ３０ｂｙｔｅ、 Ｗ２Ｏｍ２６ｂｙｔｅ
、 Ｗ２１ ｍ２２ｂｙｔｅ％Ｗ２２冨１８ｂｙｔｅ
、 Ｗ２Ｂ ５ｍ１４ｂｙｔｅ％ＰＧ！Ｐ１ｍ＋＊Ｐ
２ｓｍＰ３ｓ＋＋ｗｌｌｂ７ｔｅＫなる。これを例えば
、（ＷｏとＱ２とＱｓとＰ３）。
１ｍｓ６７ｂｙｔｅ、 Ｑ２ｗｇ ６３ ｂｙｔｅ 、
Ｑｓ 冨５９ ｂｙｔｅ、Ｗｔ２ ｍ５８ｂｙｔｅ、
Ｗｓｓｍ５４ｂｙｔｅ、Ｗｔ４ 寓５０ｂｙｔｅ、Ｗ
ｔｓ ｗａ４６ｂｙｔｅ１ Ｗｔａｍ４２ｂｙｔｅ％Ｗ
ｌ？ ｘ３８ｂｙｔｅ％Ｗ１８ ｍ３４ｂｙｔｅ、
Ｗｔｌ１ｍｍ３０ｂｙｔｅ、 Ｗ２Ｏｍ２６ｂｙｔｅ
、 Ｗ２１ ｍ２２ｂｙｔｅ％Ｗ２２冨１８ｂｙｔｅ
、 Ｗ２Ｂ ５ｍ１４ｂｙｔｅ％ＰＧ！Ｐ１ｍ＋＊Ｐ
２ｓｍＰ３ｓ＋＋ｗｌｌｂ７ｔｅＫなる。これを例えば
、（ＷｏとＱ２とＱｓとＰ３）。
（ＷｌとＱｌとＷｔ ２とＰｚ ） 、 （Ｗ２とＱｏ
とＷｔ ｓとＷ２Ｂ）。
とＷｔ ｓとＷ２Ｂ）。
（ＷｌｌとＷｔ４とＷ２２ ） 、 （ＷｓとＷｔｏと
ＷｔｓとＰ。
ＷｔｓとＰ。
とＰｌ） 、 （Ｗ４とＷｓとＷｔａとＷ２１ ）
、 （ＷｓとＷｓとＷｌ？とＷ２Ｏ） ； （Ｗｓと
Ｗ７とＷｔｓとＷｔｓ）のように、各シンボルの必要デ
ータ数の合計が２ｓ以内になるように分割すると８つの
領域に別れる。
、 （ＷｓとＷｓとＷｌ？とＷ２Ｏ） ； （Ｗｓと
Ｗ７とＷｔｓとＷｔｓ）のように、各シンボルの必要デ
ータ数の合計が２ｓ以内になるように分割すると８つの
領域に別れる。
よって、第１図の実施例と同様に、デコーダ１３の構成
を上記領域分割に対応し、３ｂｉｔ出力を得ることによ
り、従来１１段構成とする必要があった蓄込み、読出し
専用フレームカウンタ及び加算器を８段構成とすること
ができる。
を上記領域分割に対応し、３ｂｉｔ出力を得ることによ
り、従来１１段構成とする必要があった蓄込み、読出し
専用フレームカウンタ及び加算器を８段構成とすること
ができる。
以上１本発明の実施例においては、再生装置としてディ
ンターリーブを行なうメモリのアドレス制御について述
べたが、記録装置に８いて。
ンターリーブを行なうメモリのアドレス制御について述
べたが、記録装置に８いて。
インターリーフ処理を行なうメモリについても同様に処
理することにより、フレームカウンタ、加算器等を低減
できることは明らかであり、その要旨を脱しない範囲で
構成がとられてよいこと勿論である。
理することにより、フレームカウンタ、加算器等を低減
できることは明らかであり、その要旨を脱しない範囲で
構成がとられてよいこと勿論である。
本発明によれば、ディンターリーブ処理を行なうＰｂｙ
ｔ ｅのメモリを制御するメモリ・アドレス制御装置
において、各シンボルに必要なメモリ容量を２”ｂｙｔ
ｅ単位にまとめて扱うことで、アドレス用のフレームカ
ウンタ及び加算器を従来よりｍ −ｎ段少ない構成で実
現できる効果がある。
ｔ ｅのメモリを制御するメモリ・アドレス制御装置
において、各シンボルに必要なメモリ容量を２”ｂｙｔ
ｅ単位にまとめて扱うことで、アドレス用のフレームカ
ウンタ及び加算器を従来よりｍ −ｎ段少ない構成で実
現できる効果がある。
第１図は本発明の一実施例を示すアドレス制御回路の構
成図、第２図はディジタル・オーディオ・ディスクにお
ける再生処理の流れを表わす図、第３図は第１図のメモ
リ３の容量を示す図、第４図は第１図のタイミングチャ
ート図、第５図は第１図のメモリ３の動作説明に用いた
図、第６図はディジタル・オーディオ・ディスクの再生
処理におけるメモリ３の容量を示す図である。 １・・・データ読込み回路 ２・・・データ出力回路 ３・・・メモリ
成図、第２図はディジタル・オーディオ・ディスクにお
ける再生処理の流れを表わす図、第３図は第１図のメモ
リ３の容量を示す図、第４図は第１図のタイミングチャ
ート図、第５図は第１図のメモリ３の動作説明に用いた
図、第６図はディジタル・オーディオ・ディスクの再生
処理におけるメモリ３の容量を示す図である。 １・・・データ読込み回路 ２・・・データ出力回路 ３・・・メモリ
Claims (1)
- 複数シンボルのデータに同期信号を付加しフレームを構
成し、該複数シンボルは、各シンボルにフレームを単位
として一定遅延を行なうインターリーフ処理を施したデ
ータで、該データが記録されている記録媒体から信号を
再生する手段と、該再生データを記憶するメモリと、該
メモリの書き込み、読出しアドレスを生成する手段を具
備してなるＰＣＭ再生装置において、上記各シンボルに
施してあるインターリーフを解くための遅延量が２のべ
き乗以下となるシンボルを組合わせ群となし、各シンボ
ルがどの群に属するかを示すデコーダを設け、上記メモ
リのアドレスを生成する手段に用いるカウンタ、加算器
等の回路を低減したことを特徴とするＰＣＭ再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3642785A JPH0640420B2 (ja) | 1985-02-27 | 1985-02-27 | Ｐｃｍ再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3642785A JPH0640420B2 (ja) | 1985-02-27 | 1985-02-27 | Ｐｃｍ再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196467A true JPS61196467A (ja) | 1986-08-30 |
| JPH0640420B2 JPH0640420B2 (ja) | 1994-05-25 |
Family
ID=12469517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3642785A Expired - Lifetime JPH0640420B2 (ja) | 1985-02-27 | 1985-02-27 | Ｐｃｍ再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640420B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278573A (ja) * | 1989-03-13 | 1990-11-14 | Internatl Business Mach Corp <Ibm> | データ記憶装置および方法 |
| JPH04184769A (ja) * | 1990-11-19 | 1992-07-01 | Nec Ic Microcomput Syst Ltd | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
-
1985
- 1985-02-27 JP JP3642785A patent/JPH0640420B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278573A (ja) * | 1989-03-13 | 1990-11-14 | Internatl Business Mach Corp <Ibm> | データ記憶装置および方法 |
| JPH04184769A (ja) * | 1990-11-19 | 1992-07-01 | Nec Ic Microcomput Syst Ltd | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640420B2 (ja) | 1994-05-25 |
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