JPS5856207A - Ｒａｍ制御装置 - Google Patents
Ｒａｍ制御装置Info
- Publication number
- JPS5856207A JPS5856207A JP15370281A JP15370281A JPS5856207A JP S5856207 A JPS5856207 A JP S5856207A JP 15370281 A JP15370281 A JP 15370281A JP 15370281 A JP15370281 A JP 15370281A JP S5856207 A JPS5856207 A JP S5856207A
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- JP
- Japan
- Prior art keywords
- error flag
- ram
- counter
- data
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル信号処」理系におけるエラーフラグ
ＲＡＭの書き込み・読み出しアドレスを与えるＲＡＭ制
御装置に関するものである。
ＲＡＭの書き込み・読み出しアドレスを与えるＲＡＭ制
御装置に関するものである。
従来のエラーフラグに関する処理としては、ＥＩＡＪ規
格によるビデオテープを用いたＰＣＭに先例がある。こ
の場合信号の量子化は１４ビツトで行なわれており、デ
ィジタル信号の処理において８ビット或いは４ビツト構
成のＲＡ Ｍに情報をストアする場合に空きピットがあ
るので誤り検出結果のフラグを各データに付けＲＡ Ｍ
にストアするのに何ら不都合を生じない。
格によるビデオテープを用いたＰＣＭに先例がある。こ
の場合信号の量子化は１４ビツトで行なわれており、デ
ィジタル信号の処理において８ビット或いは４ビツト構
成のＲＡ Ｍに情報をストアする場合に空きピットがあ
るので誤り検出結果のフラグを各データに付けＲＡ Ｍ
にストアするのに何ら不都合を生じない。
しかし信号の量子化が８ビット或いは１６ビツトで行な
われているシステムにおいては、信号のストア用に８ビ
ツト、４ビツト構成のＲＡ Ｍを用いても空きビットが
無い為、エラーフラグ専用のＲＡＭを必要とする。従っ
てこのエラーフラグ用のＲＡＭの記憶容量をなるだけ節
約出来る新しいエラーフラグ処理装置が要求される。
われているシステムにおいては、信号のストア用に８ビ
ツト、４ビツト構成のＲＡ Ｍを用いても空きビットが
無い為、エラーフラグ専用のＲＡＭを必要とする。従っ
てこのエラーフラグ用のＲＡＭの記憶容量をなるだけ節
約出来る新しいエラーフラグ処理装置が要求される。
同時にこのエラーフラグＲＡ Ｍの書き込み・読み出し
アドレスを制御する装置をなるだけ簡単な構成で行える
システムの開発が要求される。
アドレスを制御する装置をなるだけ簡単な構成で行える
システムの開発が要求される。
本発明の目的は、データ間のインターリーブが特定の値
を持つ場合に、フレーム単位のエラーフラグのＲＡＭへ
の書き込みアドレスと、訂正演算の際に各シンボルに対
応する読み出しアドレスを、最も簡単な構成で制御出来
る様なＲＡ ＩＶＩ制御装置を提供するにある。
を持つ場合に、フレーム単位のエラーフラグのＲＡＭへ
の書き込みアドレスと、訂正演算の際に各シンボルに対
応する読み出しアドレスを、最も簡単な構成で制御出来
る様なＲＡ ＩＶＩ制御装置を提供するにある。
１フレーム中のデータ数をｎとし各データ間のインター
リーブ間隔りが２の乗数（２，４゜８．１６・・・）で
一定である場合に、エラーフラグＲＡ、 Ｍの容量とし
てｍＤ（ｍ≧ｎ）をとると、フレーム毎に誤り検出結果
のエラーフラグをエラーフラグＲＡＭへ書き込むアドレ
スが１づつカウントアツプする間に訂正系におけるエラ
ーフラグの読み出しアドレスは、育き込みアドレス−（
ｎ−１）ＸＤからスタートし、Ｄづつカウントアツプす
る０従って書き込みアドレス制御装置としては、フレー
ム毎に１づつカウントアツプするカウンタを用い、読み
出しアドレス制御装置としては、上記カウンタ値−（ｎ
−１）ＸＤよりスタートしＤづつカウントアツプする様
な装置が必要となるが、Ｄが２の乗数である場合カウン
タの上位のみをカウントアツプする事によりこの加算は
得られる。まだ読み出しの初期値も書き込みアドレスカ
ウンタ値を（ｍ −ｎ＋１）ＸＤカウントアツプする事
により得られ、かつこの初期値からスタートしＤづつｎ
−１回カウントアツプすると省き込みアドレスと一致
する。従ってエラーフラグＲＡＩＶｌｆの書き込み・読
み出しのアドレス制御は１つのカウンタとカウンタ上位
部のクロック切換回路により構成出来る。
リーブ間隔りが２の乗数（２，４゜８．１６・・・）で
一定である場合に、エラーフラグＲＡ、 Ｍの容量とし
てｍＤ（ｍ≧ｎ）をとると、フレーム毎に誤り検出結果
のエラーフラグをエラーフラグＲＡＭへ書き込むアドレ
スが１づつカウントアツプする間に訂正系におけるエラ
ーフラグの読み出しアドレスは、育き込みアドレス−（
ｎ−１）ＸＤからスタートし、Ｄづつカウントアツプす
る０従って書き込みアドレス制御装置としては、フレー
ム毎に１づつカウントアツプするカウンタを用い、読み
出しアドレス制御装置としては、上記カウンタ値−（ｎ
−１）ＸＤよりスタートしＤづつカウントアツプする様
な装置が必要となるが、Ｄが２の乗数である場合カウン
タの上位のみをカウントアツプする事によりこの加算は
得られる。まだ読み出しの初期値も書き込みアドレスカ
ウンタ値を（ｍ −ｎ＋１）ＸＤカウントアツプする事
により得られ、かつこの初期値からスタートしＤづつｎ
−１回カウントアツプすると省き込みアドレスと一致
する。従ってエラーフラグＲＡＩＶｌｆの書き込み・読
み出しのアドレス制御は１つのカウンタとカウンタ上位
部のクロック切換回路により構成出来る。
本発明の実施例としてＰ ＣＭオーディオディスク再生
系におけるデータの誤り検出・訂正系のブロック図を第
１図に、エラーフラグＲＡＭの詳細を第２図に、エラー
フラグＲＡ、 Ｍ制御カウンタの値を第３図に示す。以
下、本実施例の構成及び動作の説明を図に従い行う０ 本ブロック図はエラーフラグＲＡＭ１ 、誤り検出回路
２．マスターＲＡＭ３．エラーフラグＲＡＭ制御カウン
タ４．訂正演算回路５．クロック切換回路６より構成さ
れている。
系におけるデータの誤り検出・訂正系のブロック図を第
１図に、エラーフラグＲＡＭの詳細を第２図に、エラー
フラグＲＡ、 Ｍ制御カウンタの値を第３図に示す。以
下、本実施例の構成及び動作の説明を図に従い行う０ 本ブロック図はエラーフラグＲＡＭ１ 、誤り検出回路
２．マスターＲＡＭ３．エラーフラグＲＡＭ制御カウン
タ４．訂正演算回路５．クロック切換回路６より構成さ
れている。
ＰＣＭオーディオディスクにおける各データ間のインタ
ーリーブは４で、１フレーム中エラー検出用の４パリテ
イを除くと２８データシンボルで構成される。従って今
エラーフラグＲＡＭの容量ハ１２８ビット、エラーフラ
グＲＡＭ制御カウンタとして７ビツトのカウンタを用い
る。
ーリーブは４で、１フレーム中エラー検出用の４パリテ
イを除くと２８データシンボルで構成される。従って今
エラーフラグＲＡＭの容量ハ１２８ビット、エラーフラ
グＲＡＭ制御カウンタとして７ビツトのカウンタを用い
る。
同期信号により区切られた入力信号に対し誤り検出回路
２において誤り検出を行い、音声データ２４シンボルと
パリティ４シンボルはマスク−ＲＡＭ３へ、検出結果の
エラーフラグはエラーフラグＲＡＭ制御カウンタ４によ
り書き込みアドレスを指定されたエラーフラグＲＡＭ１
へ書き込む。
２において誤り検出を行い、音声データ２４シンボルと
パリティ４シンボルはマスク−ＲＡＭ３へ、検出結果の
エラーフラグはエラーフラグＲＡＭ制御カウンタ４によ
り書き込みアドレスを指定されたエラーフラグＲＡＭ１
へ書き込む。
次にマスターＲＡＭ５よりインターリーブを解いて読み
出される２８シンボルデータについて訂正演算回路５に
おいて訂正を行う際に、各シンボルのエラーフラグをエ
ラーフラグ制御カランタ４により読み出しアドレスを指
定されたエラーフラグＲＡＭ１より参照して訂正演算を
行い、訂正後のデータを再びマスターＲＡＭ３へ書き込
む。エラーフラグＲＡ Ｍ制御カウンタ４は上記したエ
ラーフラグＲＡＭの書き込み・読み出しアドレスを与え
る為のもので、フレーム信号毎に１づつカウントアツプ
した値で書き込みアドレスを指定し、次のフレーム信号
が来るまでの間に訂正演算回路よシ送られるシンボル信
号により上位５ビツトのみをカウントアツプして読み出
しアドレスを与えるものである。クロック切換回路６は
エラーフラグＲＡＭ制御カウンタ４の上位５ビツトのク
ロックをフレーム信号とシンボル信号と切換える為のも
のである０第２図にエラーフラグＲＡＭの詳細図を、第
６図にフレーム信号とシンボル信号に対するエラーフラ
グＲＡＭ制御カウンタの値を示す０令弟２図に示す様に
フレーム信号が入りエラーフラグＲＡＭ制御カウンタが
カウントアツプして０番地へエラーフラグを１き込む事
になり書キ込みを終ると、カウンタは２０番地を初期値
とし４づつカウントアツプして読み出しアドレスを与え
る事が要求される。従って第３図で示す様に、７ビツト
カウンタはフレーム信号によりカウントアツプしエラー
フラグ書き込み、アドレスを与え書き込みが終了すると
、カウンタの上位５ビツトのみのクロックを訂正演算回
路からのシンボル信号に切換え、さらに初期値設定用の
空送りパルスを４発出した後のパルス群により、各２８
データシンボルに対応したエラーフラグＲＡＭの読み出
しアドレスを与える。２８アドレスを与えた後は再び上
位５ピツトのクロックを下位と同様のフレーム信号の入
力待ちとする。
出される２８シンボルデータについて訂正演算回路５に
おいて訂正を行う際に、各シンボルのエラーフラグをエ
ラーフラグ制御カランタ４により読み出しアドレスを指
定されたエラーフラグＲＡＭ１より参照して訂正演算を
行い、訂正後のデータを再びマスターＲＡＭ３へ書き込
む。エラーフラグＲＡ Ｍ制御カウンタ４は上記したエ
ラーフラグＲＡＭの書き込み・読み出しアドレスを与え
る為のもので、フレーム信号毎に１づつカウントアツプ
した値で書き込みアドレスを指定し、次のフレーム信号
が来るまでの間に訂正演算回路よシ送られるシンボル信
号により上位５ビツトのみをカウントアツプして読み出
しアドレスを与えるものである。クロック切換回路６は
エラーフラグＲＡＭ制御カウンタ４の上位５ビツトのク
ロックをフレーム信号とシンボル信号と切換える為のも
のである０第２図にエラーフラグＲＡＭの詳細図を、第
６図にフレーム信号とシンボル信号に対するエラーフラ
グＲＡＭ制御カウンタの値を示す０令弟２図に示す様に
フレーム信号が入りエラーフラグＲＡＭ制御カウンタが
カウントアツプして０番地へエラーフラグを１き込む事
になり書キ込みを終ると、カウンタは２０番地を初期値
とし４づつカウントアツプして読み出しアドレスを与え
る事が要求される。従って第３図で示す様に、７ビツト
カウンタはフレーム信号によりカウントアツプしエラー
フラグ書き込み、アドレスを与え書き込みが終了すると
、カウンタの上位５ビツトのみのクロックを訂正演算回
路からのシンボル信号に切換え、さらに初期値設定用の
空送りパルスを４発出した後のパルス群により、各２８
データシンボルに対応したエラーフラグＲＡＭの読み出
しアドレスを与える。２８アドレスを与えた後は再び上
位５ピツトのクロックを下位と同様のフレーム信号の入
力待ちとする。
このように本発明によれば、データ間のインターリーブ
が２の乗数である際にエラーフラグＲＡＭの容量をその
倍数として選べば、エラーフラグＲＡ、 Ｍにおけるフ
レーム単位のエラーフラグの書き込みアドレスと訂正演
算の際の各シンボルに対応する読み出しアドレスを、１
つのカウンタとクロックの切換回路の簡単な構成により
与える事が可能となる。
が２の乗数である際にエラーフラグＲＡＭの容量をその
倍数として選べば、エラーフラグＲＡ、 Ｍにおけるフ
レーム単位のエラーフラグの書き込みアドレスと訂正演
算の際の各シンボルに対応する読み出しアドレスを、１
つのカウンタとクロックの切換回路の簡単な構成により
与える事が可能となる。
さらにクロック切換回路の入力であるフレーム信号とシ
ンボル信号のタイミングを訂正演算回路で制御していれ
ばクロック切換回路は単々るＯＲゲートで構成出来る。
ンボル信号のタイミングを訂正演算回路で制御していれ
ばクロック切換回路は単々るＯＲゲートで構成出来る。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例におけるエラーフラグＲＡＭの説明図、第３図
は本発明の実施例におけるエラーフラグＲＡＭ制御用の
カウンタのフレーム信号とシンボル信号に対応する値を
示す説明図である。 １・・・エラーフラグＲＡＭ２・・・誤９検出回路３・
・・マスターＲＡＭ ４・・・エラーフラグＲＡ Ｍ制御カウンタ５１２．訂
正演算回路 ６・・・クロック切換回路７・・・先頭
のデータシンボル（Ｗ＋）のニーｙ−７ラグ読み出しア
ドレス ８・・・ｗ２のエラーフラグ読み出しアドレス９・Ｗ３
のエラーフラグ読み出しアドレス１０・・・Ｗ２５のエ
ラーフラグ読み出しアドレス１１・・・Ｗ２６のエラー
フラグ読み出しアドレス１２・・・Ｗ２７のエラーフラ
グ読み出しアドレス１６・・・Ｗ２Ｂのエラーフラグ読
み出しアドレス１４・・・第１回目のエラーフラグ書き
込みアドレス１５・・・第２回目のエラーフラグ書き込
みアドレス１６・・・フレーム信号 １７・・・シンボル信号 １８・・・エラーフラグＲＡＭ制御カウンタ値１９・・
・エラーフラグ書き込みアドレス２０・・・Ｗｌのエラ
ーフラグ読み出しアドレス２１・・・Ｗ２のエラーフラ
グ読み出しアドレス２２・・・次回のエラーフラグｉｔ
込みアドレス２３・・・読み出しアドレス初期値設定用
パルス群第１ Ｚ
の実施例におけるエラーフラグＲＡＭの説明図、第３図
は本発明の実施例におけるエラーフラグＲＡＭ制御用の
カウンタのフレーム信号とシンボル信号に対応する値を
示す説明図である。 １・・・エラーフラグＲＡＭ２・・・誤９検出回路３・
・・マスターＲＡＭ ４・・・エラーフラグＲＡ Ｍ制御カウンタ５１２．訂
正演算回路 ６・・・クロック切換回路７・・・先頭
のデータシンボル（Ｗ＋）のニーｙ−７ラグ読み出しア
ドレス ８・・・ｗ２のエラーフラグ読み出しアドレス９・Ｗ３
のエラーフラグ読み出しアドレス１０・・・Ｗ２５のエ
ラーフラグ読み出しアドレス１１・・・Ｗ２６のエラー
フラグ読み出しアドレス１２・・・Ｗ２７のエラーフラ
グ読み出しアドレス１６・・・Ｗ２Ｂのエラーフラグ読
み出しアドレス１４・・・第１回目のエラーフラグ書き
込みアドレス１５・・・第２回目のエラーフラグ書き込
みアドレス１６・・・フレーム信号 １７・・・シンボル信号 １８・・・エラーフラグＲＡＭ制御カウンタ値１９・・
・エラーフラグ書き込みアドレス２０・・・Ｗｌのエラ
ーフラグ読み出しアドレス２１・・・Ｗ２のエラーフラ
グ読み出しアドレス２２・・・次回のエラーフラグｉｔ
込みアドレス２３・・・読み出しアドレス初期値設定用
パルス群第１ Ｚ
Claims (1)
- 複数個のデータより構成されるフレームに対して付加さ
れた、フレーム毎に１つの情報を順次ＲＡＭに書込み、
データ処理に際しては離散的に、２のｎ乗の間隔で該情
報をデータに対応してＲＡＭより読み出すＲＡＭアドレ
ス制御回路において、該制御回路のカウンタを２のｎ乗
未満と２の９乗以上との２つの部分に分割し、付加情報
書き込みの際は上記カウンタ全体をフレーム毎の信号に
より動作せしめて入力信号のデータ列と対応したフレー
ム番号を与え、付加情報読み出しの際には上記したカウ
ンタの下位部のクロックを止め上位部のクロックのみを
データ処理装置からの信号に切り換えることにより、離
散的に読み出された各データの所属するフレームと対応
したフレーム番号を与える様になして付加情報の書き込
み・読み出しアドレスを制御する事を特徴とするＲ Ａ
Ｍ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370281A JPS5856207A (ja) | 1981-09-30 | 1981-09-30 | Ｒａｍ制御装置 |
| GB08227477A GB2107496B (en) | 1981-09-30 | 1982-09-27 | Error flag processor |
| DE3236312A DE3236312C2 (de) | 1981-09-30 | 1982-09-30 | Fehlerzeichen-Prozessor |
| US06/730,258 US4577319A (en) | 1981-09-30 | 1985-05-06 | Error flag processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370281A JPS5856207A (ja) | 1981-09-30 | 1981-09-30 | Ｒａｍ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856207A true JPS5856207A (ja) | 1983-04-02 |
| JPH0465475B2 JPH0465475B2 (ja) | 1992-10-20 |
Family
ID=15568239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370281A Granted JPS5856207A (ja) | 1981-09-30 | 1981-09-30 | Ｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856207A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9720692B2 (en) | 2006-09-22 | 2017-08-01 | Intel Corporation | Instruction and logic for processing text strings |
-
1981
- 1981-09-30 JP JP15370281A patent/JPS5856207A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9720692B2 (en) | 2006-09-22 | 2017-08-01 | Intel Corporation | Instruction and logic for processing text strings |
| US10929131B2 (en) | 2006-09-22 | 2021-02-23 | Intel Corporation | Instruction and logic for processing text strings |
| US11023236B2 (en) | 2006-09-22 | 2021-06-01 | Intel Corporation | Instruction and logic for processing text strings |
| US11537398B2 (en) | 2006-09-22 | 2022-12-27 | Intel Corporation | Instruction and logic for processing text strings |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0465475B2 (ja) | 1992-10-20 |
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