JPS63175272A - デイジタル再生装置のエラ−フラグ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は記録媒体に記録されたディジタル信号を再生
するディジタル再生装置のエラーフラグ制御回路に関す
る。

（従来の技術） ディジタル再生装置においては、再生時の誤り検出及び
訂正のために分割したデータ語に冗長ビットを付加した
ブロック符号構成をとること、及び記録媒体の傷による
バーストエラをランダムエラーとして分散させ訂正能力
を高めるためのインターリーブなどの手段が用いられる
。第５図は記録装置として２ヘツド型ヘリカルＶＴＲを
用いたときの１フイールドの符号構成を示した例で、こ
の場合の１フイ一ルド分のデータは１チヤンネルに記録
される。１サブ・ブロックは同期３バイト、サブ・ブロ
ックのブロックアドレス４バイト、サブ・ブロックアド
レスの誤り訂正語（ｂ−隣接符号）のＰ、Ｑパリティ２
バイト、データ語６４バイト、データ語の誤り検出符号
のＣＲＣ（サイクリック・レダンダンシイ・チェック）
２バイトの７５バイトで構成される。さらに水平方向（
ＩＳＢＩ、ｌ５Ｂ２・・・ｌ５Ｂ２０）の２φサブ・ブ
ロックを１ブロツクとし、それに誤り訂正サブ・ブロッ
ク（ｂ−隣接符号）のＰｈ、Ｑｈの２パリテイブロツク
を付加、また垂直方向（ＩＳＢＩ。

２ＳＢ　１・・・ｌ０５ＢＩ）には１０サブ・ブロック
を１ブロツクとし、それに誤り訂正サブ・ブロック（ｂ
−隣接符号）のＰε、Ｑεの２パリテイブロツクを付加
した合計２６０サブ・ブロックで１フイールドが構成さ
れる。

また記録時はサブ・ブロック単位で適切なインターリー
ブをかけてテープ上に記録される０以上のようにこの例
では鎖状符号構成が採用されている。

第４図は従来の復号回路の一例を示すブロック図である
。なお第４図では水平方向の訂正回路までを示し垂直方
向の訂正回路以後は本発明との関連がないので省略しで
ある。データメモリ１のメモリ容量は２フイ一ルド分（
１フイールドはエラークラブを含め（６４＋１）Ｘ２６
φ＝　１６．９φφバイト）であり、１フイ一ルド分の
データは第５図のメモリマツプのように配置される０図
示はしてないがこのメモリはディンターリーブの処理も
する。テープ上からの再生信号が入力されると同期信号
検出回路３により同期信号が抽出され直列データが並列
データに変換されるとともにデータ分離カウンタ４がス
タートしアドレス語とデータ語の分離がなされる。アド
レス語は書込みアドレス発生回路６によりデータ語をデ
ータメモリｌへの書込みアドレス値を決めるのに用いら
れる。一方データ語はサブ・ブロック誤り検出回路５の
ＣＲＣチェックによりデータ語の誤りが検査されデータ
語に誤りがある場合は１”が、誤りが無い場合はパ０〃
のエラーフラグがたてられ、同エラ′−フラグはデータ
語の次のアドレスに書込まれる。データメモリ１に１フ
イ一ルド分のデータの書込みが完了するとヘッドスイッ
チによりスタートする読出しアドレス発生回路８により
水平方向（ＩＳＢＩ、ｌ５Ｂ２・・・１Ｐｎ、ＩＱｎ）
にブロック単位で読出しが開始される。

水平方向誤り訂正回路２はエラーフラグ１”の計数とシ
ンドロームＳＰｓ　ｓ、の演算を行なうとともに垂直方
向訂正回路へデータとエラーフラグが移動される。１ブ
ロツクのエラーフラグ１”の計数が訂正能力の範囲内（
すでに説明した様に水平、垂直方向２パリテイなのでＰ
、Ｑサブ・ブロックに誤りがなければ２サブ・ブロック
まで訂正可能）であればＰｎ？Ｏｎパリティによりブロ
ック誤り訂正がなされ、データ語及びエラーフラグは“
０”にリセットされ垂直方向訂正回路に引継がれる１以
上説明したアルゴリズムがブロック符号構成（ｂ−隣接
符号）の一般的な復号方法であり誤り訂正においてはサ
ブ・ブロックのエラーフラグが重要なポイントをしめて
いる。第３図はデータ分離カウンタ４のタイミングを示
した図である。以下第３図で従来のエラーフラグ制御回
路の説明をする。　３０は同期信号検出信号、３１は３
０によりスタートするカウンタのカウンタ値、３２はデ
ータよりサブ・ブロックアドレスを解読するゲート信号
、３３は３２により書込みアドレス発生回路６により発
生されるアドレス値（図面中では実際のアドレス値でな
く仮りの値サブ・ブロックナンバーを示している）、３
４はデータメモリにデータを書込むゲート信号で７１は
エラーフラグを書込むタイミングを示す、３５はサブ・
ブロック誤り検出回路５へのゲート信号、３６はカウン
タ値７１の信号（従来例では未使用）である。

（ａ）は正常な動作の場合でカウンタ値７１でデータメ
モ４）　ｌにエラーフラグが書込まれる。（ｂ）は同期
信号がスリップした場合でカウンタ値が７１まで進まな
いためデータメモリ１には５４バイトのデータと残り１
０バイトのデータとエラーフラグは前のフレームのデー
タの値が残っている。（Ｃ）はサブ・ブロックアドレス
に２バイト以上の誤りが発生して訂正不可能となりアド
レス値を未使用のアドレス値にして格納した場合でデー
タ及びエラーフラグは前のフレームの値が残っている０
以上の様に（ｂ）又は（Ｃ）のケースではエラーフラグ
が前のフレームの値が残っているのでその値が“０”で
あると該当サブ・ブロックはデータメモリ読出し時に誤
り無しと判断され前のフレームのデータが出力されてし
まうので従来のエラーフラグ制御回路では誤り訂正動作
が不確実であった。

（発明が解決しようとする問題点） このように従来のエラーフラグ制御回路では再生された
データの状況によりエラーフラグがセットできない可能
性があり誤り訂正動作がされずに誤ったデータが出力さ
れてしまう欠点があった。

この発明は再生データの状況がいかなる場合でもエラー
フラグがセットできるエラーフラグ制御回路を提供する
ことを目的とする。

〔発明の構成〕

（問題点を解決するための手段） ブロック符号構成の誤り訂正においては、誤まったサブ
・ブロックのエラーフラグに“１”がセットされていれ
ばそのサブ・ブロックのデータが前のフレームの内容で
あっても訂正過程でそのブロックのシンドローム５Ｐｐ
ＳＱの演算により誤り訂正が可能である。従って、デー
タメモリ読出し後から次のフレームのデータを書込むま
での間に全サブ・ブロックのエラーフラグの値を１′１
”にセットするためのエラーフラグ制御回路が存在すれ
ば確実な誤り訂正動作が行なわれる１本発明では、ヘッ
ドスイッチ信号を用いて有効データが再生されるまでの
データ未記録区間にデータメモリと同一のアドレス値を
発生するアドレス発生回路と、エラーフラグ１”をセッ
トするエラーフラグ書込み制御回路と、該エラーフラグ
を格納するフラグメモリを備え、データメモリ読出し時
にデータメモリとフラグメモリの双方を計数し、得られ
る計数値が、訂正回路の訂正能力の範囲内であれば、誤
まりブロックの訂正を行なう手段がとられている。

（作　用） 再生データの状態によりデータメモリ上のエラーフラグ
が不確実であってもフラグメモリ上のエラーフラグ１”
を再生状態に従がい制御し、その結果に基づき誤り訂正
を行なうので確実な誤り訂正動作が保証される。

（実施例） 第１図は本発明の実施例を示したブロック図で第４図（
従来例）にフラグメモリ書込み制御回路９゜書込み読出
し切換へスイッチ１０．１１およびフラグメモリ１２を
追加した構成となっている。フラグメモリ１２はデータ
メモリ１と同一アドレス値で構成されているが１サブ・
ブロック１ビツトなので１フイールドで２６φビツトの
容量となる。第２図はデータメモリ１とフラグメモリ１
２の概略動作を示すタイミングチャートである。第２図
において２０゜２２は回転ドラムの２チヤンネルのヘッ
ドスイ、ツ７チ信号、　２１．２３は２チヤンネルの再
生波形、２４は２チヤンネルのヘッドスイッチ信号のオ
アー信号、２５はフラグメモリ（ｔ工）とデータメモリ
（ｔ３）への書込みタイミング、２６．２７は各メモリ
の読出しタイミングを示している。データメモリ１への
各サブ・ブロックのエラーフラグの書込みは従来例（第
４図）と同様なので、本発明による追加したフラグメモ
リ１２の動作についてのみ第１図から第３図を用いて説
明する６回転ドラムよりヘッドスイッチ２４が入ってく
るとフラグメモリ書込み制御回路９によりフラグメモリ
１２のアドレス値及びエラーフラグ１ｐがセットされ再
生データ致達前（２５ｔ１）にフラグメモリ１２に１フ
イ一ルド分のエラーフラグ“１”が書込まれる０次にデ
ータが再生され（２５ｔ、）同期信号が検出されるとデ
ータ分離カウンタ４がスタートし始めカウンター値が７
１　（信号３６）まで進むとフラグメモリ１２には“０
”が書込まれフラグメモリ１２のフラグはリセットされ
サブ・ブロック誤り検出回路５により発生されるデータ
メモリ１のエラーフラグが有効になる。第３図（ｂ）（
ｃ）の場合はフラグメモリ１２のエラーフラグ１″１”
が有効になるケースであり、（ｂ）の同期信号がスリッ
プした場合はカウンタ値が７１まで進まないためフラグ
メモリ１２のフラグはリセットされずにｄａ　ｌ　ｌｊ
の状態が維持されている。（Ｃ）のサブ・ブロックアド
レスに２バイト以上の誤りが発生して訂正不可能となっ
た場合はカウンタ値が７１となってもデータを格納する
アドレス値が未使用値となっているため（ｂ）と同様に
フラグメモリ１２のフラグは１１１となる。従って（ｂ
）、（ｃ、）両ケースとも該当サブ・ブロックのエラー
フラグは′１′のまま保持されデ−タメモリ続出の際デ
ータメモリ上のエラーフラグが不確実であってもデータ
メモリ１と同一アドレスのフラグメモリ１２からの１１
′により訂正もれが発生せず前のフレームのデータを誤
まって出力することがなくなる。

〔発明の効果〕

この発明によればいかなる再生状況であっても確実なエ
ラーフラグが得られ誤り訂正の際の訂正もれを防ぐこと
ができる。又データ再生前にエラーフラグのセットを行
なっているので装置の電源投入後初めてのフレームを再
生しても確実なエラーフラグを得ることができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示す復号回路のブロック図
、 第２図、第３図は第１図のタイムチャート図、第４図は
従来例のブロック図。 第５図は符号構成図である。 １・・・データメモリ ９・・・フラグメモリ書込み制御回路 １０、１１・・・切換スイッチ １２・・・フラグメモリ 代理人　弁理士　則　近　憲　佑 同　　　　竹　花　喜久男

Claims (1)

【特許請求の範囲】
1. 記録された信号を再生して得られる一連の符号語から抽
   出されたデータブロックと、誤り検出回路で誤りを検出
   して得られるエラーフラグとを記憶するデータメモリと
   、該データメモリとは別に上記エラーフラグを独立して
   記憶するフラグメモリを備え、信号未記録期間に、前記
   データメモリと同一アドレスをもって前記フラグメモリ
   にエラーフラグ“１”を書込み、上記信号未記録区間に
   続く信号記録部分を再生して誤りのないデータが得られ
   たときは、上記フラグメモリのエラーフラグを“０”に
   リセットし、誤ったデータが得られたときは、上記フラ
   グメモリのエラーフラグを“１”のまま保持し、上記デ
   ータメモリからのデータ読み出し時に、上記データメモ
   リが記憶しているエラーフラグと上記フラグメモリが記
   憶しているエラーフラグの双方を計数し、得られる計数
   値が訂正回路の訂正能力の範囲内であれば誤りブロック
   の訂正を行なうことを特徴とするディジタル再生装置の
   エラーフラグ制御回路。