JPH0760572B2 - デ−タの誤り訂正方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルオーディオ信号等のディジタルデー
タの誤り訂正方法に関する。

〔発明の概要〕 本発明は、パリティチェックとエラーポインタによる誤
り訂正とを行う場合において、上記パリティチェックの
際に、上記エラーポインタの数が１個存在している系列
については上記誤り訂正を行うと共に、上記エラーポイ
ンタが無い系列についてのみパリティチェックを行うよ
うにしたことにより、データ読み出し時間の無駄を省く
ようにしたものである。

〔従来の技術〕

VTRにおいて、ビデオ信号とオーディオ信号の記録再生
を行うのに際し、記録時にオーディオ信号をPCM化して
記録するようにしたVTRが提案されている。このようなV
TRでは、テープをドラムに180゜より大きい角度で巻付
けることにより、テープの斜めに形成されるトラックの
所定領域に、ビデオ信号とディジタルオーディオ信号と
を記録するようにしている。その場合、ディジタルオー
ディオ信号は誤り訂正を可能にするために、第４図に示
すようなクロスインタリーブを用いたデータフォーマッ
トで記録される。尚、この第４図はNTSC方式の場合にお
いて、１フィールド毎にメモリマップ上に書込まれるデ
ータを示している。

データは132個のデータブロックに分けられ、各データ
ブロックは、３ビットの同期信号SYNC、８ビットのアド
レス信号、８ビットのＱパリティ、夫々８ビットの４個
のデータワード、８ビットのＰパリティ、夫々８ビット
の４個のデータワード及び16ビットのCRCC（誤り検出符
号）で構成される。上記データワードは、ID₀、ID₁……
…ID₅で表わされるユーザーズワード（コントロールワ
ード）と、L₀R₀、L₁R₁………L₅₂₄R₅₂₄で表わされるＬチ
ャンネル及びＲチャンネルのワードとがある。132個の
データブロックは夫々44個のブロックから成るグループ
に分かれていて、上記ユーザーズワード及びＬ、Ｒチャ
ンネルワードは、順次に各グループに飛び飛びに書込ま
れている。

再生時にデータの誤り訂正を行う場合は、次のようにし
て行われる。

第５図において、白丸及び黒丸はＰ、Ｑパリティ及びデ
ータワードで、夫々８ビットのワードを示す。また12、
14、15等の数字は夫々12ワード分、14ワード分、15ワー
ド分のずれを示す。この第６図において、互いに傾斜の
異なるＱパリティ系列とＰパリティ系列とを定め、Q₀〜
Q₁₃₁及びP₀〜P₁₃₁の各系列について夫々誤り訂正を行
う。この場合、各データブロックには、CRCCにより検出
されたエラーポインタが立てられているので、このエラ
ーポインタに基づいてポインタイレージャ法による誤り
訂正が行われる。この誤り訂正をＱ訂正、Ｐ訂正につい
て繰り返し行うことにより、エラーポインタが次々にク
リアされて、誤りデータが減少していく。このようなデ
ータの伝送方式は、例えば特開昭58−198935号公報に開
示されている。

CRCCにより、誤りデータの存在するデータブロックに対
してエラーポインタが立てられるが、このCRCCによる誤
り検出能力は、例えば16ビット以下のバーストエラー及
び３ビット以下のランダムエラーに対しては略完全であ
るが、これを越える誤りに対しては誤検出する可能性が
ある。即ち、誤りが存在するデータブロックに対してエ
ラーポインタが立てられないことがある。このような誤
検出に対して何らの補償も行わないと、スクラッチノイ
ズが発生する。またこの誤ったデータを使って訂正処理
が行われたりすると、誤訂正が生じ、誤りデータが益々
拡大することになる。

この問題を解決するために、従来より特開昭60−52964
号公報及び特開昭60−52965号公報に開示される誤り訂
正方法が提案されている。この方法においては、誤り訂
正処理を行う前にＱパリティ又はＰパリティを用いてパ
リティチェックを行うようにしている。

〔発明が解決しようとする問題点〕

上述した従来方法においては、誤り訂正処理の前にパリ
ティチェックを行っているが、パリティチェックは、１
つの系列において誤りが無い場合に、シンドロームがゼ
ロになるか否かをチェックしているので、１つの系列に
対してエラーポインタが１個も無い場合にのみパリティ
チェックが可能となり、エラーポインタが１個でもあれ
ばパリティチェックは不能となる。このパリティチェッ
ク不能の場合は、その系列の読み出しに要した時間は全
くの無駄時間となる。前述したVTRの場合は、１フィー
ルドの間に訂正処理の回数をできるだけ多くして、誤り
データをできるだけ多く訂正することが要求されるの
で、上記のような無駄時間が消費されることは、訂正能
率を著しく阻害することになる。

〔問題点を解決するための手段〕

本発明においては、上述パリティチェックを行うのに際
して、上記エラーポインタの数が１個存在している系列
については上記誤り訂正を行い、上記エラーポインタが
無い系列についてのみパリティチェックを行うようにし
ている。

〔作用〕

パリティチェックを行うときに、訂正処理を行えるもの
については、そのときに訂正してしまうので、前述した
無駄時間が生じることがない。

〔実施例〕

本実施例においては、誤り訂正処理の前に行われるパリ
ティチェックの際に、１つの系列において、エラーポイ
ンタが０個のときにパリティチェックを行い、エラーポ
インタが１個のみのときに、そのエラーポインタに基い
て誤り訂正処理を行うようにしている。このようにする
ことにより、上述した無駄時間を無くすことができる。

第１図は上述した誤り訂正を行うための回路の実施例を
示す。

第１図において、１は全体の動作タイミングを制御する
制御回路、２は各系列に応じたアドレスを生成するアド
レス発生回路、３はデータ及びエラーポインタが書込ま
れるメモリ、４はエラーポインタカウンタで、メモリ３
から読み出される１系列に存在するエラーポインタをカ
ウントすると共に、１系列の読み出しが終了する毎に制
御回路１から与えられる信号によりリセットされる。５
は上記カウンタ４でカウントされた１系列中のエラーポ
インタが１個であることを検出する検出回路、６は上記
エラーポインタがゼロ個であることを検出する検出回
路、８はスイッチ制御回路で、上記検出回路５の検出に
より、スイッチ９をパリティチェック側接点ａに閉ざ
し、上記検出回路６の検出により、スイッチ９を訂正処
理側接点ｂに閉ざす。10はメモリ３から読み出されたデ
ータに対してパリティチェックを行う回路、11は上記デ
ータに対して訂正処理を行う回路である。12は繰り返し
カウンタで、上記132系列の読み出しが終了する毎に制
御回路１から与えられる信号をクロックとしてカウント
する。13は上記カウンタ12のカウント値のデコーダ、14
は上記検出回路６の検出動作を制御する回路で、前述し
たパリティチェックと訂正処理の両方をいつ行うかを上
記カウンタ12に基いて決めるためのものである。15はデ
ータ及びエラーポインタの入力端子である。上記メモリ
３は上記入力端子15及び上記回路10、11からのデータ
を、アドレス発生回路２で生成されたアドレスに基づい
て書込みと読出しとを行う。

第２図は第１図のタイミングチャートを示すもので、１
回目と４回目の訂正処理のときにパリティチェックを一
緒に行う場合を例としている。即ち、１回目と４回目の
132系列読み出し期間に、検出回路６を、検出制御回路1
4によりONと成し、この検出回路６と検出回路５とによ
り、エラーポインタの数が１個かゼロかに応じてスイッ
チ９を切換えることにより、パリティチェックと訂正処
理とを行うようにしている。また他の２、３、５………
…回目の期間は、検出回路６をOFFとすることによりス
イッチ９を接点ｂ側に固定して、Ｐ系列とＱ系列の訂正
を交互に繰返して行うようにしている。

前述したようにＰ系列とＱ系列の訂正を繰り返すことに
より訂正能力が上がるが、一般に繰り返しの初めに近い
程、訂正されるデータ数は多く、訂正が進につれて訂正
されるデータ数は減少していく。即ち、初めの段階では
訂正処理で訂正されるデータの数が多く、このことは初
めの段階では、エラーポインタが１個以上ある系列（パ
リティチェック不能の系列）の中で、エラーポインタが
１個の場合、つまり訂正可能な場合が多いと云うことを
示している。従って、従来のようにパリティチェックを
132系列まとめて行うのではなく、本実施例のように例
えば１回目の訂正処理のついでにパリティチェックも行
うようにすれば、前述した無駄時間が無くなり、訂正時
間を有効に使って、訂正の繰り返し回数を増やすことが
できる。

第３図は１系列内の動作を示すフローチャートである。

第３図において、メモリ３から読み出された１系列のデ
ータからエラーポインタの数をカウントし、エラーポイ
ンタが１個のときは、そのエラーポインタに基いて訂正
処理を行った後、次の系列を読み出す。エラーポインタ
が無い場合はパリティチェックを行う。尚、エラーポイ
ンタが２個以上あるときは、パリティチェックも訂正も
不能となるので、その場合は何もしないで次の系列に進
むように成される。

〔発明の効果〕

パリティチェックを行うときに、エラーポインタが１個
のものについては、直ちに訂正処理が成されるので、メ
モリの読み出し時間が無駄になることがなく。このため
訂正処理の繰り返し回数を増やして、より効率の良い誤
り訂正を行うことができる。

【図面の簡単な説明】

第１図は本発明方法を実施するための回路の実施例を示
すブロック図、第２図は第１図のタイミングチャート、
第３図は第１図のフローチャート、第４図は本発明を適
用し得るデータフォーマットを示す図、第５図はＰ系列
とＱ系列を示す図である。 なお図面に用いた符号において、 ３……メモリ ５……エラー１個検出回路 ６……エラーなし検出回路 ９……スイッチ 10……訂正処理回路 11……パリティチェック回路 である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】パリティチェックとエラーポインタを用い
   た誤り訂正とを行うようにしたデータの誤り訂正方法に
   おいて、 上記パリティチェックを行うのに際して、上記エラーポ
   インタの数が１個存在している系列については上記誤り
   訂正を行い、 上記エラーポインタが無い系列についてのみパリティチ
   ェックを行うようにしたことを特徴とするデータの誤り
   訂正方法。