JPH07107780B2

JPH07107780B2 - デ−タの誤り訂正方法

Info

Publication number: JPH07107780B2
Application number: JP60260668A
Authority: JP
Inventors: 久芳森脇
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-11-20
Filing date: 1985-11-20
Publication date: 1995-11-15
Anticipated expiration: 2010-11-15
Also published as: JPS62120672A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタルオーディオ信号等のディジタルデー
タの誤り訂正方法に関するものであって、さらに詳細に
は、複数の連続するデータワードをそれぞれ含む複数の
連続するデータブロックにまたがる系列に対してパリテ
ィチェックを行った後に誤り訂正処理を行うようにした
データの誤り訂正方法に関するものである。

〔発明の概要〕

本発明は、誤り訂正処理を行う前にパリティチェックを
行い、その結果が正しくない場合には、このパリティチ
ェックを行った系列内の全てのデータと、この系列内の
データが存在している全てのデータブロックとに対し
て、エラーポインタをそれぞれ立てるようにしたことに
より、誤り検出符号の誤検出に基づくデータの訂正漏れ
を充分に軽減するようにしたものである。

〔従来の技術〕

VTRにおいて、ビデオ信号とオーディオ信号の記録再生
を行うのに際し、記録時にオーディオ信号をPCM化して
記録するようにしたVTRが提案されている。このようなV
TRでは、テープをドラムに180°より大きい角度で巻付
けることにより、テープに斜めに形成されるトラックの
所定領域に、ビデオ信号とディジタルオーディオ信号と
を記録するようにしている。その場合、ディジタルオー
ディオ信号は誤り訂正を可能にするために、第６図に示
すようなクロスインタリーブを用いたデータフォーマッ
トで記録される。尚、この第６図はNTSC方式の場合にお
いて、１フィールド毎にメモリマップ上に書込まれるデ
ータを示している。

データは132個のデータブロックに分けられ、各データ
ブロックは、３ビットの同期信号SYNC、８ビットのアド
レス信号、８ビットのＱパリティ、夫々８ビットの４個
のデータワード、８ビットのＰパリティ、夫々８ビット
の４個のデータワード及び16ビットのCRCC（誤り検出符
号）で構成される。上記データワードは、ID₀、ID₁……
…ID₅で表わされるユーザーズワード（コントロールワ
ード）と、L₀R₀、L₁R₁………L₅₂₄R₅₂₄で表わされるＬチ
ャンネル及びＲチャンネルのワードとがある。132個の
データブロックは夫々44個のブロックから成るグループ
に分かれていて、上記ユーザーズワード及びＬ、Ｒチャ
ンネルワードは、順次に各グループに飛び飛びに書込ま
れている。

再生時にデータの誤り訂正を行う場合は、次のようにし
て行われる。

第７図において、白丸及び黒丸はＰ、Ｑパルティ及びデ
ータワードで、夫々８ビットのワードを示す。また12、
14、15等の数字は夫々12ワード分、14ワード分、15ワー
ド分のずれを示す。この第７図において、互いに傾斜の
異なるＱパリティ系列とＰパリティ系列とを定め、Q₀〜
Q₁₃₁及びP₀〜P₁₃₁の各系列について夫々誤り訂正を行
う。この場合、各データブロックには、CRCCにより検出
されたエラーポインタが立てられているので、このエラ
ーポインタに基づいて誤り訂正が行われる。この誤り訂
正をＱ訂正、Ｐ訂正について繰り返し行うことにより、
エラーポインタが次々にクリアされて、誤りデータが減
少していく。このようなデータの伝送方式は、例えば特
開昭58-198935号公報に開示されている。

CRCCにより、誤りデータの存在するデータブロックに対
してエラーポインタが立てられるが、このCRCCにより誤
り検出能力は、例えば16ビット以下のバーストエラー及
び３ビット以下のランダムエラーに対しては略完全であ
るが、これを越える誤りに対しては誤検出する可能性が
ある。即ち、誤りが存在するデータブロックに対してエ
ラーポインタが立てられないことがある。このような誤
検出に対して何らの補償も行わないと、スクラッチノイ
ズが発生する。またこの誤ったデータを使って訂正処理
が行われたりすると、誤訂正が生じ、誤りデータが益々
拡大することになる。

この問題を解決するために、従来より例えば特開昭60-5
2964号及び特開昭60-52965号等においては、誤り訂正処
理を行う前にＱパリティ又はＰパリティを用いてパリテ
ィチェックを行うようにしている。

このパリティチャックは次のようにして行われる。

第４図において、白丸は正しいデータを示し、黒丸はCR
CCで検出されたデータ、即ち、エラーポインタが立って
いるデータを示す。また×印で示すデータは、CRCCで見
逃された誤りデータ、即ち、エラーポインタが立ってい
ないかくれた誤りデータを示す。またＱパリティチェッ
クを点線で示す傾斜で行うものとする。

パリティチェックは、１つの系列において誤りが無い場
合に、シンドロームがゼロになるか否かをチェックして
いるので、第４図のQ₄の系列ではシンドロームがゼロと
なって、データは全て正しいことが判る。またQ₃の系列
はシンドロームがゼロとはならない。この場合は、第５
図のように、このQ₃の系列の全てのデータにエラーポイ
ンタが立てられる。またQ₅の系列はCRCCで誤りとされた
データと見逃された誤りデータとの二つの誤りデータが
存在するためパリティチェックは不可能となる。

このようにして全てのＱ系列について（第６図の場合は
132系列について）パリティチェックを行った後、次に
第５図の黒丸のデータを、Ｐ系列及びＱ系列を用いて、
ポインタイレージャ法により繰り返し訂正して行く。

〔発明が解決しようとする問題点〕

上記第５図のパリティチェックの方法では、図より明ら
かなように、Q₅の系列の×印で示す誤りデータが見逃さ
れることになる。

〔問題点を解決するための手段〕

本発明においては、誤り訂正処理の前にパリティチェッ
クを行うと共に、上記パリティチェックの結果が正しく
ない場合には、このパリティチェックを行った系列内の
全てのデータと、この系列内のデータが存在している全
てのデータブロックとに対して、エラーポインタをそれ
ぞれ立てるようにしている。

〔作用〕

検出漏れデータが見逃される確率がきわめて低くなるの
で、全体として訂正能力が大幅に向上する。

〔実施例〕

本発明は、前述した第４図のデータの誤り訂正を行う場
合に、先ずパリティチェックを行うが、このパリティチ
ェックにより黒丸とされたデータ（第５図のQ₃系列のデ
ータ）を含む全てのデータブロック（縦方向のデータ
列）を、第１図に示すように全て誤りデータとしてエラ
ーポインタを立てるようにしている。そしてこの第１図
のデータに対して、ポインタイレージャ法により誤り訂
正を繰り返していく。この誤り訂正処理の途中で２回
目、３回目……………のパリティチェックを行うように
してもよい。２回目以降のパリティチェックは、既に訂
正処理が行われて誤りデータの数が少なくなっているた
め、パリティチェックが可能となる確率が高いので、第
５図の従来方法に従って、誤検出を見付けた系列（第５
図のQ₃系列）のみエラーポインタを立てる。

本発明方法によれば、新たに追加される誤りとされたデ
ータの数が増えるので、一一見不利のように考えられる
が、（１）、検出漏れデータを見落とす確率が低くなる。

（２）、他の系列により訂正を行うことができる。

（３）、オーディオ信号等の場合は、訂正不能データが
あっても、最終段階でデータの補間が行われる。

等の理由により、全体として訂正能力は向上する。

第２図は上述した本発明方法の動作ルーチンを示す。

第２において、パリティチェックがスタートすると、先
ず、Ｑ系列（又はＰ系列）の一つについてエラーポイン
タの数をカウントし、エラーポインタが無かった場合
は、次にパリティチェックを行う。このパリティチェッ
クでシンドロームがゼロであれば誤りが無いものとして
次の系列に進む。シンドロームがゼロでない場合は、CR
CCにより見逃された誤りデータが存在するので、そのパ
リティチャックが１回目のものであるか否かを調べる。
パリティチェックが１回目である場合は、第１図のよう
にその系列のデータを含む全てのデータブロックに対し
てエラーポインタを立てる。この後ポインタイレージャ
法による訂正処理が行われる。この訂正処理の途中で２
回目以降のパリティチェックが行われる場合は、従来通
りに誤検出のある系列のデータにのみエラーポインタを
立てた後、訂正処理が行われる。

第３図は本発明方法を実施するための回路の実施例を示
す。

第３図において、１は全体の動作タイミングを制御する
制御回路でスイッチ14、15も制御する。２は各系列に応
じたアドレスを生成するCRCCアドレス発生回路、３は訂
正及びパリティチェック用アドレス発生回路、４はデー
タが書込まれるメモリ、５はエラーポインタが書込まれ
るメモリ、６は前述したパリティチェック及び訂正処理
を１回終了する毎に、制御回路１から送られるクロック
をカウントする繰返しカウンタ、７は上記カウンタ６の
カウント値のデコーダ、８はパリティチェックが１回目
であることを検出する回路、９はパリティチェック回
路、10はエラーポインタ数をカウントするカウンタ、11
はエラーポインタがゼロであることを検出する回路、12
は検出漏れの検出回路、13は排他的ORゲート（以下EXOR
と言う）で、正しいデータに対してエラーポインタを立
てるためのものである。尚、このEXOR13はデータが８ビ
ットの場合は、図示せずも８個設けられている。16はス
イッチ、17はエラーポインタ発生回路、18は上記メモリ
５の書き込みパルス発生回路である。上記メモリ４、５
には、入力端子19、20から入力されるデータ及びエラー
ポインタが書込まれている。

次に上記構成による動作について説明する。

通常のパリティチェックを行う場合は、スイッチ16は接
点ａ側に閉ざされている。先ず、制御回路１及びアドレ
ス発生回路３によって、メモリ４の１系列のデータを読
出してパリティチェック回路９に加えると共に、メモリ
５のエラーポインタを読出して、その数をカウンタ10で
カウントする。検出回路11によりエラーポインタの数が
１個以上あることが検出されたときは、次の系列に進
む。エラーポインタが無かった場合は、パリティチェッ
クの結果を検出回路12で調べ、シンドロームがゼロであ
れば、検出漏れ無しとして次の系列に進む。シンドロー
ムがゼロでない場合は、検出漏れ検出信号を出力し、こ
れによってメモリ５の該当するデータに対してエラーポ
インタを立てる。

パリティチェックが１回目の場合は、検出回路８によっ
てスイッチ16が接点ｂ側に切換えられることにより、検
出漏れの生じた系列のデータを含む全てのデータブロッ
クに対してエラーポインタが書込まれる。この場合、そ
の系列のアドレスはアドレス発生回路２において発生さ
れる。

〔発明の効果〕

本発明は、誤り訂正処理を行う前に入力データに対して
行ったパリティチェックの結果が正しくない場合には、
このパリティチェックを行った系列内の全てのデータ
と、この系列内のデータが存在している全てのデータブ
ロックとに対して、エラーポインタをそれぞれ立てるよ
うにしたので、１回目のパリティチェックにおける検出
漏れによる誤りデータを充分に軽減することができ、こ
のために、全体のデータの訂正能力を大幅に向上させる
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すデータの配列図、第２図
は本発明方法のフローチャート、第３図は本発明方法を
実施するための回路の実施例を示すブロック図、第４図
は従来及び本発明により訂正されるデータの誤り状態の
一例を示すデータの配列図、第５図は従来方法を示すデ
ータの配列図、第６図は本発明を適用し得るデータフォ
ーマットを示す図、第７図はＰ系列とＱ系列を示す図で
ある。なお図面に用いた符号において、４……データメモリ５……エラーポインタ９……パリティチェック回路 12……検出漏れ検出回路 17……エラーポインタ発生回路である。

Claims

【特許請求の範囲】

【請求項１】複数の連続するデータワードをそれぞれ含
む複数の連続するデータブロックにまたがる系列に対し
てパリティチェックを行った後に誤り訂正処理を行うよ
うにしたデータの誤り訂正方法において、上記パリティチェックの結果が正しくない場合には、こ
のパリティチェックを行った系列内の全てのデータと、
この系列内のデータが存在している全てのデータブロッ
クとに対して、エラーポインタをそれぞれ立てるように
したことを特徴とするデータの誤り訂正方法。