JPH0756736B2 - エラ−訂正符号の復号装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル記録／再生装置，ディジタルデ
ィスク等に使用されるエラー訂正符号の復号装置に関す
る。

〔発明の概要〕

この発明は、CRCコード等のエラー検出符号により形成
されたポインタを使用し、ポインタイレージャ法により
エラー訂正を行うエラー訂正符号の復号装置において、
データが記憶される第１のメモリにデータを取り込む前
に、この第１のメモリに全ビットが‘0'のデータを書き
込むことにより、訂正処理時の訂正時間の短縮化及び訂
正のためのハードウェアを簡略化するようにしたもので
ある。

〔従来の技術〕

ディジタルオーディオ信号を記録／再生するディジタル
記録／再生装置において、オーディオデータの２次元配
列の斜め方向の相異なる方向に２個の単純パリティ系列
（Ｐ系列及びＱ系列と夫々称する。）を形成すると共
に、この２次元配列の縦方向にエラー検出符号としての
CRCコードの符号化を行うクロスインターリーブ符号が
知られている。このエラー訂正符号の復号は、最初にCR
Cコードを用いたエラー検出を行い、エラーの有無を示
すポインタを形成し、このポインタ情報を用いてＰ系列
に関する復号とＱ系列に関する復号とを交互に行うポイ
ンタイレージャの復号が行われている。

即ち、Ｐ系列及びＱ系列の各系列で１個のシンボルがエ
ラーの場合のみ訂正を行い、訂正されたシンボルに関し
てのポインタがクリアされる。このように、ポインタイ
レージャ法では、ポインタの正確さが重要となるため、
従来では、再生データを取り込む前にメモリのポインタ
領域を全てエラー状態にセットしておき、CRCコードの
復号の結果、正しいとされたシンボルのみに関してポイ
ンタをクリアする方式が採用されている。

例えばＰ系列の１個がW0〜W7の８個のシンボルとパリテ
ィシンボルＰとにより形成されている場合、単純パリテ
ィ符号のパリティシンボルＰは、次式を満足するように
発生される。

W0W1W2W3W4W5W6Ｐ＝０ （但し、は、mod.2の加算を意味し、具体的には、エ
クスクルーシブORゲートにより実現される。）再生デー
タ中のこの系列の例えばW3がエラーになると、即ち＝
W3＋Ｅ（但し、E:エラーパターン）になると、W3に関す
るポインタのみセットされ、系列中の残りのシンボルの
ポインタがクリアされ、次式によりシンドロームＳが計
算される。

Ｓ＝W0W1W2３W4W5W6W7Ｐ＝Ｅ 従って、エラー訂正は、（３Ｓ＝W3）の演算によっ
てなされる。このように、従来の単純パリティ符号の訂
正ルーチンでは、受信データの系列ごとに、シンドロー
ムＳを求め、このシンドロームＳとエラーシンボルとを
加算（mod.2）するようにしていた。

〔発明が解決しようとする問題点〕

従来の復号装置は、単純パリティ符号がエラー訂正でき
る１誤り訂正の場合、シンドロームを計算することによ
り、エラーパターンＥを計算し、このエラーパターンＥ
をポインタで示されているエラーワードに加算（mod.
2）するようにしていた。

この発明の目的は、シンドロームの計算ステップと、エ
ラーシンボルにシンドロームを加算（mod.2）するステ
ップとの２個のステップを１個のステップとすることが
でき、従って、訂正時間の短縮化或いはハードウェアの
規模を小さくすることができるエラー訂正符号の復号装
置を提供することにある。

この発明に依れば、訂正時間を短縮化できるので、Ｐ系
列に関する復号と、Ｑ系列に関する復号とを交互に行う
クロスインターリーブ符号の場合に、所定の時間内の復
号回数を増加することができ、エラー訂正能力を向上さ
せることができる。

〔問題点を解決するための手段〕

この発明は、複数のデータシンボルとパリティシンボル
のmod.2の加算結果が０となる、単純パリテイ符号によ
り符号化されたデータシンボルおよびパリティシンボル
を記憶する第１のメモリと、 データシンボルおよびパリティシンボルのエラーの有無
を示すポインタを記憶する第２のメモリと、 第１のメモリにデータシンボルおよびパリティシンボル
を書き込む前に、それらが書き込まれる全アドレスに対
して、第１のメモリに全ビットが‘0'のシンボルを書き
込み、データシンボルおよびパリティシンボルを書き込
む時には、エラーがないデータのみを第１のメモリに書
き込むように制御する第１のメモリのメモリ制御手段
と、 第２のメモリにデータシンボルおよびパリティシンボル
のポインタを書き込む前に、それらのポインタが書き込
まれる全アドレスに対して、エラーが有ることを示すポ
インタを書き込み、第１のメモリにエラーのないデータ
シンボルおよびパリティシンボルが書き込まれるのと同
時に該データに対応するポインタをクリアするように制
御する第２のメモリのメモリ制御手段と、 エラーのポインタを計数するカウンタと、 複数のデータシンボルとパリティシンボルに関するエラ
ーポインタの数が１つの時に、第１のメモリに記憶され
ているエラーのないデータをmod.2の加算により演算
し、加算結果をエラーポインタに対応する第１メモリの
アドレスに書き込むようにしたことを特徴とするエラー
訂正符号の復号装置である。

〔作用〕

この発明に依れば、データを記憶する第１のメモリ10,1
1に再生データを取り込む場合、その前の空いている時
間に、第１のメモリ10,11に全ビットが‘0'のデータを
書き込んでおく。そして、CRCコード等のエラー検出に
よって、正しいと判断された再生データのみを第１のメ
モリ10,11に書き込み、書き込まれた再生データと対応
するポインタをクリアする。この状態で、エラー訂正を
行うと、ポインタで識別される１個のエラーシンボルを
訂正するのに、求められたシンドローム自体が訂正後の
正しいシンボルとなり、エラー訂正ルーチンのステップ
数を減少できる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この実施例の説明は、以下の順序に従ってなされ
る。

a.全体の構成 b.エラー訂正符号の説明 c.復号処理の動作 d.エラー訂正回路15の説明 この一実施例は、回転ヘッドにより、磁気テープに時間
軸圧縮されたディジタルオーディオ信号を記録するもの
である。時間軸圧縮は、磁気テープの１本のトラックに
１フィールドのカラービデオ信号及び１フィールド分の
ディジタルオーディオ信号を分割して記録するための処
理である。

a.全体の構成 第１図において、１は、回転ヘッドの構成の磁気ヘッド
を示し、磁気ヘッド１の再生信号は、回転トランス（図
示せず）及び再生アンプ２を介してCRCチェック回路３
に供給される。CRCチェック回路３では、CRCコードによ
るエラー検出が行われる。CRCチェック回路３から出力
される再生データがスイッチ回路６及び７の夫々の端子
ａに供給される。この再生データの伝送路をデータバス
４と呼ぶ。

CRCチェック回路３でのCRCブロックごとのエラー検出に
よ、１ビットのポインタが形成される。再生データの各
ワードと同期してCRCチェック回路３から出力されるポ
インタがスイッチ回路８及び９の夫々の端子ａに供給さ
れる。このポインタの伝送路をポインタバスと呼ぶ。

スイッチ回路６及び７には、夫々データRAM10及び11が
接続されている。スイッチ回路８呼び９には、夫々ポイ
ンタRAM12及び13が接続されている。スイッチ回路６及
び７の夫々の端子ａに供給された再生データがデータRA
M10及び11に書き込まれる。スイッチ回路８及び９の夫
々の端子ａに供給されたポインタがポインタRAM12及び1
3に書き込まれる。データRAM10及び11から読み出された
再生データがスイッチ回路６及び７の夫々の端子ｂに取
り出される。データRAM12及び13から読み出されたポイ
ンタがスイッチ回路８及び９の夫々の端子ｂに取り出さ
れる。

データRAM10,11及びポインタRAM12,13に関連してメモリ
制御回路14が設けられている。メモリ制御回路14は、こ
れらのRAMのアドレスの生成，これらのRAMのリード／ラ
イトのタイミング等の制御を行う。メモリ制御回路14の
制御のもとで、データRAM10,11及びポインタRAM12,13に
おいて、時間軸変動分の除去及び時間軸伸長がなされ
る。

データバス４及びポインタバス５の夫々とエラー訂正回
路15が接続されている。このエラー訂正回路15は、後述
のように、データRAM10,11及びポインタRAM12,13の初期
化，符号の１系列ごとのエラー訂正可能かどうかの判
断，エラーワードの訂正，ポインタのクリア等の処理を
行う。

エラー訂正の処理がなされたデータがデータRAM10又は1
1から読み出され、スイッチ回路６又は７の端子ｂを介
してディジタル処理回路16に供給される。ポインタRAM1
2又は13から読み出されたポインタがスイッチ回路８又
は９の端子ｂを介してディジタル処理回路16に供給され
る。ディジタル処理回路16は、エラー訂正できないワー
ドに関する処理を行う。例えばエラーワードの前後の夫
々に位置するワードが正しいときには、この２ワードの
平均値でエラーワードが補間され、また、前に位置する
ワードのみが正しいときには、この前に位置するワード
でエラーワードが補間され、更に、前後の何れにも正し
いワードが無いときには、ミューティングが行われる。
ディジタル処理回路16の出力データがD/Aコンバータ17
に供給され、出力端子18に再生オーディオ信号が取り出
される。

b.エラー訂正符号の説明 この一実施例のエラー訂正符号について、第２図を参照
して説明する。第２図における縦方向の各列が８ワード
のディジタルオーディオデータと２ワードのパリティワ
ードとの計10ワードからなるCRCブロックを構成し、こ
のCRCブロック毎にCRC符号化がなされ、CRCコードが付
加されている。CRCブロックがｍ個並べられて、１符号
ブロックが構成される。１符号ブロックには、例えば１
フィールド分のディジタルオーディオ信号が含まれてい
る。

１符号ブロック内で完結するクロスインターリーブが施
され、２個の単純パリティの符号系列P,Qが形成され
る。一方のＰ系列は、第２図おいて実線で示すように、
所定数ブロック毎の相異なるCRCブロックに含まれる８
ワードのオーディオデータとパリティワードＰとにより
構成される。他方のＱ系列は、第２図において破線で示
すように、所定数ブロック毎の相異なるCRCブロックに
含まれる８ワードのオーディオデータとパリティワード
P,Qとにより構成される。１符号ブロックに含まれるオ
ーティオデータの各ワードは、Ｐ系列及びＱ系列の両者
に属し、このＰ系列及びＱ系列は、各ワードに関して互
いに異なるようにされている。磁気テープに記録される
時には、CRCブロック毎にブロック同時信号及びブロッ
クアドレスが付加される。

上述のエラー訂正符号の復号は、CRCブロック毎にエラ
ー検出を行うことにより、ポインタを形成し、このポイ
ンタ情報を用いて、各Ｐ系列の復号を行い、次に、各Ｑ
系列の復号を行い、更に各Ｐ系列の復号及び各Ｑ系列の
復号を交互に行う。この復号の回数を多くすると、訂正
することができるエラーワード数が増加する。

c.復号処理の動作 第４図は、カラービデオ信号の１フィールドを時間的な
区切りとしてなされる復号動作を示す。第４図における
a,b,c,dの各区間では、下記の動作がなされる。

ａの区間：データRAM10又は11のオールクリアとポイン
タRAM12又は13のオールセット ｂの区間：再生データのデータRAM10又は11への取り込
みとCRCチェックとCRCチェックに基づくポインタクリア ｃの区間：クロスインターリーブ符号による訂正 ｄの区間:RAM10,11,12又は13からディジタル処理回路16
へのデータ転送 また、第４図において、斜線を施した区間は、時間軸変
動分を考慮した時間マージンを示す。

この第４図を参照してこの一実施例の動作について詳述
する。第４図Ａは、データRAM10及びポインタRAM12によ
りなされる復号動作を表し、第４図Ｂは、データRAM11
及びポインタRAM13によりなされる復号動作を表してい
る。第４図におけるF1で示すフィールドでは、第１図に
示すように、スイッチ回路６及び８が端子ａ側を選択
し、スイッチ回路７及び９が端子ｂ側を選択している。
第４図Ａ中の最初のａの区間において、メモリ制御回路
14とエラー訂正回路15によって、データRAM10の１符号
ブロックの全アドレスに全てのビットが‘0'のデータが
書き込まれると共に、メモリ制御回路14とエラー訂正回
路15によって、ポインタRAM12の１符号ブロックの全ア
ドレスにポインタをセットする（全ポインタを‘1'とす
る）。

第４図Ａのｂの区間では、磁気ヘッド１によって、磁気
テープからデータが再生され、CRCチェック回路３によ
り、エラー検出がなされる。データバス４及びスイッチ
回路６を介して、エラーが無いデータのみがデータRAM1
0に書き込まれる。これと共に、エラーが無いデータと
対応するポインタがクリアされる（‘0'にされる）。ｂ
の区間で、１符号ブロックのディジタルオーディオ信号
及びポインタがテータRAM10及びポインタRAM12に書き込
まれる。

データの取り込みが終了して次のｃの区間では、データ
RAM10及びポインタRAM12がアクセスされ、エラー訂正回
路15によってエラー訂正がなされる。エラー訂正がされ
たディジタルオーディオ信号及びポインタは、次のフィ
ールドF2のｄの区間でディジタル処理回路16に出力され
る。フィールドF1では、第４図Ｂに示すように、データ
RAM11及びポインタRAM13から読み出されたエラー訂正後
のディジタルオーティオ信号及びポインタがディジタル
処理回路16に出力される。

d.エラー訂正回路15の説明 第３図は、エラー訂正回路15の一例の構成を示す。第３
図において、エクスクルーシブORゲート（以下、EX−OR
ゲートと称する）21とラッチ22とバスコントローラ23と
は、シンドロームを生成するために設けられている。バ
スコントローラ23は、データバス４とラッチ22との間に
設けられている。ラッチ22の出力とデータバス４を介さ
れたワードとがEX−ORゲート21に供給され、EX−ORゲー
ト21の出力がラッチ22に供給される。

ポインタバス５には、バスコントローラ24,エラーカウ
ンタ26,エラーアドレスラッチ28が接続されている。バ
スコントローラ24は、RSフリップフロップ25の出力端子
とポインタバス５との間に挿入されている。このバスコ
ントローラ24によって、RSフリップフロップ25の出力が
ポインタバス25に出力されるかどうかが制御される。エ
ラーカウンタ26は、各系列毎に‘1'のポインタを計数す
ることにより、１個のＰ系列又は１個のＱ系列中のエラ
ーの数を調べる。エラーカウンタ26の出力が訂正判断回
路27に供給される。１個の系列中のエラーワードの数が
１個の時にのみ、エラー訂正が可能と判断される。

エラーアドレスラッチ28には、マルチプレクサ30の出力
が供給される。マルチプレクサ30には、エラーアドレス
ラッチ28にラッチされているエラーアドレス及びアドレ
ス発生回路29（メモリ制御回路14の一部である。）から
のアドレスが供給される。マルチプレクサ30の出力がエ
ラー訂正動作を行っている側のデータRAM及びポインタR
AMに供給される。

更に、ラッチ22及びエラーカウンタ26にクリア信号を供
給すると共に、RSフリップフロップ25のセット及びリセ
ットを制御するタイミング制御回路31が設けられてい
る。このタイミング制御回路31は、第４図におけるa,b,
cの各区間でクリア信号及びセット／リセット信号を発
生する。

第４図中のａの区間では、ラッチ22がクリアされると共
に、RSフリップフロップ25がセットされる。パスコント
ローラ23によって、ラッチ22の全ビット‘0'のデータが
データバス４に出力される。バスコントローラ24によっ
て、RSフリップフロップ25から‘1'のポインタがポイン
タバス５に出力される。マルチプレクサ30は、アドレス
発生回路29からのアドレスを選択し、データRAM10又は1
1に全ビット‘0'のデータが書き込まれると共に、ポイ
ンタRAM12又は13に‘1'のポインタがセットされる。

ｂの区間では、再生データのうちで、ポインタが‘0'の
データのみがデータRAM10,11に書き込まれる。これと共
に、CRCチェック回路３からのポインタによって、バス
コントローラ24が動作し、ポインタが‘0'の時に、バス
コントローラ24を介してRSフリップフロップ25からの
‘0'のポインタがポインタRAM12,13に供給される。

ｃの区間では、バスコントローラ23及び24がオフとな
り、データRAMから読み出された再生データがEX−ORゲ
ート21に供給され、ポインタRAMから読み出されたポイ
ンタがエラーカウンタ26及びエラーアドレスラッチ28に
供給される。この場合、Ｐ系列及びＱ系列の夫々の１系
列毎にラッチ22及びエラーカウンタ26がクリアされる。
EX−ORゲート21とラッチ22によりシンドロームが生成さ
れる。エラーカウンタ26は、‘1'のポインタ毎にカウン
トアップされ、１系列の計数値が訂正判断回路27に供給
される。エラーアドレスラッチ28には、‘1'のポインタ
と対応する１個のエラーアドレスがラッチされる。

訂正判断回路27において、訂正可能と判断される場合に
は、訂正判断回路27から書き込み指令が発生すると共
に、バスコントローラ23及び24がオンとなり、マルチプ
レクサ30がラッチされているエラーアドレスを選択す
る。従って、ラッチ22からの正しいデータがエラーワー
ドと置き代わり、対応するポインタが‘0'とされる。訂
正不可能な場合には、訂正判断回路27から書き込み指令
が発生しない。

第５図は、例えば１個のＰ系列の訂正ルーチンの順序を
示す。第５図に示すように、例えばデータRAM10から１
個のＰ系列を形成するワードW0〜W7及びＰが順次、読み
出されると共に、これらのワードのポインタがポインタ
RAM12から順次、読み出される。読み出されたデータ及
びポインタがデータバス４及びポインタバス５を夫々介
してエラー訂正回路15に供給される。

エラー訂正回路15では、上述のようなシンドロームの生
成とエラー数の計数が行われる。例えばワードW3がエラ
ーワードの場合には、パリティワードＰを読み終わった
直後に、正しいワードW3がデータRAM10に書き込まれ、
対応するポインタがクリアされる。

なお、データRAM及びポインタRAMは、別個のハードウェ
アとする必要はなく、１個のRAMのメモリ領域を分割す
ることにより構成できる。

また、この発明は、データの２次元配列の縦方向及び横
方向の夫々にパリティ符号系列を形成する積符号に対し
ても適用することができる。

〔発明の効果〕

この発明に依れば、従来の復号装置のように、シンドロ
ームを計算し、次にエラーデータとシンドロームとを加
算することによってエラー訂正するのと異なり、シンド
ローム計算が終了した直後に正しいデータを生成でき
る。従って、この発明に依れば、エラー訂正動作に必要
な時間を短縮化できる。また、シンドロームとエラーデ
ータとの加算のためのEX−ORゲートが不要となり、ハー
ドウェアを簡略化できる。

この発明は、クロスインターリーブ符号及び積符号のよ
うに、復号回数を多くして、エラー訂正できる場合を増
大させるエラー訂正符号に適用して好適である。前述の
一実施例の第４図におけるｃの区間は、ディジタルオー
ディオ信号が再生されてから出力端子18に取り出される
迄の遅れを小さくするために、なるべく短い方が好まし
い。しかし、ｃの区間は、エラー訂正がなされる区間で
あるため、Ｐ系列の復号とＱ系列の復号との夫々の回数
を増大させると長くなる。この発明に依れば、Ｐ系列又
はＱ系列の１回の復号に要する時間が短いので、遅れの
短縮化及びエラー訂正できる割合の増加の両者を満足す
ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明を適用できるエラー訂正符号の説明に用いる略線
図、第３図はこの発明の一実施例におけるエラー訂正回
路のブロック図、第４図及び第５図はこの発明の一実施
例の動作説明に用いる略線図である。 図面における主要な符号の説明 1:磁気ヘッド,3:CRCチェック回路,10,11:データRAM,12,
13:ポインタRAM,15:エラー訂正回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のデータシンボルとパリティシンボル
   のmod.2の加算結果が０となる、単純パリテイ符号によ
   り符号化された上記データシンボルおよび上記パリティ
   シンボルを記憶する第１のメモリと、 上記データシンボルおよび上記パリティシンボルのエラ
   ーの有無を示すポインタを記憶する第２のメモリと、 上記第１のメモリに上記データシンボルおよび上記パリ
   ティシンボルを書き込む前に、それらが書き込まれる全
   アドレスに対して、上記第１のメモリに全ビットが‘0'
   のシンボルを書き込み、上記データシンボルおよび上記
   パリティシンボルを書き込む時には、エラーがないデー
   タのみを上記第１のメモリに書き込むように制御する第
   １のメモリのメモリ制御手段と、 上記第２のメモリに上記データシンボルおよび上記パリ
   ティシンボルのポインタを書き込む前に、それらのポイ
   ンタが書き込まれる全アドレスに対して、エラーが有る
   ことを示すポインタを書き込み、上記第１のメモリにエ
   ラーのない上記データシンボルおよび上記パリティシン
   ボルが書き込まれるのと同時に該データに対応するポイ
   ンタをクリアするように制御する第２のメモリのメモリ
   制御手段と、 エラーのポインタを計数するカウンタと、 上記複数のデータシンボルとパリティシンボルに関する
   エラーポインタの数が１つの時に、上記第１のメモリに
   記憶されている上記複数のデータシンボルとパリティシ
   ンボルをmod.2の加算により演算し、加算結果を上記エ
   ラーポインタに対応する上記第１のメモリのアドレスに
   書き込むようにしたことを特徴とするエラー訂正符号の
   復号装置。