JPH056631A - 符号誤り訂正装置 - Google Patents

Abstract

(57)【要約】 【目的】小容量のメモリを用いて、同一の積符号ブロッ
クを複数回伝送または再生する場合の誤り訂正能力およ
びデータの信頼性の向上が可能な、誤り訂正装置および
その制御方式を提供する。 【構成】複数回再生される積符号ブロックに対し、誤り
のない内符号ブロックのみをメモリ（５）の所定のアド
レスに書き込み、また同時に、同アドレスにすでに書き
込まれているデータおよびエラーフラグより内符号復号
での誤検出および誤訂正を検出しエラーフラグを立て
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同一のデータブロック
を複数回伝送または記録再生するディジタル信号処理系
に係り、特に、誤り訂正回路における誤訂正を防止し、
再生データの信頼性を向上するために好適な符号誤り訂
正装置に関する。

【０００２】

【従来の技術】同一のディジタルデータを複数回伝送ま
たは記録再生する場合の、誤り訂正能力を向上する方法
として、特開昭６３−３１７９９０号公報に記載のよう
に、符号を積符号構成とし、再生に際し内符号の復号後
に外符号の復号を行なうに当たり、これら複数回再生さ
れた内符号により誤り検出あるいは訂正されたデータか
ら、その都度できる限り符号誤りのない方を選択して訂
正能力を向上するようになっていた。また、この方式で
は内符号で誤検出または誤訂正が生じた場合でも、複数
回再生されたデータを比較することにより誤りを検出で
きるようになっており、データの信頼性を向上できるよ
うになっていた。

【０００３】

【発明が解決しようとする課題】上記従来技術は、複数
回再生された積符号構成のデータブロックをそれぞれメ
モリに蓄積した後、各メモリから同時にデータおよびエ
ラーフラグを読み出し、これらを比較することによりで
きる限り内符号による訂正不能誤りのないデータを選択
して外符号の復号を行ない、更に、データを比較するこ
とにより、エラー誤検出のチェックを行なうが、復号に
必要なメモリ容量の点について配慮がなされておらず、
積符号構成のブロックサイズが大きい場合や同一ブロッ
クの記録再生回数が多い場合、大容量のメモリが多数必
要になるという問題があった。本発明の目的は、上記従
来技術の欠点をなくし、メモリ容量の増大無しに、同一
データを複数回伝送または記録再正する場合の誤り訂正
能力の向上およびエラー誤検出の防止が可能な符号誤り
訂正装置およびその制御方式を提供することにある。

【０００４】

【課題を解決するための手段】同一の積符号ブロックを
複数回伝送または記録再生する場合の再生信号処理にお
いて、１回目に再生された符号ブロックのうち、少なく
とも内符号復号で誤りが検出されなかったブロックまた
は誤りが全て訂正されたブロックのデータおよびエラー
フラグをメモリの所定のアドレスに記憶する。次に、２
回目以降に再生された符号ブロックに対しては、内符号
復号で誤りが検出されなかったブロックまたは誤りが全
て訂正されたブロックのデータおよびエラーフラグのみ
を同一のメモリの所定のアドレスに記憶する。また、こ
の時、データおよびエラーフラグが書き込まれるべきア
ドレスに既に書き込まれているデータおよびエラーフラ
グを予め読み出し、書き込みデータおよびエラーフラグ
と比較する。比較の結果、両データに誤りがなく、且つ
データが異なっている場合、エラーフラグを誤りを示す
状態に変換して該アドレスに再書き込みする。これによ
り、メモリには内符号復号で誤りが検出されなかったデ
ータまたは誤りが訂正されたデータのみが書き込まれ、
さらにエラーの誤検出が生じた場合にもその検出が可能
になるため、再生される積符号の１ブロック分の容量の
メモリにより誤り訂正能力および再生データの信頼性を
向上することができ、上記目的が達成される。

【０００５】

【作用】同一の積符号ブロックが複数回伝送される場合
の再生に際して、１回目に再生された符号ブロックに対
しては、少なくとも内符号復号で誤りが検出されなかっ
たデータまたは誤りが訂正されたデータとそれに対応す
るエラーフラグをメモリの所定のアドレスに記憶する。
２回目以降に再生される符号ブロックに対しては、内符
号復号で誤りが検出されなかったデータまたは誤りが訂
正されたデータとそれに対応するエラーフラグのみを上
記メモリと同一のメモリの所定のアドレスに記憶する。
ここで、２回目以降のデータおよびエラーフラグをメモ
リに書き込むときに、そのデータとエラーフラグが書き
込まれるべきアドレスに既に１回目に書き込まれたデー
タとエラーフラグを予め読み出しておき、それぞれの比
較を行なう。今、比較した結果、どちらのデータにも誤
りがなく、データが一致している場合、２回目以降に再
生されたデータとエラーフラグをそのままメモリに記憶
する。また、比較した結果、どちらのデータにも誤りが
ないがデータが異なっている場合は、いずれかのデータ
にエラーの誤検出が生じたことを示しているので、書き
込みエラーフラグを誤りありを示す状態に変換して、メ
モリの所定のアドレスに記憶する。その後、メモリから
データおよびエラーフラグを読み出して、外符号復号を
行なう時には、内符号復号で誤りが検出されなかったデ
ータまたは誤りが訂正されたデータが集められており、
更に、エラーの誤検出が生じたデータにはエラーフラグ
が付加されているため、訂正能力が向上すると共に、再
生データの信頼性を高めることができる。

【０００６】

【実施例】以下、本発明による符号誤り訂正装置を、デ
ィジタル記録方式のＶＴＲである、いわゆるＤ２方式Ｖ
ＴＲの音声信号再生系に適用した場合の実施例を説明す
る。

【０００７】図１は、本実施例の構成を示すブロック図
である。図１において、１は磁気テープ、２は回転シリ
ンダ上に取り付けられた再生ヘッド、３は復調回路、４
は内符号の復号を行なう誤り訂正回路１、５は誤り訂正
回路１（４）の出力データを記憶するメモリ、６は誤り
訂正回路１（４）の出力データの誤りの状態を示すエラ
ーフラグを記憶するエラーフラグメモリ、７はメモリ
（５）およびエラーフラグメモリ（６）の書き込み、読
み出しを制御するメモリ制御回路、８はメモリ（５）の
書き込みデータと読み出しデータとの比較を行なう一致
検出回路、９はエラーフラグメモリ（６）の書き込みエ
ラーフラグを制御するエラーフラグ制御回路、１０は外
符号の復号を行なう誤り訂正回路２である。

【０００８】Ｄ２フォーマットのディジタルＶＴＲの音
声信号は、４チャンネルの音声信号の各チャンネルごと
に１シンボル８ビットのリードソロモン符号により積符
号の形に符号化され、ヘリカルトラックの両端に２度ず
つ記録されている。このように、各音声チャンネルのデ
ータを２重に記録することにより、符号誤りに対する保
護が強化されている。

【０００９】リードソロモン符号により積符号化され、
磁気テープ（１）上に２重に記録された音声信号は、再
生ヘッド（２）によりまず１回目の積符号ブロックが内
符号のデータ順に再生され、復調回路（３）に入力され
る。復調回路（３）は、記録時に行なわれた変調に対す
る復調を行なうと共に、信号処理のタイミング基準とな
る同期信号を検出し、内符号ブロック単位での誤り訂正
を行なうために、復調データを誤り訂正回路１（４）へ
送る。誤り訂正回路１（４）は、逐次入力される内符号
ブロックに対して内符号復号による誤りの検出及び訂正
を行う。内符号復号の結果、その内符号ブロック内に誤
りが検出されなかった場合、または誤りが全て訂正され
た場合は、誤りがない状態を示すエラーフラグ（Ｌｏｗ
レベル）を付加して、データ及びエラーフラグを出力す
る。一方、復号の結果、内符号ブロック内の誤りが訂正
できなかった場合は、誤りがある状態を示すエラーフラ
グ（Ｈｉｇｈレベル）を付加して、データ及びエラーフ
ラグを出力する。誤り訂正回路１（４）の出力データ及
びエラーフラグは、メモリ（５）、メモリ制御回路
（７）およびエラーフラグ制御回路（９）へ入力され
る。Ｄ２フォーマットのディジタル音声では、各内符号
ブロックごとに積符号ブロック内での位置情報を示すＩ
Ｄデータが付加されており、メモリ制御回路（７）は、
このＩＤデータに従いデータ及びエラーフラグに対して
所定のメモリ書き込みアドレスを発生すると共にメモリ
への書き込みパルスを出力する。また、ＩＤデータが付
加されていないシステムの場合は、再生される内符号ブ
ロックの順番に従いメモリの書き込みアドレスを発生す
れば良い。１回目に再生される積符号ブロックに対して
は、エラーフラグ制御回路（９）は誤り訂正回路（４）
の出力エラーフラグをそのままエラーフラグメモリへ入
力する。メモリ制御回路（７）は、誤りのない内符号ブ
ロックに対しては常にメモリへの書き込みパルスを出力
するが、誤りのある内符号ブロックに対してはデータと
共にＨｉｇｈレベルのエラーフラグをメモリに書き込ん
でも良いし、あるいは、データの書き込みに先立ちエラ
ーフラグが全てＨｉｇｈレベルにセットされるような構
成であれば、誤りのある内符号ブロックはメモリに書き
込まないようになっていても差し支えはない。

【００１０】次に、磁気テープ（１）上に記録された２
回目の積符号ブロックが再生ヘッド（２）により再生さ
れ、復調回路（３）へ入力される。復調回路（３）で
は、１回目の積符号ブロックの場合と同様に、データの
復調および同期信号の検出を行ない誤り訂正回路１
（４）へ送る。誤り訂正回路１（４）では、逐次入力さ
れる内符号ブロックに対して内符号復号による誤りの検
出および訂正を行なう。内符号復号の結果、その内符号
ブロック内に誤りが検出されなかった場合、または誤り
が全て訂正された場合は、誤りがない状態を示すエラー
フラグ（Ｌｏｗレベル）を付加してデータおよびエラー
フラグを出力する。一方、復号の結果、内符号ブロック
内の誤りが訂正できなかった場合は、誤りがある状態を
示すエラーフラグ（Ｈｉｇｈレベル）を付加してデータ
およびエラーフラグを出力する。誤り訂正回路１（４）
の出力データおよびエラーフラグは、メモリ（５）、メ
モリ制御回路（７）、一致検出回路（８）およびエラー
フラグ制御回路（９）へ入力される。メモリ制御回路
（７）は、内符号ブロックごとに付加されているＩＤデ
ータに従いメモリの書き込みアドレスを発生すると共
に、誤りがない内符号ブロックに対してのみメモリへの
書き込みパルスを出力する。この結果、メモリ（５）に
は、１回目と２回目の積符号ブロック再生を通じて誤り
のない内符号ブロックのみが集められて書き込まれたこ
とになる。

【００１１】一致検出回路（８）は、メモリへのデータ
書き込みに先立ち、書き込みアドレスが確定してから書
き込みパルスがメモリに入力されるまでに、そのアドレ
スに既に書き込まれているデータ、すなわち１回目の積
符号ブロックの再生時に書き込まれたデータを読み出
し、２回目の積符号再生で書き込むデータと比較し、両
データが一致しているか否かを判定する。

【００１２】エラーフラグ制御回路（９）は、入力エラ
ーフラグ、エラーフラグメモリ（６）からの読み出しエ
ラーフラグおよび一致検出回路（８）の判定結果に応じ
てエラーフラグメモリへの書き込みエラーフラグを制御
する。まず、一致検出回路（８）と同様に、エラーフラ
グの書き込みに先立ち、書き込みアドレスが確定してか
ら書き込みパルスが入力されるまでに、そのアドレスに
既に書き込まれているエラーフラグ、すなわち１回目の
積符号ブロックの誤りの状態を示すエラーフラグを読み
出す。次に、上記読み出しエラーフラグ、入力エラーフ
ラグおよび一致検出回路（８）の判定結果の３者の関係
に応じて、書き込みエラーフラグを制御する。今、誤り
訂正回路１（４）において、内符号復号時にエラーの誤
検出または誤訂正が生じた場合を考える。この場合、内
符号ブロックのデータ中に誤りが含まれているにもかか
わらず、Ｌｏｗレベルのエラーフラグが付加されるた
め、メモリへの書き込みパルスが出力される。一致検出
回路（８）は、メモリへの書き込みデータと、そのデー
タが書き込まれるべきアドレスに既に書き込まれている
データとを比較するが、内符号復号でエラーの誤検出或
いは誤訂正が生じたため、両データは一致しない。エラ
ーフラグ制御回路（９）は、入力エラーフラグがＬｏｗ
レベル（誤りがない状態を示す）で、読み出しエラーフ
ラグもＬｏｗレベル、且つ一致検出回路（８）の判定結
果がデータの不一致を示している場合、入力エラーフラ
グをＨｉｇｈレベル（誤りがある状態を示す）に変換し
て、エラーフラグメモリの所定のアドレスに書き込む。
もちろん、読み出しエラーフラグをＨｉｇｈレベルに変
換してエラーフラグメモリの所定のアドレスに再書き込
みする構成となっていても、同様の効果を得ることがで
きる。

【００１３】その後、誤り訂正回路２（１０）は、メモ
リ（５）およびエラーフラグメモリ（６）よりデータお
よびエラーフラグを読み出し、外符号復号による誤り訂
正を行なう。この時、２度の積符号ブロック再生を通じ
て、誤りのないデータがメモリ内に集められており、ま
た内符号復号でエラーの誤検出または誤訂正が生じたデ
ータにはＨｉｇｈレベルのエラーフラグが付加されてい
るため、誤検出および誤訂正データは誤りとして処理す
ることができる。これにより、２度の積符号ブロック再
生により誤り訂正能力の向上と、再生データの信頼性向
上が可能となる。

【００１４】次に、一致検出回路（８）の構成の例を図
２により説明する。

【００１５】同図に示すように、一致検出回路（８）
は、レジスタ（１１）および比較器（１２）により構成
される。メモリ（５）からは、アドレス確定から書き込
みパルス入力まではデータが読みだされているため、レ
ジスタ（１１）は書き込みパルスの前エッジで読み出し
データを取り込む。比較器（１２）は、レジスタ（１
１）に取り込まれた読み出しデータと、そのアドレスに
新たに書き込まれる書き込みデータとを比較し、両デー
タの一致不一致を判定する。判定の結果、両データが一
致した場合はＨｉｇｈレベルの、また不一致の場合はＬ
ｏｗレベルの検出信号を出力する。

【００１６】次に、エラーフラグ制御回路（９）の構成
の例を図３により説明する。

【００１７】同図に示すように、エラーフラグ制御回路
（９）は、レジスタ（１３）、３入力ＮＯＲゲート（１
４）、２入力ＡＮＤゲート（１５）および２入力ＯＲゲ
ート（１６）で構成することができる。エラーフラグメ
モリ（６）からは、アドレス確定から書き込みパルス入
力まではエラーフラグが読みだされているため、レジス
タ（１３）は書き込みパルスの前エッジで読み出しエラ
ーフラグを取り込む。３入力ＮＯＲゲート（１４）は、
書き込みエラーフラグ、レジスタ（１３）に取り込まれ
た読み出しエラーフラグおよび一致検出信号から、内符
号復号でのエラーの誤検出および誤訂正を検出し、上記
３者の信号が全てＬｏｗレベルの場合にＨｉｇｈレベル
のパルスを出力する。２入力ＡＮＤゲート（１５）は、
２回目の積符号ブロックの再生時にのみ上記３入力ＮＯ
Ｒゲート（１４）の出力が有効となるように、１回目と
２回目の積符号ブロックを識別する識別信号（２回目の
積符号ブロックに対してＨｉｇｈレベル）によりゲート
をかける。２入力ＯＲゲート（１６）は、エラーの誤検
出および誤訂正を検出した場合に書き込みエラーフラグ
をＨｉｇｈレベルに変換し、それ以外の場合は書き込み
エラーフラグをそのまま出力し、エラーフラグメモリへ
送る。

【００１８】以上述べた実施例では、エラーフラグメモ
リから読み出したエラーフラグを同一のエラーフラグメ
モリの同一アドレスに再書き込みする構成となっていた
が、使用するメモリのアクセスタイムなどの制限により
上記の構成が採用できない場合は、図４に示す構成とす
ることもできる。

【００１９】図４において、１７はメモリ制御回路、１
８はエラーフラグメモリ１、１９はエラーフラグメモリ
２である。

【００２０】メモリ制御回路（１７）は、誤り訂正回路
１（４）の出力データ中のＩＤデータに従いメモリ
（５）、エラーフラグメモリ１（１８）およびエラーフ
ラグメモリ２（１９）の書き込みアドレスを発生すると
共に、誤りのない内符号ブロックに対してメモリ（５）
およびエラーフラグメモリ（１８、１９）への書き込み
パルスを出力する。ただし、エラーフラグメモリへの書
き込みパルスについては、１回目の積符号ブロックに対
してはエラーフラグメモリ１（１８）への書き込みパル
スを、また、２回目の積符号ブロックに対してはエラー
フラグメモリ２（１９）への書き込みパルスを、それぞ
れ出力する。これにより、１回目の積符号ブロックの再
生時には、誤りが検出されなかった内符号ブロック、ま
たは誤りが訂正された内符号ブロックのデータおよびエ
ラーフラグが、メモリ（５）およびエラーフラグメモリ
１（１８）の所定のアドレスに書き込まれる。

【００２１】次に、２回目の積符号ブロックの再生時に
おいては、メモリ制御回路（１７）は、ＩＤデータに従
ったメモリアドレスと、メモリ（５）およびエラーフラ
グメモリ２（１９）への書き込みパルスとを出力する。
この時、エラーフラグメモリ１（１８）はデータ読み出
し状態になっているため、エラーフラグ制御回路
（９））は、書き込みエラーフラグ、エラーフラグメモ
リ１（１８）の読み出しエラーフラグおよび一致検出信
号によりエラーの誤検出および誤訂正を判定し、エラー
フラグをＨｉｇｈレベルに変換して出力する。エラーフ
ラグメモリ２（１９）への書き込みエラーフラグは、エ
ラーフラグ制御回路（９）で誤検出または誤訂正が検出
された場合はＨｉｇｈレベルが、エラーフラグメモリ１
（１８）からの読み出しエラーフラグがＬｏｗレベルで
書き込みエラーフラグがＨｉｇｈレベルの場合はエラー
フラグメモリ１（１８）の読み出しエラーフラグが、ま
た、書き込みエラーフラグがＬｏｗレベルの場合はエラ
ーフラグメモリ１（１８）の読み出しエラーフラグの状
態によらず書き込みエラーフラグが、それぞれ選択され
て入力される。

【００２２】その後、メモリ（５）およびエラーフラグ
メモリ２（１９）からデータおよびエラーフラグを読み
出して、外符号復号による誤り訂正を行なう。この時、
メモリ（５）の読み出しデータとしては、２度の積符号
ブロック再生により誤りのない内符号ブロックが集めら
れており、更に、内符号復号時にエラーの誤検出または
誤訂正が生じたデータにはＨｉｇｈレベルのエラーフラ
グが付加されているので、誤検出または誤訂正データは
誤りとして処理することができる。以上により、２度の
積符号ブロックの再生による誤り訂正能力の向上と再生
データの信頼性向上とが可能となる。

【００２３】

【発明の効果】本発明によれば、同一の積符号ブロック
を複数回伝送または記録再生する場合の再生信号処理に
おいて、積符号の１ブロック分の容量のメモリを用い
て、誤り訂正能力および再生データの信頼性を向上する
ことが可能である。

【図面の簡単な説明】

【図１】本発明における一実施例の構成を示す図であ
る。

【図２】一致検出回路の構成の例を示す図である。

【図３】エラーフラグ制御回路の構成の例を示す図であ
る。

【図４】本発明における他の実施例の構成を示す図であ
る。

【符号の説明】

１…磁気テープ、 ２…再生ヘッド、 ３…復調回路、 ４…誤り訂正回路１、 ５…メモリ、 ６…エラーフラグメモリ、 ７、１７…メモリ制御回路、 ８…一致検出回路、 ９…エラーフラグ制御回路、 １０…誤り訂正回路２、 １８…エラーフラグメモリ１、 １９…エラーフラグメモリ２。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 利明 東京都港区西新橋二丁目15番12号株式会社 日立製作所家電事業本部ハイビシヨン戦略 開発本部内

Claims (2)

【特許請求の範囲】
1. 【請求項１】ディジタルデータの所定量毎に、符号誤り
   の検出および訂正の為のパリティを付加して誤り訂正符
   号ブロックを構成し、同一の誤り訂正符号ブロックを複
   数回伝送または記録再生するディジタル信号処理系にお
   いて、逐次伝送または記録再生される上記誤り訂正符号
   ブロックに対して、符号誤りの検出および訂正を行なう
   誤り訂正回路１（４）と、上記誤り訂正回路１（４）の
   出力データを蓄積するメモリ（５）と、上記誤り訂正回
   路１（４）の出力エラーフラグを蓄積するエラーフラグ
   メモリ（６）と、上記メモリ（５）およびエラーフラグ
   メモリ（６）の書き込みおよび読み出しを制御するメモ
   リ制御回路（７）と、上記メモリ（５）の書き込みデー
   タと読み出しデータとを比較する一致検出回路（８）
   と、上記エラーフラグメモリ（６）への書き込みエラー
   フラグを制御するエラーフラグ制御回路（９）と、を有
   することを特徴とする符号誤り訂正装置。
2. 【請求項２】上記メモリ制御回路（７）は、１回目に伝
   送または記録再生された誤り訂正符号ブロックのうち、
   少なくとも誤り訂正回路１（４）において符号誤りが検
   出されなかったブロックまたは符号誤りが全て訂正され
   たブロックのデータおよびエラーフラグを、メモリ
   （５）およびエラーフラグメモリ（６）の所定のアドレ
   スに書き込み、２回目以降に伝送または記録再生された
   誤り訂正符号ブロックのうち、誤り訂正回路１（４）に
   おいて符号誤りが検出されなかったブロックまたは符号
   誤りが全て訂正されたブロックのデータおよびエラーフ
   ラグのみを、メモリ（５）およびエラーフラグメモリ
   （６）の所定のアドレスに書き込み、上記一致検出回路
   （８）は、メモリ（５）の書き込みデータと、該データ
   が書き込まれるべきアドレスの読み出しデータとを比較
   し、上記エラーフラグ制御回路（９）は、エラーフラグ
   メモリ（６）の書き込みエラーフラグと、該エラーフラ
   グが書き込まれるべきアドレスの読み出しエラーフラグ
   が共に符号誤りなしを示し、且つ、一致検出回路（８）
   の出力が不一致を示す場合に、符号誤りありを示す状態
   のエラーフラグを該アドレスに再書き込みする構成とな
   っていることを特徴とする、請求項１に記載の符号誤り
   訂正装置。