JPH0465475B2 - - Google Patents
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- Publication number
- JPH0465475B2 JPH0465475B2 JP15370281A JP15370281A JPH0465475B2 JP H0465475 B2 JPH0465475 B2 JP H0465475B2 JP 15370281 A JP15370281 A JP 15370281A JP 15370281 A JP15370281 A JP 15370281A JP H0465475 B2 JPH0465475 B2 JP H0465475B2
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- JP
- Japan
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- data
- ram
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- error flag
- frame
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- Expired
Links
- 238000001514 detection method Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号処理系におけるエラー
フラグRAMの書き込み・読み出アドレスを与え
るRAM制御装置に関するものである。
フラグRAMの書き込み・読み出アドレスを与え
るRAM制御装置に関するものである。
従来のエラーフラグに関する処理としては、
EIAJ規格によるビデオテープを用いたPCMに先
例がある。この場合信号の量子化は14ビツトで行
なわれており、デイジタル信号の処理において８
ビツト或いは４ビツト構成のRAMに情報をスト
アする場合に空きビツトがあるので誤り検出結果
のフラグを各データに付けRAMにストアするの
に何ら不都合を生じない。
EIAJ規格によるビデオテープを用いたPCMに先
例がある。この場合信号の量子化は14ビツトで行
なわれており、デイジタル信号の処理において８
ビツト或いは４ビツト構成のRAMに情報をスト
アする場合に空きビツトがあるので誤り検出結果
のフラグを各データに付けRAMにストアするの
に何ら不都合を生じない。
しかし信号の量子化が８ビツト或いは16ビツト
で行なわれているシステムにおいては、信号のス
トア用に８ビツト，４ビツト構成のRAMを用い
ても空きビツトが無い為、エラーフラグ専用の
RAMを必要とする。従つてこのエラーフラグ用
のRAMの記憶容量をなるだけ節約出来る新しい
エラーフラグ処理装置が要求される。同時にこの
エラーフラグRAMの書き込み・読み出しアドレ
スを制御する装置をなるだけ簡単な構成で行える
システムの開発が要求される。
で行なわれているシステムにおいては、信号のス
トア用に８ビツト，４ビツト構成のRAMを用い
ても空きビツトが無い為、エラーフラグ専用の
RAMを必要とする。従つてこのエラーフラグ用
のRAMの記憶容量をなるだけ節約出来る新しい
エラーフラグ処理装置が要求される。同時にこの
エラーフラグRAMの書き込み・読み出しアドレ
スを制御する装置をなるだけ簡単な構成で行える
システムの開発が要求される。
本発明の目的は、データ間のインターリーブの
特定の値を持つ場合に、フレーム単位のエラーフ
ラグのRAMへの書き込みアドレスと、訂正演算
の際に各シンボルに対応する読み出しアドレス
を、最も簡単な構成で制御出来る様なRAM制御
装置を提供するにある。
特定の値を持つ場合に、フレーム単位のエラーフ
ラグのRAMへの書き込みアドレスと、訂正演算
の際に各シンボルに対応する読み出しアドレス
を、最も簡単な構成で制御出来る様なRAM制御
装置を提供するにある。
１フレーム中のデータ数をｎ（ｎは正の整数）
とし各データ間のインターリーブ間隔Ｄが２の乗
数（Ｄ＝２，４，８，16…）で一定である場合
に、エラーフラグRAMの容量としてmXd（ｍ≧
ｎ）をとると、フレーム毎に誤り検出結果のエラ
ーフラグをエラーフラグRAMへ書き込むアドレ
スが１づつカウントアツプする間に訂正系におけ
るエラーフラグの読み出しアドレスは、書き込み
アドレス−（ｎ−１）×Ｄからスタートし、Ｄづつ
カウントアツプする。従つて書き込みアドレス制
御装置としては、フレーム毎に１づつカウントア
ツプするカウンタを用い、読み出しアドレス制御
装置としては、上記カウンタ値−（ｎ−１）×Ｄよ
りスタートしＤづつカウントアツプする様な装置
が必要となるが、Ｄが２の乗数である場合カウン
タの上位のみをカウントアツプする事によりこの
読み出しアドレスは得られる。また読み出しアド
レスの初期値も書き込みアドレスカウンタ値を
（ｍ−ｎ＋１）×Ｄカウントアツプする事により得
られ、かつこの初期値からスタートしＤづつｎ−
１回カウントアツプすると書き込みアドレスと一
致する。従つてエラーフラグRAMの書き込み・
読み出しのアドレス制御は１つのカウンタとカウ
ンタ上位部のクロツク切換回路により構成出来
る。
とし各データ間のインターリーブ間隔Ｄが２の乗
数（Ｄ＝２，４，８，16…）で一定である場合
に、エラーフラグRAMの容量としてmXd（ｍ≧
ｎ）をとると、フレーム毎に誤り検出結果のエラ
ーフラグをエラーフラグRAMへ書き込むアドレ
スが１づつカウントアツプする間に訂正系におけ
るエラーフラグの読み出しアドレスは、書き込み
アドレス−（ｎ−１）×Ｄからスタートし、Ｄづつ
カウントアツプする。従つて書き込みアドレス制
御装置としては、フレーム毎に１づつカウントア
ツプするカウンタを用い、読み出しアドレス制御
装置としては、上記カウンタ値−（ｎ−１）×Ｄよ
りスタートしＤづつカウントアツプする様な装置
が必要となるが、Ｄが２の乗数である場合カウン
タの上位のみをカウントアツプする事によりこの
読み出しアドレスは得られる。また読み出しアド
レスの初期値も書き込みアドレスカウンタ値を
（ｍ−ｎ＋１）×Ｄカウントアツプする事により得
られ、かつこの初期値からスタートしＤづつｎ−
１回カウントアツプすると書き込みアドレスと一
致する。従つてエラーフラグRAMの書き込み・
読み出しのアドレス制御は１つのカウンタとカウ
ンタ上位部のクロツク切換回路により構成出来
る。
本発明の実施例としてRCMオーデイオデイス
ク再生系におけるデータの誤り検出・訂正系のブ
ロツク図を第１図に、エラーフラグRAMの詳細
を第２図に、エラーフラグRAM制御カウンタの
値を第３図に示す。以下、本実施例の構成及び動
作の説明を図に従い行う。
ク再生系におけるデータの誤り検出・訂正系のブ
ロツク図を第１図に、エラーフラグRAMの詳細
を第２図に、エラーフラグRAM制御カウンタの
値を第３図に示す。以下、本実施例の構成及び動
作の説明を図に従い行う。
本ブロツク図はエラーフラグRAM１，誤り検
出回路２，マスターRAM３，エラーフラグ
RAM制御カウンタ４，訂正演算回路５，クロツ
ク切換回路６より構成されている。
出回路２，マスターRAM３，エラーフラグ
RAM制御カウンタ４，訂正演算回路５，クロツ
ク切換回路６より構成されている。
PCMオーデイオデイスクにおける各データ間
のインターリーブは４で、１フレーム中エラー検
出用の４パリテイを除くと２８シンボルデータで
構成される。この２８シンボルデータは、さらに
音声データ２４シンボルと誤り訂正用パリテイ４
シンボルに分けられる。つまり、先に述べた式に
当てはめれば、Ｄ＝４、ｎ＝28、ｍ＝32となる。
従つて今エラーフラグRAMの容量は128ビツト，
エラーフラグRAM制御カウンタとして７ビツト
のカウンタを用いる。
のインターリーブは４で、１フレーム中エラー検
出用の４パリテイを除くと２８シンボルデータで
構成される。この２８シンボルデータは、さらに
音声データ２４シンボルと誤り訂正用パリテイ４
シンボルに分けられる。つまり、先に述べた式に
当てはめれば、Ｄ＝４、ｎ＝28、ｍ＝32となる。
従つて今エラーフラグRAMの容量は128ビツト，
エラーフラグRAM制御カウンタとして７ビツト
のカウンタを用いる。
同期信号により区切られた入力信号に対し誤り
検出回路２において誤り検出を行い、音声データ
２４シンボルと誤り訂正用パリテイ４シンボルか
ら成る２８シンボルデータはマスターRAM３
へ、検出結果のエラーフラグはエラーフラグ
RAM制御カウンタ４により書き込みアドレスを
指定されたエラーフラグRAM１へ書き込む。
検出回路２において誤り検出を行い、音声データ
２４シンボルと誤り訂正用パリテイ４シンボルか
ら成る２８シンボルデータはマスターRAM３
へ、検出結果のエラーフラグはエラーフラグ
RAM制御カウンタ４により書き込みアドレスを
指定されたエラーフラグRAM１へ書き込む。
次にマスターRAM３よりインターリーブを解
いて読み出される２８シンボルデータについて訂
正演算回路５において訂正を行う際に、各シンボ
ルのエラーフラグをエラーフラグ制御カウンタ４
により読み出しアドレスを指定されたエラーフラ
グRAM１より参照して訂正演算を行い、訂正後
のデータを再びマスターRAM３へ書き込む。エ
ラーフラグRAM制御カウンタ４は上記したエラ
ーフラグRAMの書き込み・読み出しアドレスを
与える為のもので、フレーム信号毎に１づつカウ
ントアツプした値で書き込みアドレスを指定し、
次のフレーム信号が来るまでの間に訂正演算回路
より送られるシンボル信号により上位５ビツトの
みをカウントアツプして読み出しアドレスを与え
るものである。クロツク切換回路６はエラーフラ
グRAM制御カウンタ４の上位５ビツトのクロツ
クをフレーム信号とシンボル信号と切換える為の
ものである。
いて読み出される２８シンボルデータについて訂
正演算回路５において訂正を行う際に、各シンボ
ルのエラーフラグをエラーフラグ制御カウンタ４
により読み出しアドレスを指定されたエラーフラ
グRAM１より参照して訂正演算を行い、訂正後
のデータを再びマスターRAM３へ書き込む。エ
ラーフラグRAM制御カウンタ４は上記したエラ
ーフラグRAMの書き込み・読み出しアドレスを
与える為のもので、フレーム信号毎に１づつカウ
ントアツプした値で書き込みアドレスを指定し、
次のフレーム信号が来るまでの間に訂正演算回路
より送られるシンボル信号により上位５ビツトの
みをカウントアツプして読み出しアドレスを与え
るものである。クロツク切換回路６はエラーフラ
グRAM制御カウンタ４の上位５ビツトのクロツ
クをフレーム信号とシンボル信号と切換える為の
ものである。
第２図にエラーフラグRAM１の詳細図を、第
３図にフレーム信号１６とシンボル信号１７に対
するエラーフラグRAM制御カウンタ４の値１８
を示す。
３図にフレーム信号１６とシンボル信号１７に対
するエラーフラグRAM制御カウンタ４の値１８
を示す。
今第２図に示す様にフレーム信号１６が入りエ
ラーフラグRAM制御カウンタ４がカウントアツ
プして０番地１４へエラーフラグを書き込む事に
なり書き込み終ると、カウンタ４は20番地７を初
期値とし４づつカウントアツプして読み出しアド
レスを与える事が要求される。従つて第３図で示
す様に、７ビツトカウンタ４はフレーム信号１６
によりカウントアツプしエラーフラグ書き込みア
ドレス１９を与え書き込みが終了すると、カウン
タ４の上位５ビツトのみのクロツクを訂正演算回
路５からのシンボル信号１７に切換え、先に述べ
た式（ｍ−ｎ＋１）×Ｄ＝20に従つてさらに初期
値設定用の空送りパルス２３を４発出した後のパ
ルス群シンボルデータ１７の５〜32）により、各
28シンボルデータに対応したエラーフラグRAM
１の読み出しアドレス２０，２１以降のカウンタ
値１８の各値を与える。すなわち、下から３ビツ
ト目の“４”の桁以上を４回カウントアツプして
おき、次の５回目のカウントアツプで20番地を、
さらに６回目のカウントアツプで24番地を、とい
う様にアドレスを発生させていく。28アドレスを
与えた後は再び上位５ビツトのクロツクを下位と
同様のフレーム信号１６の入力待ちとする。そし
て次のフレーム信号１６により、次の書き込みア
ドレス２２である１番地を与える。
ラーフラグRAM制御カウンタ４がカウントアツ
プして０番地１４へエラーフラグを書き込む事に
なり書き込み終ると、カウンタ４は20番地７を初
期値とし４づつカウントアツプして読み出しアド
レスを与える事が要求される。従つて第３図で示
す様に、７ビツトカウンタ４はフレーム信号１６
によりカウントアツプしエラーフラグ書き込みア
ドレス１９を与え書き込みが終了すると、カウン
タ４の上位５ビツトのみのクロツクを訂正演算回
路５からのシンボル信号１７に切換え、先に述べ
た式（ｍ−ｎ＋１）×Ｄ＝20に従つてさらに初期
値設定用の空送りパルス２３を４発出した後のパ
ルス群シンボルデータ１７の５〜32）により、各
28シンボルデータに対応したエラーフラグRAM
１の読み出しアドレス２０，２１以降のカウンタ
値１８の各値を与える。すなわち、下から３ビツ
ト目の“４”の桁以上を４回カウントアツプして
おき、次の５回目のカウントアツプで20番地を、
さらに６回目のカウントアツプで24番地を、とい
う様にアドレスを発生させていく。28アドレスを
与えた後は再び上位５ビツトのクロツクを下位と
同様のフレーム信号１６の入力待ちとする。そし
て次のフレーム信号１６により、次の書き込みア
ドレス２２である１番地を与える。
このように本発明によれば、データ間のシンタ
ーリーブが２の乗数である際にエラーフラグ
RAMの容量をその倍数として選べば、エラーフ
ラグRAMにおけるフレーム単位のエラーフラグ
の書き込みアドレスと訂正演算の際の各シンボル
に対応する読み出しアドレスを、１つのカウンタ
とクロツクの切換回路の簡単な構成により与える
事が可能となる。
ーリーブが２の乗数である際にエラーフラグ
RAMの容量をその倍数として選べば、エラーフ
ラグRAMにおけるフレーム単位のエラーフラグ
の書き込みアドレスと訂正演算の際の各シンボル
に対応する読み出しアドレスを、１つのカウンタ
とクロツクの切換回路の簡単な構成により与える
事が可能となる。
さらにクロツク切換回路の入力であるフレーム
信号とシンボル信号のタイミングを訂正演算回路
で制御していればクロツク切換回路は単なるOR
ゲートで構成出来る。
信号とシンボル信号のタイミングを訂正演算回路
で制御していればクロツク切換回路は単なるOR
ゲートで構成出来る。
第１図は本発明の実施例のブロツク図、第２図
は本発明の実施例におけるエラーフラグRAMの
説明図、第３図は本発明の実施例におけるエラー
フラグRAM制御用のカウンタのフレーム信号と
シンボル信号に対応する値を示す説明図である。 １……エラーフラグRAM、２……誤り検出回
路、３……マスターRAM、４……エラーフラグ
RAM制御カウンタ、５……訂正演算回路、６…
…クロツク切換回路、７……先頭のシンボルデー
タ（w1）のエラーフラグ読み出しアドレス、８
……w2のエラーフラグ読み出しアドレス、９…
…w3のエラーフラグ読み出しアドレス、１０…
…w25のエラーフラグ読み出しアドレス、１１…
…w26のエラーフラグ読み出しアドレス、１２…
…w27のエラーフラグ読み出しアドレス、１３…
…w28のエラーフラグ読み出しアドレス、１４…
…第１回目のエラーフラグ書き込みアドレス、１
５……第２回目のエラーフラグ書き込みアドレ
ス、１６……フレーム信号、１７……シンボル信
号、１８……エラーフラグRAM制御カウンタ
値、１９……エラーフラグ書き込みアドレス、２
０……w1のエラーフラグ読み出しアドレス、２
１……w2のエラーフラグ読み出しアドレス、２
２……次回のエラーフラグ書き込みアドレス、２
３……読み出しアドレス初期値設定用パルス群。
は本発明の実施例におけるエラーフラグRAMの
説明図、第３図は本発明の実施例におけるエラー
フラグRAM制御用のカウンタのフレーム信号と
シンボル信号に対応する値を示す説明図である。 １……エラーフラグRAM、２……誤り検出回
路、３……マスターRAM、４……エラーフラグ
RAM制御カウンタ、５……訂正演算回路、６…
…クロツク切換回路、７……先頭のシンボルデー
タ（w1）のエラーフラグ読み出しアドレス、８
……w2のエラーフラグ読み出しアドレス、９…
…w3のエラーフラグ読み出しアドレス、１０…
…w25のエラーフラグ読み出しアドレス、１１…
…w26のエラーフラグ読み出しアドレス、１２…
…w27のエラーフラグ読み出しアドレス、１３…
…w28のエラーフラグ読み出しアドレス、１４…
…第１回目のエラーフラグ書き込みアドレス、１
５……第２回目のエラーフラグ書き込みアドレ
ス、１６……フレーム信号、１７……シンボル信
号、１８……エラーフラグRAM制御カウンタ
値、１９……エラーフラグ書き込みアドレス、２
０……w1のエラーフラグ読み出しアドレス、２
１……w2のエラーフラグ読み出しアドレス、２
２……次回のエラーフラグ書き込みアドレス、２
３……読み出しアドレス初期値設定用パルス群。
Claims (1)
- 【特許請求の範囲】 １ 複数個のデータより構成されるフレームに対
して付加された、フレーム毎に１つの付加情報を
順次付加情報用に設けられたRAMに書込み、デ
ータ処理に際しては離散的に、あらかじめ定めた
２のべき乗の間隔Ｄ（Ｄ＝2K、Ｋは所定の正整数）
で該付加情報をデータに対応して付加情報用
RAMより読み出すRAMアドレス制御回路にお
いて、該制御回路のカウンタを２のＫ乗未満のア
ドレスに対応する下位Ｋビツトと２のＫ乗以上の
アドレスに対応する上位ビツトとの２つの部分に
分割し、付加情報書き込みの際は上記カウンタ全
体をフレーム毎の信号により動作せしめて入力信
号のデータ列と対応したフレーム番号に相当する
書き込みアドレスを与え、 付加情報読み出しの際には上記したカウンタの
下位部分Ｋビツトのクロツクを止めることにより
カウンタ下位Ｋビツトの動作を停止し、上位部の
クロツクのみをデータ処理装置からのデータ毎の
信号に切り換え入力することによりカウンタ上位
のみを動作させることにより離散的に読み出され
た各データの所属するフレームと対応したフレー
ム番号に相当する読み出しアドレスを与える様に
なして付加情報の書き込み・読み出しアドレスを
制御する事を特徴とするRAM制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370281A JPS5856207A (ja) | 1981-09-30 | 1981-09-30 | Ｒａｍ制御装置 |
| GB08227477A GB2107496B (en) | 1981-09-30 | 1982-09-27 | Error flag processor |
| DE3236312A DE3236312C2 (de) | 1981-09-30 | 1982-09-30 | Fehlerzeichen-Prozessor |
| US06/730,258 US4577319A (en) | 1981-09-30 | 1985-05-06 | Error flag processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370281A JPS5856207A (ja) | 1981-09-30 | 1981-09-30 | Ｒａｍ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856207A JPS5856207A (ja) | 1983-04-02 |
| JPH0465475B2 true JPH0465475B2 (ja) | 1992-10-20 |
Family
ID=15568239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370281A Granted JPS5856207A (ja) | 1981-09-30 | 1981-09-30 | Ｒａｍ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856207A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9069547B2 (en) | 2006-09-22 | 2015-06-30 | Intel Corporation | Instruction and logic for processing text strings |
-
1981
- 1981-09-30 JP JP15370281A patent/JPS5856207A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856207A (ja) | 1983-04-02 |
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