JPH0640420B2 - Ｐｃｍ再生装置 - Google Patents
Ｐｃｍ再生装置Info
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- JPH0640420B2 JPH0640420B2 JP3642785A JP3642785A JPH0640420B2 JP H0640420 B2 JPH0640420 B2 JP H0640420B2 JP 3642785 A JP3642785 A JP 3642785A JP 3642785 A JP3642785 A JP 3642785A JP H0640420 B2 JPH0640420 B2 JP H0640420B2
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- symbol
- memory
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＰＣＭ再生装置に係り、特にデータに施して
あるインターリーブを解くに好適なメモリのアドレス制
御に関する。
あるインターリーブを解くに好適なメモリのアドレス制
御に関する。
ディスク、テープ等の記録媒体にディジタル信号を記録
再生する場合、記録媒体のドロップアウト等によってデ
ータが集中して誤まることを避けるため、データに遅延
を施すインターリーブ処理を行ない記録する方法が一般
に用いられている。よって再生装置においては、このイ
ンターリーブを解くデインターリーブ処理を行なう。
再生する場合、記録媒体のドロップアウト等によってデ
ータが集中して誤まることを避けるため、データに遅延
を施すインターリーブ処理を行ない記録する方法が一般
に用いられている。よって再生装置においては、このイ
ンターリーブを解くデインターリーブ処理を行なう。
第２図に、ディジタル・オーディオ・ディスクにおける
再生処理の流れを表わす図を示す。
再生処理の流れを表わす図を示す。
第２図において、１フレームは、32シンボルのデータか
ら成り、１シンボルは８bit で構成される。この32シン
ボルのデータＷ0〜Ｗ11，Ｑ0〜Ｑ3，Ｗ12〜Ｗ23，Ｐ0〜
Ｐ3は、１シンボルごとに１フレームの遅延を行ないＰ
パリティによる誤り検出訂正を行なう。この後、各シン
ボルは４フレームを基本遅延量として、０から108フレ
ームの遅延を行ないデインターリーブ処理し、Ｑパリテ
ィによる誤り検出訂正を行なう。この後、さらにワード
ディレイを行ない、ＤＡ変換器にデータを供給しオーデ
ィオ信号を再生する。
ら成り、１シンボルは８bit で構成される。この32シン
ボルのデータＷ0〜Ｗ11，Ｑ0〜Ｑ3，Ｗ12〜Ｗ23，Ｐ0〜
Ｐ3は、１シンボルごとに１フレームの遅延を行ないＰ
パリティによる誤り検出訂正を行なう。この後、各シン
ボルは４フレームを基本遅延量として、０から108フレ
ームの遅延を行ないデインターリーブ処理し、Ｑパリテ
ィによる誤り検出訂正を行なう。この後、さらにワード
ディレイを行ない、ＤＡ変換器にデータを供給しオーデ
ィオ信号を再生する。
この再生処理で、所望の遅延量を得るために、再生装置
としてメモリを使用し、書き込み及び読み出しのアドレ
スを制御することによって実現している。メモリ容量と
しては、トータルの遅延量及びシステムとして必要なバ
ッファ量により決定され、第２図の処理の場合、デイン
ターリーブに必要な遅延量1512バイトを考慮すると、２
Ｋバイトのメモリが必要である。
としてメモリを使用し、書き込み及び読み出しのアドレ
スを制御することによって実現している。メモリ容量と
しては、トータルの遅延量及びシステムとして必要なバ
ッファ量により決定され、第２図の処理の場合、デイン
ターリーブに必要な遅延量1512バイトを考慮すると、２
Ｋバイトのメモリが必要である。
従来、このメモリのアドレスを制御する回路としては、
特開昭58−56206号公報に記載のように、ディスクから
再生されたデータには、ジッタが含まれていることか
ら、書き込みアドレスと読み出しアドレスは別々に生成
し、かつ各シンボルの遅延量の絶対値を示すメモリのア
ドレスをデコードするＲＯＭとフレーム単位で上記ＲＯ
Ｍ出力のアドレスをインクリメントするためのフレーム
カウンタ及び、フレームカウンタの値とＲＯＭの値を加
算し、実際のメモリのアドレスを与える加算器とから成
る。このような従来のメモリアドレス制御回路におい
て、第２図の処理を行なうには、２Ｋバイトのアドレス
を生成するため、11ビットのＲＯＭ出力、フレームカウ
ンタ及び加算器が必要であり、回路規模の低減について
配慮されていなかった。
特開昭58−56206号公報に記載のように、ディスクから
再生されたデータには、ジッタが含まれていることか
ら、書き込みアドレスと読み出しアドレスは別々に生成
し、かつ各シンボルの遅延量の絶対値を示すメモリのア
ドレスをデコードするＲＯＭとフレーム単位で上記ＲＯ
Ｍ出力のアドレスをインクリメントするためのフレーム
カウンタ及び、フレームカウンタの値とＲＯＭの値を加
算し、実際のメモリのアドレスを与える加算器とから成
る。このような従来のメモリアドレス制御回路におい
て、第２図の処理を行なうには、２Ｋバイトのアドレス
を生成するため、11ビットのＲＯＭ出力、フレームカウ
ンタ及び加算器が必要であり、回路規模の低減について
配慮されていなかった。
本発明の目的は、ＰＣＭ再生装置の機能を変えることな
く、メモリのアドレス制御回路の回路規模の低減を行な
ったＰＣＭ再生装置を提供することにある。
く、メモリのアドレス制御回路の回路規模の低減を行な
ったＰＣＭ再生装置を提供することにある。
このため本発明は、再生装置として必要な２mバイトの
メモリをアドレス制御するのに、各シンボルが必要とす
るメモリ容量に対し、複数シンボルを組み合わせて２n
バイト（ｍ＞ｎ）以下となる組合わせを２m-n個つく
り、各シンボルがどの組み合わせに属するかを示すデコ
ーダを設け、フレームカウンタ、加算器等を低減したも
のである。
メモリをアドレス制御するのに、各シンボルが必要とす
るメモリ容量に対し、複数シンボルを組み合わせて２n
バイト（ｍ＞ｎ）以下となる組合わせを２m-n個つく
り、各シンボルがどの組み合わせに属するかを示すデコ
ーダを設け、フレームカウンタ、加算器等を低減したも
のである。
以下、本発明の一実施例を第１図の構成図を用いて説明
する。説明を簡潔にするためディスク、テープ等から再
生されたディジタルデータは、１フレームに６個のデー
タＷ0，Ｗ1，Ｗ2，Ｗ3，Ｗ4，Ｗ5があるものとし、Ｗ0
〜Ｗ5の各データ間には４フレーム間隔のインターリー
ブが施してあるものとする。
する。説明を簡潔にするためディスク、テープ等から再
生されたディジタルデータは、１フレームに６個のデー
タＷ0，Ｗ1，Ｗ2，Ｗ3，Ｗ4，Ｗ5があるものとし、Ｗ0
〜Ｗ5の各データ間には４フレーム間隔のインターリー
ブが施してあるものとする。
このディジタルデータを再生するために必要なメモリ容
量を第３図に示す。ジッタマージンとして±４フレーム
考慮すると各シンボルは、Ｗ0＝30byte，Ｗ1＝26byte，
Ｗ2＝22byte，Ｗ3＝18byte，Ｗ4＝14byte，Ｗ5＝10byte
必要であり、全部で120byteとなり128byteのメモリを使
用する。このためメモリのアドレスバスは７bit必要で
ある。
量を第３図に示す。ジッタマージンとして±４フレーム
考慮すると各シンボルは、Ｗ0＝30byte，Ｗ1＝26byte，
Ｗ2＝22byte，Ｗ3＝18byte，Ｗ4＝14byte，Ｗ5＝10byte
必要であり、全部で120byteとなり128byteのメモリを使
用する。このためメモリのアドレスバスは７bit必要で
ある。
第１図において、１はディスク，テープ等から再生され
たディジタル信号を１Ａから読込み、８bitのデータバ
ス19にデータを出力すると共に書込みデータのシンボル
に対して、１Ｂ，１Ｃにフレーム及びシンボル単位にク
ロックを発生するためのデータ取込み回路、２はメモリ
３に一旦書込まれ、デインターリーブ等の処理を終えた
データを取込み、端子２Ａにデータを送り出すと共に読
出しデータのシンボルに対して、２Ｂ，２Ｃにフレーム
及びシンボル単位にクロックを発生するための出力回
路、22はメモリ３にアドレスを与えるアドレス制御回路
で、内部構成は書込み専用でフレーム毎にカウントする
６段のフレームカウンタ10と読出でフレーム毎にカウン
トする６段のフレームカウンタ11と、書込み，読出しの
場合に応じてカウンタ10とカウンタ11の出力を切換える
切換回路９と、１フレーム内の各シンボルＷ0〜Ｗ5を判
別するため、各データごとにカウントする６進の書込み
用シンボルカウンタ７と、読出し用の６進シンボルカウ
ンタ８と、書込み，読出しの場合に応じてカウンタ７と
カウンタ８の出力を切換える切換回路６と、切換回路６
の出力から各シンボルの書込み，読出し間の絶対遅延量
を示すアドレスを与えるＲＯＭ５と、シンボルＷ0，
Ｗ2，Ｗ5の時０、Ｗ1，Ｗ3，Ｗ4の時１となるデコーダ1
3と、ＲＯＭ５及び切換回路９の出力を加算してメモリ
３のアドレス20にアドレスを与える６段の加算器４と、
ジッタによりどれだけ書込みタイミングと読出しタイミ
ングがずれているか監視するため、書込み専用フレーム
カウンタと読出し専用フレームカウンタ11の差を見るア
ドレス監視回路12からなる。
たディジタル信号を１Ａから読込み、８bitのデータバ
ス19にデータを出力すると共に書込みデータのシンボル
に対して、１Ｂ，１Ｃにフレーム及びシンボル単位にク
ロックを発生するためのデータ取込み回路、２はメモリ
３に一旦書込まれ、デインターリーブ等の処理を終えた
データを取込み、端子２Ａにデータを送り出すと共に読
出しデータのシンボルに対して、２Ｂ，２Ｃにフレーム
及びシンボル単位にクロックを発生するための出力回
路、22はメモリ３にアドレスを与えるアドレス制御回路
で、内部構成は書込み専用でフレーム毎にカウントする
６段のフレームカウンタ10と読出でフレーム毎にカウン
トする６段のフレームカウンタ11と、書込み，読出しの
場合に応じてカウンタ10とカウンタ11の出力を切換える
切換回路９と、１フレーム内の各シンボルＷ0〜Ｗ5を判
別するため、各データごとにカウントする６進の書込み
用シンボルカウンタ７と、読出し用の６進シンボルカウ
ンタ８と、書込み，読出しの場合に応じてカウンタ７と
カウンタ８の出力を切換える切換回路６と、切換回路６
の出力から各シンボルの書込み，読出し間の絶対遅延量
を示すアドレスを与えるＲＯＭ５と、シンボルＷ0，
Ｗ2，Ｗ5の時０、Ｗ1，Ｗ3，Ｗ4の時１となるデコーダ1
3と、ＲＯＭ５及び切換回路９の出力を加算してメモリ
３のアドレス20にアドレスを与える６段の加算器４と、
ジッタによりどれだけ書込みタイミングと読出しタイミ
ングがずれているか監視するため、書込み専用フレーム
カウンタと読出し専用フレームカウンタ11の差を見るア
ドレス監視回路12からなる。
デコーダ13の出力は、メモリ３の最上位アドレスに加え
ることにより、シンボルＷ0，Ｗ2，Ｗ5はメモリのアド
レス０〜63で処理され、Ｗ1，Ｗ3，Ｗ4はメモリのアド
レス64〜127で処理する。これら２つのメモリ領域をそ
れぞれα，βの２つの群とすると、このα，βで使用さ
れるデータの総数が２6以下であれば、どのようなシン
ボルの組合わせでもかまわない。
ることにより、シンボルＷ0，Ｗ2，Ｗ5はメモリのアド
レス０〜63で処理され、Ｗ1，Ｗ3，Ｗ4はメモリのアド
レス64〜127で処理する。これら２つのメモリ領域をそ
れぞれα，βの２つの群とすると、このα，βで使用さ
れるデータの総数が２6以下であれば、どのようなシン
ボルの組合わせでもかまわない。
回路動作を第４図のタイミングチャート、第５図のメモ
リ構成を用いて説明する。
リ構成を用いて説明する。
まず書込み動作について説明する。書込み専用フレーム
カウンタ10のクロックには、第４図１Ｂに示すようにデ
ィスク，テープ等の回転ジッタを含むフレーム同期のパ
ルスがエータ取込み回路１から加わる。またカウンタ７
のクロックには同図１Ｃで示すようにフレーム周期のパ
ルスから６個のパルスが加わる。よって、カウンタ７の
値は第４図７のようになる。
カウンタ10のクロックには、第４図１Ｂに示すようにデ
ィスク，テープ等の回転ジッタを含むフレーム同期のパ
ルスがエータ取込み回路１から加わる。またカウンタ７
のクロックには同図１Ｃで示すようにフレーム周期のパ
ルスから６個のパルスが加わる。よって、カウンタ７の
値は第４図７のようになる。
書込み動作時に切換回路６と切換回路９をＡ側選択すれ
ば、デコーダ13はカウンタ７の値が０，２，５のとき０
をデコードしてアドレスバス21に０を与える。それ以外
の１，３，４のときは１を与えることで、アドレス領域
α，βの切換を行なう。またＲＯＭ５はカウンタ７の値
に応じてＷ0〜Ｗ5の書込みアドレスである25,21,49,37,
53,57 という値を加算器４に与える。加算器４はＲＯＭ
５の出力と切換回路９を介したフレームカウンタ10の出
力を加算して６bitのアドレスバス20に与える。
ば、デコーダ13はカウンタ７の値が０，２，５のとき０
をデコードしてアドレスバス21に０を与える。それ以外
の１，３，４のときは１を与えることで、アドレス領域
α，βの切換を行なう。またＲＯＭ５はカウンタ７の値
に応じてＷ0〜Ｗ5の書込みアドレスである25,21,49,37,
53,57 という値を加算器４に与える。加算器４はＲＯＭ
５の出力と切換回路９を介したフレームカウンタ10の出
力を加算して６bitのアドレスバス20に与える。
実際にメモリ上に書込まれるアドレスはフレームカウン
タ10の値をＡとすると、Ｗ1，Ｗ3，Ｗ4のアドレスはデ
コーダ13により64番地オフセットされＷ0のデータはＡ
＋25番地、Ｗ1は64＋Ａ＋21番地、Ｗ2はＡ＋47番地、Ｗ
3は64＋Ａ＋39番地、Ｗ4は64＋Ａ＋53番地、Ｗ5はＡ＋5
7番地となる。上記アドレス制御回路22で生成したアド
レスに対しデータ取込み回路１は、このアドレスに同期
してデータバス19上に第４図19で示すデータを送り出
し、、メモリ３の所定のアドレスに の順に書込む。また次のフレームのデータ〜につい
ては、フレームカウンタ10がインクリメントされること
により が書込まれたメモリ３のアドレスに対し＋１したアドレ
スに書込まれる。
タ10の値をＡとすると、Ｗ1，Ｗ3，Ｗ4のアドレスはデ
コーダ13により64番地オフセットされＷ0のデータはＡ
＋25番地、Ｗ1は64＋Ａ＋21番地、Ｗ2はＡ＋47番地、Ｗ
3は64＋Ａ＋39番地、Ｗ4は64＋Ａ＋53番地、Ｗ5はＡ＋5
7番地となる。上記アドレス制御回路22で生成したアド
レスに対しデータ取込み回路１は、このアドレスに同期
してデータバス19上に第４図19で示すデータを送り出
し、、メモリ３の所定のアドレスに の順に書込む。また次のフレームのデータ〜につい
ては、フレームカウンタ10がインクリメントされること
により が書込まれたメモリ３のアドレスに対し＋１したアドレ
スに書込まれる。
この様子を第５図のメモリ構成図により説明する。第５
図でα，βはメモリ３のアドレス０〜63と、64〜127の
領域を示すもので、円周上に時計回りでアドレスが順次
配置されているものである。この図でわかるようにＷ0
のシンボルに注目して見ると、 のデータはＡ＋25のアドレスに書込まれ、次のフレーム
のはＡ＋26に書込まれる。このようにフレームカウン
タ10がインクリメントされるごとに書込みアドレスは時
計方向に回るように動作する。
図でα，βはメモリ３のアドレス０〜63と、64〜127の
領域を示すもので、円周上に時計回りでアドレスが順次
配置されているものである。この図でわかるようにＷ0
のシンボルに注目して見ると、 のデータはＡ＋25のアドレスに書込まれ、次のフレーム
のはＡ＋26に書込まれる。このようにフレームカウン
タ10がインクリメントされるごとに書込みアドレスは時
計方向に回るように動作する。
次に読出し動作について説明する。読出しフレームカウ
ンタ11のクロックには、第４図２Ｂで示すように、デー
タ出力回路２から水晶発振器で生成したフレーム周期の
パルスが加わり、同様にカウンタ８のクロック入力には
第４図２Ｃの信号が加わる。よってカウンタ８の値は第
４図８で示す値となる。また、読出し動作時には切換回
路６と切換回路９をＢ側に選択すれば、ＲＯＭ５の入力
にはカウンタ８の値が加わり、Ｗ0〜Ｗ5の各シンボルに
対しインターリーブを解くためのアドレスとして、０，
０，30，26，44，52という値をＲＯＭ５は出力する。
ンタ11のクロックには、第４図２Ｂで示すように、デー
タ出力回路２から水晶発振器で生成したフレーム周期の
パルスが加わり、同様にカウンタ８のクロック入力には
第４図２Ｃの信号が加わる。よってカウンタ８の値は第
４図８で示す値となる。また、読出し動作時には切換回
路６と切換回路９をＢ側に選択すれば、ＲＯＭ５の入力
にはカウンタ８の値が加わり、Ｗ0〜Ｗ5の各シンボルに
対しインターリーブを解くためのアドレスとして、０，
０，30，26，44，52という値をＲＯＭ５は出力する。
実際のメモリ３のアドレスは、書込みアドレスと同様に
加算器４及びデコーダ13により与えられる。仮にフレー
ムカウンタ11の値がＡとすると、Ｗ0がＡ番地、Ｗ1が64
＋Ａ番地、Ｗ2がＡ＋30番地、Ｗ3が64＋Ａ＋26番地、Ｗ
4が64＋Ａ＋44番地、Ｗ5がＡ＋52番地となる。このアド
レスに同期して、メモリ３はデータバス19にデータを第
４図19の で示すように出力し、データ出力回路２にデータを送り
出す。
加算器４及びデコーダ13により与えられる。仮にフレー
ムカウンタ11の値がＡとすると、Ｗ0がＡ番地、Ｗ1が64
＋Ａ番地、Ｗ2がＡ＋30番地、Ｗ3が64＋Ａ＋26番地、Ｗ
4が64＋Ａ＋44番地、Ｗ5がＡ＋52番地となる。このアド
レスに同期して、メモリ３はデータバス19にデータを第
４図19の で示すように出力し、データ出力回路２にデータを送り
出す。
上記の読出しデータ がデインターリーブされていることを、第５図のメモリ
構成図により説明する。前記書込み動作で説明したよう
にＷ0に注目して見た場合、書込みアドレスがＡ＋25で
あるときアドレスＡのデータは25フレーム前のデータと
なっており、デインターリーブに必要な所望の遅延量を
得ていることがわかる。他のシンボルにおいても同様
に、ＲＯＭ５で与えられた書込み，読出しアドレスの差
分だけ遅延をうけデインターリーブ処理が行なわれる。
構成図により説明する。前記書込み動作で説明したよう
にＷ0に注目して見た場合、書込みアドレスがＡ＋25で
あるときアドレスＡのデータは25フレーム前のデータと
なっており、デインターリーブに必要な所望の遅延量を
得ていることがわかる。他のシンボルにおいても同様
に、ＲＯＭ５で与えられた書込み，読出しアドレスの差
分だけ遅延をうけデインターリーブ処理が行なわれる。
以上、第１図の本発明による実施例によれば、128byte
のメモリのアドレスを制御するのに、各シンボルに必要
なメモリ数の合計が２6以下になるように組み合わせて
αとβの２領域に分割し、α領域に含まれるデータは
０，β領域に含まれるデータは１となるようにアドレス
バス21を制御することで、従来７段必要であった書込み
専用フレームカウンタ10と読出し専用フレームカウンタ
11を６段にして、カウンタ、加算器等を低減した。
のメモリのアドレスを制御するのに、各シンボルに必要
なメモリ数の合計が２6以下になるように組み合わせて
αとβの２領域に分割し、α領域に含まれるデータは
０，β領域に含まれるデータは１となるようにアドレス
バス21を制御することで、従来７段必要であった書込み
専用フレームカウンタ10と読出し専用フレームカウンタ
11を６段にして、カウンタ、加算器等を低減した。
他の一実施例として、ディジタルオーディオディスク再
生装置のアドレス制御回路について説明する。第６図に
各シンボルの必要メモリ数を示す。ジッタマージンとし
て±４フレーム考慮すると各シンボルＷ0〜Ｐ3の必要メ
モリ数は、Ｄ／Ａ出力用に０〜３byte、Ｃ1訂正用に１b
yte、デインターリーブ処理及びＣ2訂正用に０〜128byt
e必要であることから、Ｗ0＝120byte，Ｗ1＝116byte、
Ｗ2＝112byte、Ｗ3＝108byte、Ｗ4＝104byte、Ｗ5＝100
byte、Ｗ6＝96byte、Ｗ7＝92byte、Ｗ8＝88byte、Ｗ9＝
84byte、Ｗ10＝80byte、Ｗ11＝76byte、Ｑ0＝71byte，
Ｑ1＝67byte、Ｑ2＝63byte、Ｑ3＝59byte、Ｗ12＝58byt
e、Ｗ13＝54byte、Ｗ14＝50byte、Ｗ15＝46byte、Ｗ16
＝42byte、Ｗ17＝38byte、Ｗ18＝34byte、Ｗ19＝30byt
e、Ｗ20＝26byte、Ｗ21＝22byte、Ｗ22＝18byte、Ｗ23
＝14byte、Ｐ0＝Ｐ1＝Ｐ2＝Ｐ3＝11byteになる。これを
例えば、（Ｗ0とＱ2とＱ3とＰ3），（Ｗ1とＱ1とＷ12と
Ｐ2），（Ｗ2とＱ0とＷ13とＷ23），（Ｗ11とＷ14とＷ
22），（Ｗ3とＷ10とＷ15とＰ0とＰ1），（Ｗ4とＷ9と
Ｗ16とＷ21），（Ｗ5とＷ8とＷ17とＷ20），（Ｗ6とＷ7
とＷ18とＷ19）のように、各シンボルの必要データ数の
合計が２8以内になるように分割すると８つの領域に別
れる。
生装置のアドレス制御回路について説明する。第６図に
各シンボルの必要メモリ数を示す。ジッタマージンとし
て±４フレーム考慮すると各シンボルＷ0〜Ｐ3の必要メ
モリ数は、Ｄ／Ａ出力用に０〜３byte、Ｃ1訂正用に１b
yte、デインターリーブ処理及びＣ2訂正用に０〜128byt
e必要であることから、Ｗ0＝120byte，Ｗ1＝116byte、
Ｗ2＝112byte、Ｗ3＝108byte、Ｗ4＝104byte、Ｗ5＝100
byte、Ｗ6＝96byte、Ｗ7＝92byte、Ｗ8＝88byte、Ｗ9＝
84byte、Ｗ10＝80byte、Ｗ11＝76byte、Ｑ0＝71byte，
Ｑ1＝67byte、Ｑ2＝63byte、Ｑ3＝59byte、Ｗ12＝58byt
e、Ｗ13＝54byte、Ｗ14＝50byte、Ｗ15＝46byte、Ｗ16
＝42byte、Ｗ17＝38byte、Ｗ18＝34byte、Ｗ19＝30byt
e、Ｗ20＝26byte、Ｗ21＝22byte、Ｗ22＝18byte、Ｗ23
＝14byte、Ｐ0＝Ｐ1＝Ｐ2＝Ｐ3＝11byteになる。これを
例えば、（Ｗ0とＱ2とＱ3とＰ3），（Ｗ1とＱ1とＷ12と
Ｐ2），（Ｗ2とＱ0とＷ13とＷ23），（Ｗ11とＷ14とＷ
22），（Ｗ3とＷ10とＷ15とＰ0とＰ1），（Ｗ4とＷ9と
Ｗ16とＷ21），（Ｗ5とＷ8とＷ17とＷ20），（Ｗ6とＷ7
とＷ18とＷ19）のように、各シンボルの必要データ数の
合計が２8以内になるように分割すると８つの領域に別
れる。
よって、第１図の実施例と同様に、デコーダ13の構成を
上記領域分割に対応し、３bit出力を得ることにより、
従来11段構成とする必要があった書込み，読出し専用フ
レームカウンタ及び加算器を８段構成とすることができ
る。
上記領域分割に対応し、３bit出力を得ることにより、
従来11段構成とする必要があった書込み，読出し専用フ
レームカウンタ及び加算器を８段構成とすることができ
る。
以上、本発明の実施例においては、再生装置としてデイ
ンターリーブを行なうメモリのアドレス制御について述
べたが、記録装置において、インターリーブ処理を行な
うメモリについても同様に処理することにより、フレー
ムカウンタ、加算器等を低減できることは明らかであ
り、その要旨を脱しない範囲で構成がとられてよいこと
勿論である。
ンターリーブを行なうメモリのアドレス制御について述
べたが、記録装置において、インターリーブ処理を行な
うメモリについても同様に処理することにより、フレー
ムカウンタ、加算器等を低減できることは明らかであ
り、その要旨を脱しない範囲で構成がとられてよいこと
勿論である。
本発明によれば、デインターリーブ処理を行う２mbyte
のメモリを制御するメモリ・アドレス制御装置におい
て、各シンボルに必要なメモリ容量を２nbyte単位にま
とめて扱うことで、アドレス用のフレームカウンタ及び
加算器を従来よりｍ−ｎ段少ない構成で実現できる効果
がある。
のメモリを制御するメモリ・アドレス制御装置におい
て、各シンボルに必要なメモリ容量を２nbyte単位にま
とめて扱うことで、アドレス用のフレームカウンタ及び
加算器を従来よりｍ−ｎ段少ない構成で実現できる効果
がある。
第１図は本発明の一実施例を示すアドレス制御回路の構
成図、第２図はディジタル・オーディオ・ディスクにお
ける再生処理の流れを表わす図、第３図は第１図のメモ
リ３の容量を示す図、第４図は第１図のタイミングチャ
ート図、第５図は第１図のメモリ３の動作説明に用いた
図、第６図はディジタル・オーディオ・ディスクの再生
処理におけるメモリ３の容量を示す図である。 １……データ読込み回路 ２……データ出力回路 ３……メモリ 22……メモリアドレス制御回路
成図、第２図はディジタル・オーディオ・ディスクにお
ける再生処理の流れを表わす図、第３図は第１図のメモ
リ３の容量を示す図、第４図は第１図のタイミングチャ
ート図、第５図は第１図のメモリ３の動作説明に用いた
図、第６図はディジタル・オーディオ・ディスクの再生
処理におけるメモリ３の容量を示す図である。 １……データ読込み回路 ２……データ出力回路 ３……メモリ 22……メモリアドレス制御回路
Claims (1)
- 【請求項１】Ｎ個の複数シンボルデータに、互いに異な
る遅延量Ｄ，２Ｄ，…（Ｎ−１）Ｄを与えるインタリー
ブ処理を行い、該インタリーブ処理後の複数シンボルデ
ータに同期信号を付加してフレームを構成し、複数の該
フレームを連続的に記録した記録媒体を再生し、記録媒
体から再生された、１フレームのＮ個のシンボルデータ
を順時記憶し、インタリーブ処理を解いて読みだす記憶
手段を有するＰＣＭ再生装置において、 上記遅延量Ｄは、フレームを単位とした遅延量であり、 上記記憶手段は、 記録媒体から再生された、１フレームのＮ個のシンボル
データに対しフレーム内の各シンボルの書き込み順番を
与える第１の書き込みアドレスカウント手段（７）と、 各フレームを単位にカウントする第２の書き込みアドレ
スカウント手段（１０）と、 インタリーブ処理を解いて読みだすために、フレーム内
の各シンボルの読み出し順番を与える第１の読みだしア
ドレスカウント手段（８）と、 各フレームを単位にカウントする第２の読みだしアドレ
スカウント手段（１１）と、 上記第１の書き込みアドレスカウント手段と第１の読み
だしアドレスカウント手段の出力を選択する第１の選択
手段（６）と、 上記第２の書き込みアドレスカウント手段と第２の読み
だしアドレスカウント手段の出力を選択する第２の選択
手段（９）と、 上記第１の選択手段を入力となし、フレーム内の各シン
ボルの書き込み読み出し間の絶対遅延量を示すアドレス
を与えるアドレス生成手段（５）と、 上記第１の選択手段を入力となし、フレーム内の各シン
ボルに施してあるインタリーブを解くための遅延量が２
のべき乗以下となるシンボルを群となし、各シンボルが
どの群に属するかを示すデコーダ（１３）と、 上記アドレス生成手段と上記第２の選択手段を加算する
加算手段（４）と、 上記デコーダの出力と上記加算手段の出力をアドレス入
力とし、１フレームのＮ個のシンボルデータを順時記憶
し、インタリーブ処理を解いて読みだすメモリ手段
（３）と を備えたことを特徴とするＰＣＭ再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3642785A JPH0640420B2 (ja) | 1985-02-27 | 1985-02-27 | Ｐｃｍ再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3642785A JPH0640420B2 (ja) | 1985-02-27 | 1985-02-27 | Ｐｃｍ再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61196467A JPS61196467A (ja) | 1986-08-30 |
| JPH0640420B2 true JPH0640420B2 (ja) | 1994-05-25 |
Family
ID=12469517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3642785A Expired - Lifetime JPH0640420B2 (ja) | 1985-02-27 | 1985-02-27 | Ｐｃｍ再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640420B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4993029A (en) * | 1989-03-13 | 1991-02-12 | International Business Machines Corporation | Method and apparatus for randomizing data in a direct access storage device |
| JP2781658B2 (ja) * | 1990-11-19 | 1998-07-30 | 日本電気アイシーマイコンシステム株式会社 | アドレス生成回路とそれを用いたｃｄ―ｒｏｍ装置 |
-
1985
- 1985-02-27 JP JP3642785A patent/JPH0640420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61196467A (ja) | 1986-08-30 |
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