JP2532917B2

JP2532917B2 - デ―タ誤り検出回路

Info

Publication number: JP2532917B2
Application number: JP63097324A
Authority: JP
Inventors: 尚文長沢; 啓之新井
Original assignee: Sanyo Denki Co Ltd
Current assignee: Sanyo Denki Co Ltd
Priority date: 1988-04-20
Filing date: 1988-04-20
Publication date: 1996-09-11
Anticipated expiration: 2011-09-11
Also published as: EP0338496A2; DE68925378T2; KR890016785A; DE68925378D1; US5068856A; EP0338496B1; JPH01268318A; KR960016509B1; EP0338496A3

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は、コンパクトディスク（CD）再生装置に使用
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。

（ロ）従来の技術 CD再生装置は、ディスクからEFM信号の形で読み出さ
れたデータから８ビットのシンボルを作成し音楽信号デ
ータを復元しているが、このシンボルにデータの誤りが
発生することがある。これは、ディスクにピットを書き
込む際の欠陥、ディスクの取扱い中に生じたキズ等によ
る欠陥、あるいは、再生装置の機械的な変動や乱れによ
って発生する欠陥に原因する。そこで、データ誤りの検
出及び訂正のために、CDではクロス・インターリーブ・
リード・ソロモン符号（CIRC）と呼ばれる方式が用いら
れている。

この方式を概略説明する。先ず、ディスクにデータを
記録する場合、右チャンネルと左チャンネルの各々６個
の16ビット音楽信号データを各々８ビットのシンボルに
分割し、合計24個のシンボルが作成される。これらは、
選択的に遅延され組み替えられた後、リード・ソロモン
符号法に基いてC₂のパリティデータQ₀，Q₁，Q₂，Q₃（各
８ビット）が付される。更に、この28個のシンボルは、
各々異なった時間遅延され、C₁のパリティデータP₀，
P₁，P₂，P₃（各８ビット）が、同様にリード・ソロモン
符号法に基いて作成され付加される。そして、合計32個
のシンボルは選択的に遅延され、そのうちのパリティデ
ータQ₀，Q₁，Q₂，Q₃及びP₀，P₁，P₂，P₃が反転されて書
き込み用のデータ群となり、EFM（8-14変調）変調され
てフレーム同期信号と共にディスクに記録される。

また、ディスクの再生時には、読み出されたEFM信号
から32個の８ビットのシンボルが作成され、これらは、
記録時と逆の処理が為される。即ち、32個のシンボル
は、選択的に遅延され、バリティデータQ₀，Q₁，Q₂，Q₃
及びP₀，P₁，P₂，P₃が反転されてC₁デコード処理され
る。C₁デコード処理は、各シンボルに基いてシンドロー
ムを計算し、算出されたシンドロームからリード・ソロ
モン符号法に従って、誤り検出及び誤り訂正を行う。更
に、C₁デコード処理された28個のシンボルは、各々異な
った時間遅延された後、C₂デコード処理される。C₂デコ
ード処理も同様に、各シンボルからシンドロームを計算
し、算出されたシンドロームからリード、ソロモン符号
法に従って、誤り検出及び誤り訂正を行う。そして、C₂
デコード処理後の24個のシンボルは、組み替えられて選
択的に遅延され、元の音楽信号データに戻される。

尚、クロス・インターリーブ・リード・ソロモン符号
法を使用したCD方式については、昭和57年11月25日に発
行された「図解コンパクトディスク読本」（オーム社）
の第103頁から第110頁までに詳細に記載されている。

従来、リード・ソロモン符号法に基いて誤り検出する
場合、シンドロームの計算を次式に従って行う。

尚、αは８次の原始多項式Ｆ（Ｘ）＝X⁸＋X⁴＋X³＋X²＋１の値である。

上記計算の結果、シンドロームS₀，S₁，S₂，S₃がすべ
て「０」であれば誤り無しと判別される。

一方、ｊ番目のデータD_jのみに誤りがあった場合に
は、 S₁ ²＝S₀・S₂，S₂ ²＝S₁・S₃ S₀≠0,S₁≠0,S₂≠0,S₃≠０が成り立つことを検出することにより、判別され、誤り
データ位置は、を算出し、その対数をとることによって求められる。

また、データD_jとD_iとに誤りがあった場合には、０≦j,i≦31,j≠ｉが成立するので、これにより、ｊ及びｉが求められたと
き二重誤りと判別される。更に、により、データ誤差E_j及びE_iが求められる。

上述のリード・ソロモン符号法によるCDのデータ誤り
検出及び訂正については、特開昭60-77529号公報に詳細
に記載されている。

（ハ）発明が解決しようとする課題しかしながら、上述したデータ誤り検出及び訂正を実
行する回路は、対数変換用のROMや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返えし行わなければならないため、誤り検出や誤り
位置の算出に時間がかかり、また、計算のために必要な
タイミング信号の数が多くなる欠点があった。

（ニ）課題を解決するための手段本発明は、上述した点に鑑みて創作されたものであ
り、パリティデータを含む複数のデータに基いてシンド
ロームS₀，S₁，S₂，S₃を算出し、該シンドロームS₀，
S₁，S₂，S₃がすべて「０」であるとき誤り無しと判定
し、S₀，S₁，S₂，S₃がすべて「０」でないとき、S₀，
S₁，S₂，S₃を1,α，α^２，α^３（αは８次の原始多項式
の根）で各々繰り返えし割算し、その割算毎にその商
S₀′，S₁′，S₂′，S₃′が S₀′＝S₁′＝S₂′＝S₃′≠０ ………（ａ）式（S₀′＋S₁′）（S₂′＋S₃′）＝（S₁′＋S₂′）^２……
…（ｂ）式（S₀′＋S₂′）（S₂′＋S₃′）＝（S₁′＋S₂′）（S₁′
＋S₃′） ………（ｃ）式を満足する否かを検出し、S₀′＝S₁′＝S₂′＝S₃′≠０
を検出したときには単一誤りであると判定し、そのとき
の割算の回数ｊを誤り位置を示すデータとして保持し、
また、（ｂ）式及び（ｃ）式が割算の回数ｊとｉで成立
したときに、二重誤りであると判定し、割算の回数ｊと
ｉを誤り位置を示すデータとして保持するものである。

更に、本発明は、パリティデータを含む複数のデータ
を入力し、シンドロームS₀，S₁，S₂，S₃を算出し、該シ
ンドロームS₀，S₁，S₂，S₃を1,α，α^２，α^３（αは８
次の原始多項式の根）で割るシンドローム演算手段と、
該シンドローム演算手段の割算の実行回数を計数する計
数手段と、シンドローム演算手段の出力S₀′，S₁′，
S₂′，S₃′を入力し、S₀′＋S₁′，S₁′＋S₂′，S₂′＋
S₃′，S₀′＋S₂′，S₁′＋S₃′を算出する加算手段と、
シンドローム演算手段の出力と加算手段の出力に基い
て、シンドロームS₀，S₁，S₂，S₃がすべて「０」である
ことを検出する誤りゼロ検出手段、及び、S₀′＝S₁′＝
S₂′＝S₃′≠０であることを検出する単一誤り検出手段
と、加算手段の出力を入力し、（S₀′＋S₁′）（S₂′＋
S₃′），（S₁′＋S₂′）^２，（S₀′＋S₂′）（S₂′＋
S₃′），（S₁′＋S₂′）（S₁′＋S₃′）を算出する乗算
手段と、該乗算手段の出力に基いて、（S₀′＋S₁′）（S₂′＋S₃′）＝（S₁′＋S₂′）^２（S₀′＋S₂′）（S₂′＋S₃′）＝（S₁′＋S₂′）（S₁′
＋S₃′）が成立するか否かを検出する二重誤り検出手段と、単一
誤り検出手段の検出出力と二重誤り検出手段の最初の検
出出力に基いて前記計数手段の計数値ｊを保持する第１
の保持手段と、二重誤り検出手段の２度目の検出出力に
基いて前記計数手段の計数値ｉを保持する第２の保持手
段とを備えることにより、前記課題を解決するものであ
る。

（ホ）作用上述の手段によれば、シンドロームS₀，S₁，S₂，S
₃は、シンドローム演算手段に於いて、シンボルが順次
印加されるタイミングにより、シンボルに各々1,α，α
^２，α^３を乗算し、その乗算結果と次のシンボルを加算
する動作を繰り返えすことによって求められ、また、求
められたシンドロームS₀，S₁，S₂，S₃は、クロック信号
によりシンドローム演算手段に於いて1,α，α^２，α^３
で割算される。ここで、単一誤りは、割算の商S₀′，
S₁′，S₂′，S₃′がS₀′＝S₁′＝S₂′＝S₃′≠０である
かを検出するのみで行え、また、誤り位置は、演算の回
数を計数する計数手段の値として求められる。更に、二
重誤りは、商S₀′，S₁′，S₂′，S₃′を加算手段によっ
て加算してS₀′＋S₁′，S₂′＋S₃′，S₁′＋S₂′，S₁′
＋S₂′を求め、この出力に基いて乗算手段で（S₀′＋
S₁′）（S₂′＋S₃′）と（S₁′＋S₂′）^２を算出し、こ
れが等しいか否かを二重誤り検出手段で検出すると共
に、等しい場合に、加算手段でS₀′＋S₂′，S₂′＋
S₃′，S₁′＋S₂′，S₁′＋S₃′を求め、この出力に基い
て乗算手段で（S₀′＋S₂′）（S₂′＋S₃′）と（S₁′＋
S₂′）（S₁′＋S₃′）を算出し、これが等しいか否かを
検出する動作をシンドロームの割算毎に行って検出す
る。このとき、（S₀′＋S₁′）（S₂′＋S₃′）＝（S₁′＋S₂′）^２（S₀′＋S₂′）（S₂′＋S₃′）＝（S₁′＋S₂′）（S₁′
＋S₃′）の２式が共に成立したときの割算の回数がｊとｉの２回
であるとき二重誤りがあったことが検出され、その誤り
位置は、計数手段の計数値として得られる。

従って、乗算や加算を行う回路を単純化することがで
き、また、タイミング信号も少なくなるものである。

（ヘ）実施例先ず、実施例を説明する前に本発明のデータ誤り検出
について説明する。C₁誤り検出の場合、前述した（１）
式によりシンボルからシンドロームS₀，S₁，S₂，S₃を求
めるのであるが、本発明の場合（１）式を次のように書
き変える。

これは、（１）式に於けるシンボルD₀〜D₃₁の添字を逆
に付け替えたものであり、（１）′式のシンボルD₃₁は
実際のシンボルのD₀である。即ち、実際のシンボルはデ
ィスクから読み出された順にD₀，D₁，D₂…D₃₁としてい
るが、本発明では、逆にD₃₁，D₃₀…D₀としているので、
所謂、アドレスが逆に付されたものとなっている。

シンボルD₃₁〜D₀に誤りがなければ、シンドローム
S₀，S₁，S₂，S₃はすべて「０」となる。しかし、シンボ
ルD_iとD_j（ｊ≦ｉ）に誤りが発生した場合シンドローム
は、となる。尚、E_i及びE_jは各々誤差成分である。

この算出されたシンドロームS₀，S₁，S₂，S₃を各々1,
α，α^２，α^３でｊ回割ったとき、各々S₀′，S₁′，
S₂′，S₃′となったとすると、となる。従って、（３）式から S₀′＋S₁′＝E_i（１＋α^i-j） ……（４） S₁′＋S₂′＝α^i-jE_i（１＋α^i-j） ……（５） S₂′＋S₃′＝α^2(i-j)E_i（１＋α^i-j） ……（６） S₀′＋S₂′＝E_i（１＋α^i-j）^２ ……（７） S₁′＋S₃′＝α^i-jE_i（１＋α^i-j）^２ ……（８）が求められる。

ここで、単一誤りの場合、ｉ＝j,E_i＝０と考えると
（４），（５），（６）式から、 S₀′＋S₁′＝S₁′＋S₂′＝S₂′＋S₃′＝０……（９）（S₀′＝S₁′＝S₂′＝S₃′≠０）が得られる。従って、（９）式が成立することを検出す
ることにより、単一誤りを検出できる。このときの誤り
位置は、シンドロームS₀，S₁，S₂，S₃を割った回数ｊで
示され、誤差成分E_jはシンドロームS₀の値となる。

一方、二重誤りの場合、（４）（５）式から、（５）（６）式から、（７）（８）式からが得られ、また、（10）（11）（12）式から（S₀′＋S₁′）（S₂′＋S₃′）＝（S₁′＋S₂′）^２……
…（13）（S₀′＋S₂′）（S₂′＋S₃′）＝（S₁′＋S₂′）（S₁′
＋S₃′） ………（14）が得られる。即ち、シンドロームS₀，S₁，S₂，S₃を1,
α，α^２，α^３で割った回数がｊとｉのとき（13）（1
4）式が成立する。これにより二重誤りと誤り位置ｊと
ｉが求められる。

誤差成分E_iは、（４）式からと求められる。（15）式に於いて、１＋α^i-jはガロア
フィールドにおけるα^Ｘと変換することができ、ｉ−ｊ
の値をアドレスとしたROMによってα^Ｘに変換し、S₀′
＋S₁′をα^Ｘで割ってE_iを求める。誤差成分E_jはS₀＝E_i
＋E_jから、E_j＝S₀−E_iによって求められる。

上述の誤り検出の方法に従って構成された誤り検出回
路の実施例を第１図に示す。第１図に於いてRAM（１）
は、ディスクから読み出され、EFM変換された各々のフ
レームのシンボルD₀〜D₃₁（添字は実際のアドレス順序
を示す）がアドレス制御回路（図示せず）により予め定
められた順序で書き込まれ、また、C₁とC₂の誤り検出及
び訂正時やDA変換のための出力時に読み出し及び書き込
みが為されるメモリであり、８ビットのデータバス
（２）に接続されている。シンドローム演算手段（３）
（４）（５）（６）は、各々データバス（２）に接続さ
れ、RAM（１）から順次読み出されて来るシンボルD₃₁〜
D₀（添字は実際と逆のアドレスであり、以下逆のアドレ
スを使用する。）を入力して、前述した（１）′式の演
算を行うと共に、算出されたシンドロームS₀，S₁，S₂，
S₃を各々1,α，α^２，α^３で割り、S₀′，S₁′，S₂′，
S₃′を算出するものである。また、シンドローム演算手
段（３）（４）（５）（６）は、RAM（１）からシンボ
ルD₃₁〜D₀を読み出すタイミング信号SYRAMと割算を実行
させるタイミング信号SYNDCLで作られるクロックパルス
SCLKで動作し、シンドロームの計算と割算の切換えが制
御信号SCONTで行われる。

加算手段（７）（８）（９）（10）は、各々８ビット
のデータが印加される２個の入力を有し、印加されたデ
ータの各ビットのE-ORにより、モジロ２の和を行うもの
である。加算手段（７）の入力には、シンドローム演算
手段（４）と（５）の出力S₁′とS₂′が印加され、加算
手段（８）の入力には、シンドローム演算手段（４）の
出力S₁′と選択手段（マルチプレクサMPX）（11）の出
力が印加される。マルチプレクサ（11）は、シンドロー
ム演算手段（５）と（６）の出力S₂とS₃を入力し、いず
れか一方を選択するものであり、従って、加算手段
（８）は、S₁′＋S₂′又はS₁′＋S₃′の加算を行うこと
になる。一方、加算手段（９）の入力には、シンドロー
ム演算手段（５）と（６）の出力S₂′とS₃′が印加さ
れ、加算手段（10）の入力には、シンドローム演算手段
（３）の出力S₀′と選択手段（マルチプレクサMPX）（1
2）の出力が印加される。マルチプレクサ（12）は、シ
ンドローム演算手段（４）と（５）の出力S₁′とS₂′を
入力し、いずれか一方を出力するものであり、従って、
加算手段（10）は、S₀′＋S₁′又はS₀′＋S₂′の加算を
行うことになる。

誤りゼロ検出手段（13）及び単一の誤り検出手段（1
4）は、加算手段（７）（９）（10）の出力、及び、シ
ンドローム演算手段（３）の出力S₀′を入力し、誤りゼ
ロ及び単一誤りを検出するものである。即ち、誤りゼロ
検出手段（13）は、シンドロームS₀，S₁，S₂，S₃を算出
した時点に於いて、S₀＝０であり、且つ、S₀＋S₁＝S₁＋
S₂＝S₂＋S₃であることを検出したとき、シンボルD₃₁〜D
₀は正しく誤りがないと判別して検出信号ZEを出力す
る。一方、単一誤り検出手段（14）は、シンドローム演
算手段（３）（４）（５）（６）が計算されたシンドロ
ームS₀，S₁，S₂，S₃を1,α，α^２，α^３で１回割る毎
に、その商がS₀′≠０、且つ、（９）式が成立するか否
かを検出し、S₀′≠０で（９）式が成立したときにシン
ボルに単一誤りがあったと判別して検出出力1Eを出力す
る。

乗算手段（15）は、加算手段（７）及び（８）からの
８ビット出力を乗算するものであり、マルチプレクサ
（11）がS₂′を選択しているときには、乗算出力（S₁′
＋S₂′）_２、即ち、（13）式の右項を出力し、マルチプ
レクサ（11）がS₃′を選択しているときには、乗算出力
（S₁′＋S₂′）（S₁′＋S₃′）、即ち、（14）式の右項
を出力する。一方、乗算手段（16）は、加算手段（９）
及び（10）からの８ビット出力を乗算するものであり、
マルチプレクサ（12）がS₁′を選択しているときには、
乗算出力（S₂′＋S₃′）（S₀′＋S₁′）、即ち、（13）
式の左項を出力し、マルチプレクサ（12）がS₂′を選択
しているときには、乗算出力（S₂′＋S₃′）（S₀′＋
S₂′）、即ち、（14）式の左項を出力する。この、乗算
手段（15）及び（16）の出力は、二重誤り検出手段（1
7）に印加される。二重誤り検出手段（17）は、乗算手
段（15）及び（16）の８ビット出力が一致するか否かを
各ビットのE-ORによって判定すると共に、一致検出が為
されたときには、シンドローム演算手段（３）（４）
（５）（６）の割算を停止させるための禁止信号INHを
出力し、更に、マルチプレクサ（11）及び（12）を制御
する制御信号MCONTを出力する。即ち、マルチプレクサ
（11）及び（12）は、制御信号MCONTが出力される前
は、S₂′とS₁′を選択しているため、二重誤り検出手段
（17）は、最初に、（13）式が成立するか否かを検出
し、（13）式の成立が検出されたとき、制御信号MCONT
によって、マルチプレクサ（11）及び（12）でS₃′と
S₂′が選択されるために、二重誤り検出手段（17）は
（14）式が成立するか否かを検出することになる。この
二重誤り検出手段（17）の検出動作は、シンドローム演
算手段（３）（４）（５）（６）で1,α，α^２，α^３の
割算が行われる毎に為される。更に、二重誤り検出手段
（17）に於いて、（13）式及び（14）式の成立が最初に
検出された場合には、このことを内部のフラグに記憶す
ると共に、制御信号JDFCを出力し、制御信号MCONT及び
禁止信号INHの出力を止め、次に（13）式及び（14）式
が成立するか否かを検出するために、シンドローム演算
手段（３）（４）（５）（６）の割算を続けさせる。ま
た、二重誤り検出手段（17）は、内部のフラグに基いて
２度目に（13）式及び（14）式の成立を検出した場合に
は、２個以上のシンボルに誤りがあると判断して、検出
出力2Eを出力する。更に、３度目に（13）式及び（14）
式の成立を検出した場合には、訂正不能の誤りがあると
判断して信号COIN3を出力する。一方、二重誤り検出手
段（17）には、誤りゼロ検出手段（13）及び単一誤り検
出手段（14）から検出出力ZE及び1Eが印加されており、
検出出力ZE又は1Eが発生したときには、二重誤り検出手
段（17）は禁止信号INHを出力して、その後のシンドロ
ーム演算手段（３）（４）（５）（６）の割算を停止さ
せる。

計数手段（18）は、シンドローム演算手段（３）
（４）（５）（６）に1,α，α^２，α^３の割算を実行さ
せるクロックパルスSCLK1を計数して、その割算をした
回数を計数する６ビットのカウンタであり、その下位５
ビットの出力は、第１の誤り位置保持手段であるＪ−ラ
ッチ（19）と第２の誤り位置保持手段であるＩ−ラッチ
（20）に印加される。Ｊ−ラッチ（19）は、５個のD-FF
から成り、そのラッチ動作は、単一誤り検出手段（14）
の検出出力1Eと二重誤り検出手段（17）の出力JDFCによ
って制御され、検出出力1EあるいはJDFCが出力されたと
き計数手段（18）の計数値を誤り位置ｊを示すデータと
して保持する。また、Ｉ−ラッチ（20）は、５個のD-FF
から成り、そのラッチ動作は、二重誤り検出手段（17）
の出力2Eによって制御され、出力2Eの発生時に計数手段
（18）の計数値を誤り位置ｉを示すデータとして保持す
る。Ｊ−ラッチ（19）とＩ−ラッチ（20）に保持された
誤り位置ｊとｉは共にインバータ（21）（22）で反転さ
れマルチプレクサ（23）により選択されてRAM（１）の
アドレス制御回路（図示せず）に供給される。即ち、誤
り位置ｊ及びｉは、誤りの発生したシンボルのアドレス
を指定し、そのシンボルの訂正を行うために使用され
る。ここで、インバータ（21）（22）によって、ｊとｉ
のデータを反転するのは、前述した如く、シンボルD₀〜
D₃₁のアドレスを逆に付与したため、それを元に戻すた
めである。

また、計数手段（18）の６ビット目の出力Q₆は、訂正
不能検出手段（24）に印加される。訂正不能検出手段
（24）は、更に印加される検出出力ZE,1E,2E及びCOIN3
に基いてシンボルに３個以上の誤りがあって訂正が不能
であることを検出するものである。即ち、検出出力ZE及
び1Eが出力されず、且つ、信号COIN3が出力されたと
き、及び、計数手段（18）の出力Q₆が“1"となってシン
ドローム演算手段（３）（４）（５）（６）の割算が32
回又は28回終了しても検出出力ZE,1E,及び2Eが出力され
なかったときに、訂正不能として検出出力NGを出力す
る。

ｉ−ｊカウンタ（25）は、（15）式に示された誤差成
分E_iを算出するのに必要な誤り位置の差ｉ−ｊを求める
ｉ−ｊ算出手段であり、クロックパルスSCLK1を計数す
る５ビットのカウンタである。このｉ−ｊカウンタ（2
5）は、二重誤り検出手段（17）が最初に（13）式及び
（14）式の成立を検出したときにセットされる内部フラ
グの出力2EF1の反転信号によってリセットが解除され、
２回目の検出時に出力される検出出力2Eによってクロッ
クパルスSCLK1が遮断されて計数が停止される。従っ
て、二重誤りの場合、ｊ＋１回目の割算から計数が開始
され、ｉ回目の割算で計数が停止するのであり、計数値
はｉ−ｊとなる。

S₀′＋S₁′レジスタ（26）は、８個のD-FFで構成され
たS₀′＋S₁′保持手段であり、そのラッチ動作は、二重
誤り検出手段（17）が最初に（13）式及び（14）式の成
立を検出したときの出力JDFCによって為され、加算手段
（10）から出力されるS₀′＋S₁′を保持する。誤差算出
手段（27）は、S₀′＋S₁′レジスタ（26）の出力とｉ−
ｊカウンタ（25）の出力を入力し、（15）式に基いて誤
り位置ｉの誤差成分E_iを算出するものであり、１＋α
^i-jをα^Ｘに変換するデコーダ方式が用いられ、演算を
単純化している。誤差算出手段（27）の出力E_iが印加さ
れた加算手段（28）は、誤差成分E_iとE_jの和であるS₀′
（シンドロームS₀と等しい）と誤差算出手段（27）で算
出された誤差成分E_iとのモジロ２の和を求めるものであ
り、各ビット毎のE-ORにより誤差成分E_jを求める。算出
された誤差成分E_i及びE_jは、各々マルチプレクサ（29）
に印加され、マルチプレクサ（23）と同じ制御信号SEL
によって選択出力される。即ち、マルチプレクサ（23）
に於いて、誤り位置データｉが選択出力されたときに
は、マルチプレクサ（29）からは誤差成分E_iが出力さ
れ、誤り位置データｊが選択されたときには誤差成分E_j
が選択される。マルチプレクサ（29）の出力が印加され
た加算手段（30）と８ビットのD-FFから成るレジスタ
（31）は、誤り訂正を行うものであり、マルチプレクサ
（23）から選択されてアドレス制御回路に印加された誤
り位置データｉまたはｊに基いてRAM（１）から読み出
された誤りシンボルD_iあるいはD_jがレジスタ（31）に保
持され、加算手段（30）に於いて、誤りシンボルD_iある
いはD_jと誤差成分E_iあるいはE_jのモジロ２の和が為さ
れ、その加算結果、即ち、訂正されたシンボルは、再
び、RAM（１）の同じアドレスに記憶される。加算手段
（30）の動作は、訂正制御手段（32）から出力される制
御信号ENAによって制御され、誤り無しと訂正不能の場
合には、加算動作は為されず、単一誤りと二重誤りの場
合に加算動作が為される。

以上、説明した誤り検出及び訂正回路は、C₁誤り検出
及び訂正とC₂誤り検出及び訂正の両方に使用される回路
であるが、C₂誤り検出及び訂正の場合には、シンボルの
数がD₀〜D₂₇の28個となるため、シンドローム演算手段
（３）（４）（５）（６）でシンドロームS₀，S₁，S₂，
S₃を計算するタイミング数は、28個であり、また、1,
α，α^２，α^３で割る回数は、27回となる。そこで、C₂
誤り検出及び訂正を行う期間では、最初に計数手段（1
8）に「４」をプリセットするようにしている。この点
についての詳細は後述する。

次に、第１図に示された回路の主な具体例を以下に説
明する。

第２図は、シンドローム演算手段（３）（４）（５）
（６）を実現する回路図であり、データバス（２）に送
出されたシンボルの各ビットb₀〜b₇が各々印加されるE-
ORゲート（36）と、E-ORゲート（36）の出力が印加され
た８個のD-FF（37）と、D-FF（37）の出力が各々印加さ
れたα^ｎ演算素子（38）及び1/α^ｎ演算素子（39）と、
各演算素子（38）（39）の出力を選択してE-ORゲート
（36）の各入力に印加するマルチプレクサ（40）とから
構成される。D-FF（37）は、前述したタイミング信号SY
RAMとタイミング信号SYNDCLで作られるクロックパルスS
CLK1で動作し、マルチプレクサ（40）は、シンドローム
S₀，S₁，S₂，S₃の計算と1,α，α^２，α^３の割算とを切
換える制御信号SCONTにより制御される。即ち、シンド
ロームS₀，S₁，S₂，S₃の計算を行う際には、α^ｎ演算素
子（38）が用いられ、割算によりS₀′，S₁′，S₂′，
S₃′を算出する際には1/α^ｎ演算素子（39）が用いられ
る。

ところで、シンドローム演算手段（３）では、
（１）′式から明らかな如く、シンドロームS₀はシンボ
ルD₃₁〜D₀の和であり、また、S₀′はS₀を「１」で割っ
たものであるから、演算素子（38）はα^０であり、演算
素子（39）は1/α^０である。即ち、シンドローム演算手
段（３）の場合には、演算素子（38）（39）及びマルチ
プレクサ（40）は不要であり、D-FF（37）の各出力Q₀〜
Q₇を各々E-ORゲート（36）に直接印加すれば良い。従っ
て、シンボルD₃₁〜D₀を順次RAM（１）から読み出すタイ
ミング信号SYRAMにより、最初に読み出されたシンボルD
₃₁がD-FF（37）に入力され、次に読み出されたシンボル
D₃₀は、D-FF（37）の出力、即ち、D₃₁とE-ORゲート（3
6）でモジロ２の加算処理されてD-FF（37）に保持され
る。この動作を32回（D₃₁からD₀が読み出されるまで）
繰り返えすことにより、シンボルD₀が読み出されたとき
には、D-FF（37）の出力は、シンドロームS₀となる。

また、シンドローム演算手段（４）では、演算素子
（38）はαであり、演算素子（39）は1/αである。この
α演算素子（38）は、第３図（ａ）に示される如く、入
力I₀〜I₇と出力O₀〜O₇が結線され、３個のE-ORゲート
（41）が設けられたものであり、また、1/α演算素子
（39）は、第３図（ｂ）に示される如く、入力I₀〜I₇と
出力O₀〜O₇が結線され、同じく３個のE-ORゲート（42）
が設けられたものである。従って、シンドローム演算手
段（４）では、タイミング信号SYRAMにより、最初にRAM
（１）から読み出されD-FF（37）に記憶されたシンボル
D₃₁は、α演算素子（38）によりαD₃₁の乗算結果として
E-ORゲート（36）に印加され、次にシンボルD₃₀が読み
出されたときには、E-ORゲート（36）に於いて、αD₃₁
＋D₃₀の加算が為され、その結果がD-FF（37）に記憶さ
れる。この動作を32回繰り返えすことにより、（１）′
式に示されたシンドロームS₁が算出され、D-FF（37）の
出力Q₀〜Q₇から出力される。一方、1/α演算素子（39）
を選択してE-ORゲート（36）の入力b₀〜b₇を“0"とした
状態でタイミング信号SYNDCLを１個印加する毎に、D-FF
（37）に保持されたシンドロームS₁が1/α演算素子（3
9）により1/αされてD-FF（37）に保持され、出力Q₀〜Q
₇は、となる。従って、タイミング信号SYNDCLを順次31個印加
することにより、S₁／αからS₁／α³¹までのS₁′が算出
できる。

更に、シンドローム演算手段（５）の演算素子（38）
はα^２であり、演算素子（39）は1/α^２である。このα
^２演算素子（38）は、第３図（Ｃ）に示される入出力関
係にある素子であり、これは、第３図（ａ）のα演算素
子を２段直列接続したものである。一方、1/α^２演算素
子（39）は、第３図（ｄ）に示される入出力関係にある
素子で、これも、第３図（ｂ）の1/α演算素子を２段直
列接続したものである。また、シンドローム演算手段
（６）の演算素子（38）はα^３であり、演算素子（39）
は1/α^３である。α^３演算素子は、第３図（ａ）を３段
直列接続したもので、1/α^３演算素子は第３図（ｂ）を
３段直列接続したものである。いずれのシンドローム演
算手段（５）（６）も前述と同様にタイミング信号SYRA
Mにより（１）′式のシンドロームS₂及びS₃を算出し、
タイミング信号SYNDCLにより、各々（３）式の演算が為
され、1/α^２〜1/α⁶²のS₂′と1/α^３〜1/α⁹³のS₃′が
算出できる。

第４図は、第１図に示された乗算手段（15）及び（1
6）を構成する回路の模式図である。リードソロモン符
号法で取り扱われるデータは、ガロアフイールドのデー
タであり、その乗算は、ANDゲートとE-ORゲートのみで
行なうことができる。第４図に於て、A₀〜A₇は乗算手段
の一方の入力に印加される８ビットデータであり、B₀〜
B₇は乗算手段の他方の入力に印加される８ビットデータ
である。また、（44）はANDゲート、（45）はANDゲート
とE-ORゲートから構成された複合ゲート、（46）はE-OR
ゲートである。データA₀〜A₇とデータB₀〜B₇の各ビット
は、マトリクス状に配置されたANDゲート（44）と複合
ゲート（45）に供給され、ANDゲート（44）の２本の入
力に各々印加されるとともに、複合ゲート（45）中のAN
Dゲートの２本の入力に各々印加される。従って、ANDゲ
ート（44）と複合ゲート（45）中のANDゲートにより、
通常の算数計算のようにデータA₀〜A₇とデータB₀〜B₇の
各ビットの論理積が得られる。複合ゲート（45）中のE-
ORゲートには、各ビット毎に論理積出力のモジロ２の和
を求めるために、複合ゲート（45）中のANDゲートの出
力が一方の入力に、前段のANDゲート（44）あるいは複
合ゲート（45）の出力が他方の入力に印加される。ま
た、E-ORゲート（46）は、ANDゲート（44）と複合ゲー
ト（45）によって得られたモジロ２の和の演算出力の15
ビットのうち、上位７ビットを選択して下位８ビットの
出力とモジロ２の和の演算を行なうものである。即ち、
ガロアフイールドに於ては、上位ビットは下位ビットの
選択的な和として表わされる。例えば、第９ビットは、
第１ビット、第３ビット、第４ビット、及び、第５ビッ
トのモジロ２の和として表わされるので、E-ORゲート
（46）を第４図の如く配置することによって乗算出力X₀
〜X₇が得られる。このように、乗算手段（15）及び（1
6）は、各々クロックパルスを用いることなく、64個のA
NDゲートと77個のE-ORゲートで構成することができ、デ
ータが入力される毎に乗算結果をリアルタイムで出力す
るのである。

第５図は、誤差算出手段（27）の回路図であり、ｉ−
ｊカウンタ（25）からの計数値を入力しアドレス信号a₁
〜a₃₁を出力するデコーダ（48）と、アドレス信号a₁〜a
₃₁を入力するROM（49）と、ROM（49）の出力により、
S₀′＋S₁′の８ビットデータ（下位ビットからA,B,C,…
…G,Hとする）を選択的に加算し、誤差成分E_iの各ビッ
トE_i-0〜E_i-7（計８ビット）を作成する選択加算回路
（50）とから構成される。前述した如く、誤差算出手段
（27）は、（15）式を演算するものであり、この場合、
１＋α^i-jはα^Ｘと変換することができ、ROM（49）は、
１＋α^i-jからα^Ｘの変換を行うと共に、８ビットのデ
ータをα^Ｘで割った場合の結果の各ビット構成を決定す
るものである。例えば、ｉ−ｊ＝１の場合、１＋αはα
²⁵と変換され、S₀′＋S₁′をα²⁵で割った結果得られる
誤差成分E_iの各ビットは、 E_i-7＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ E_i-6＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ E_i-5＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ E_i-4＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ E_i-3＝Ｅ＋Ｆ＋Ｇ＋Ｈ E_i-2＝Ａ＋Ｂ＋Ｃ E_i-1＝Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ E_i-0＝Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈとなる。従って、各E_i-7〜E_i-0を作成する選択加算回路
（50）は、ANDゲート（51）に於いて、ROM（49）から各
々出力された信号に基いて、S₀′＋S₁′の８ビットデー
タＡ〜Ｈを選択し、E-ORゲート（52）によりモジロ２の
加算を行う。従って、実際の割算を行わなくとも、ｉ−
ｊカウンタ（25）の計数値の印加により、誤差成分E_iが
リアルタイムで得られる。

次に、第１図に示された回路によりC₁及びC₂誤り検出
及び訂正の動作を第６図を参照して簡単に説明する。

第６図に示す如く、１フレームの処理期間は、T₁〜T₆
のタイミングとT₁〜T₆の各々を構成するt₀〜t₄₈の49個
のタイミングから成る。C₁誤り検出及び訂正は、T₁〜T₃
のタイミングで実行され、C₂誤り検出及び訂正は、T₄〜
T₆のタイミングで実行される。先ず、タイミングT₁のt₀
に於いて発生するクリアパルスCINTにより、シンドロー
ム演算手段（３）（４）（５）（６）及び各部のD-FF等
がリセットされる。このタイミングT₁は、RAM（１）に
記憶された32個のシンボルD₃₁〜D₀を順次読み出してシ
ンドロームS₀′，S₁′，S₂′，S₃′を計算するタイミン
グであり、タイミングt₀〜t₄₈の中にタイミング信号SYR
AMが32個発生するよう振り分けられている。従って、32
個目のタイミング信号SYRAMが発生したときには、シン
ドロームS₀，S₁，S₂，S₃が計算し終わる。次に、タイミ
ングT₂は、誤り検出を行うタイミングであり、その中に
タイミング信号SYNDCLが32個以上発生するように振り分
けられている。また、タイミングT₂のタイミングt₀で発
生するクリアパルスSINTにより、第１図に示されたAND
ゲート（53）の出力が発生し計数手段（18）に「０」が
プリセットされる。従って、タイミング信号SYNDCLが発
生する毎に、計数手段（18）がカウントアップすると共
に、シンドローム演算手段（３）（４）（５）（６）に
於いて1,α，α^２，α^３の割算が１回実行され、その結
果に基いて単一誤り検出及び二重誤り検出が為される。
タイミング信号SYNDCLがすべて発生し終った時、単一誤
りあるいは二重誤りがあった場合には、その誤り位置の
一方ｊがｊ−ラッチ（19）に他方のｉがｉ−ラッチ（2
0）に保持され、また、誤り位置の差がｉ−ｊカウンタ
（25）に、S₀′＋S₁′がレジスタ（26）に保持されてい
る。更に、誤り無し、単一誤り、二重誤り、あるいは訂
正不能の検出結果は、訂正制御手段（32）に指示されて
いる。タイミングT₃は訂正の実行を行うタイミングであ
り、T₃のタイミング中に制御信号SELにより誤り位置ｉ
を選択してそのアドレスのシンボルD_iを読み出すタイミ
ングと、加算手段（30）で訂正されたシンボルD_iを再び
RAM（１）の同一アドレスに書き込むタイミングとが振
り分けられ、同様に誤り位置ｊの訂正を行う読み出し及
び書き込みのタイミングが振り分けられている。

C₂誤り検出及び訂正の場合、対象となるシンボルはD
₂₇〜D₀の28個である。従って、タイミングT₄に於いて、
シンボルD₂₇〜D₀を読み出しシンドロームS₀，S₁，S₂，S
₃を計算するタイミング信号SYRAMは28個である。タイミ
ングt₀で発生するクリアパルスSINTにより、C₁誤り検出
及び訂正時に保持されたデータがすべてクリアされ、そ
の後、28個のタイミング信号SYRAMにより、C₂のシンド
ロームS₀，S₁，S₂，S₃が得られる。タイミングT₅に於い
て、タイミングt₀でクリアパルスSINTが発生すると第１
図のANDゲート（54）の出力により計数手段（18）に
「４」がプリセットされる。

ここで、「４」をプリセットする意味を説明する。前
述した如くRAM（１）内には、アドレス０１２３ ………30 31 シンボル D₀ D₁ D₂ D₃ ………D₃₀ D₃₁ i,jの値 31 30 29 28 ………1 ０のように、ディスクから読み出されたシンボル順にアド
レスが付されている。しかし、（１）式の如く、シンボ
ルD₀〜D₃₁に乗算されるαの指数は、アドレスと逆であ
り、第１図の回路で求められるｉ及びｊは実際のアドレ
スと逆になる。従って、第１図に示される如く、ｉ及び
ｊを表わす５ビットのバイナリーデータ（2⁵＝32であ
る）をインバータ（21）（22）で反転することで実際の
アドレスが得られる。しかし、C₂誤り検出及び訂正の場
合には、処理されるシンボルは、アドレス０〜27までの
シンボルであるため、ｉ及びｊの取り得る数値は０〜27
となる。従って、i,jの数値をそのまま反転したので
は、実際のアドレスと「４」ずれてしまうので、反転す
る前に「４」を加算しなければならない。即ち、「４」
を加算する加算回路が必要となるが、ｊを計数する計数
手段（18）に予め「４」をプリセットしておけば加算回
路は不必要で、全く同じ回路を使用することができる。

計数手段（18）に「４」がプリセットされた後、タイ
ミングT₅中に発生されるタイミング信号SYNDCLは、28個
以上であり、この信号により前述のタイミングT₂と全く
同様の動作によりC₂の誤り検出が為される。そして、タ
イミングT₆に於いて、タイミングT₃と同じ動作によりC₂
の誤り訂正が実行される。

（ト）発明の効果上述の如く本発明によれば、RAMからシンボルを読み
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームS₀，S₁，S₂，S₃を1,α，α^２，α^３で割るタ
イミング信号により誤り検出が実現できるため、演算に
必要なタイミング信号の数が減少する。また、誤り検出
の演算を直接行うための対数変換等のROMが不必要とな
り、回路構成が簡単となって素子数が減少する利点があ
る。更に、誤り検出速度も速くなる利点も有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第３図は第２図に示されたα^ｎ及び1/
α^ｎ演算素子を示す回路図、第４図は乗算手段の構成を
示す模式図、第５図は誤差算出手段の構成を示す回路
図、第６図は第１図の実施例の動作を示すタイミング図
である。（１）……RAM、（２）……データバス、（３）（４）
（５）（６）……シンドローム演算手段、（７）（８）
（９）（10）……加算手段、（11）（12）……マルチプ
レクサ、（13）……誤りゼロ検出手段、（14）……単一
誤り検出手段、（15）（16）……乗算手段、（17）……
二重誤り検出手段、（18）……計数手段、（19）……Ｊ
−ラッチ、（20）……Ｉ−ラッチ、（24）……訂正不能
検出手段、（25）……ｉ−ｊカウンタ、（26）……S₀′
＋S₁′レジスタ、（27）……誤差算出手段、（28）（3
0）……加算手段、（32）……訂正制御手段。

Claims

(57)【特許請求の範囲】

【請求項１】パリティデータを含む複数のデータを入力
し、シンドロームS₀，S₁，S₂，S₃を算出し、該シンドロ
ームS₀，S₁，S₂，S₃を各々1,α，α^２，α^３（αは８次
の原始多項式の根）で割算するシンドローム演算手段
と、該シンドローム演算手段が前記1,α，α^２，α^３の
割算を実行した回数を計数する計数手段と、前記シンド
ローム演算手段の出力S₀′，S₁′，S₂′，S₃′に基づい
て、（S₀′＋S₁′）（S₂′＋S₃′）＝（S₁′＋S₂′）^２が成立するか否かを検出する二重誤り検出手段と、該二
重誤り検出手段の最初の検出出力に基づいて前記計数手
段の計数値ｊを保持する第１の誤り位置データ保持手段
と、前記二重誤り検出手段の２度目の検出出力に基づい
て前記計数手段の計数値ｉを保持する第２の誤り位置デ
ータ保持手段とを備えたことを特徴とするデータ誤り検
出回路。
【請求項２】パリティデータを含む複数のデータを入力
し、シンドロームS₀，S₁，S₂，S₃を算出し、該シンドロ
ームS₀，S₁，S₂，S₃を各々1,α，α^２，α^３（αは８次
の原始多項式の根）で割算するシンドローム演算手段
と、該シンドローム演算手段が前記1,α，α^２，α^３の
割算を実行した回数を計数する計数手段と、前記シンド
ローム演算手段の出力S₀′，S₁′，S₂′，S₃′に基づい
て、前記シンドロームS₀，S₁，S₂，S₃が全て「０」であ
ることを検出する誤りゼロ検出手段、及び、S₀′＝S₁′
＝S₂′＝S₃′≠０であることを検出する単一誤り検出手
段と、前記シンドローム演算手段の出力S₀′，S₁′，
S₂′，S₃′に基づいて、（S₀′＋S₁′）（S₂′＋S₃′）＝（S₁′＋S₂′）^２が成立するか否かを検出する二重誤り検出手段と、前記
単一誤り検出手段の検出出力又は前記二重誤り検出手段
の最初の検出出力に基づいて前記計数手段の計数値ｊを
保持する第１の誤り位置データ保持手段と、前記二重誤
り検出手段の２度目の検出出力に基づいて前記計数手段
の計数値ｉを保持する第２の誤り位置データ保持手段と
を備えたことを特徴とするデータ誤り検出回路。
【請求項３】請求項１又は２記載のデータ誤り検出回路
は、更に、前記計数値ｉとｊの差を求めるｉ−ｊ算出手
段と、前記シンドローム演算手段の出力S₀′，S₁′を入
力しS₀′＋S₁′を算出する加算手段と、前記二重誤り検
出手段の最初の検出出力に基づいて前記加算手段の出力
S₀′＋S₁′を保持するS₀′＋S₁′保持手段と、該S₀′＋
S₁′保持手段の出力S₀′＋S₁′と前記ｉ−ｊ算出手段の
出力ｉ−ｊに基づいて誤差成分E_i＝（S₀′＋S₁′）／
（１＋α^j-i）を算出する誤差算出手段とを備えたこと
を特徴とするデータ誤り検出回路。
【請求項４】請求項３記載のデータ誤り検出回路は、更
に、前記誤差成分E_iとシンドロームS₀を加算して誤差成
分E_jを算出する第２の加算手段と、前記計数値j,iに基
づき前記複数のデータを記憶する記憶手段から誤り成分
を含むデータDj,Diを読み出す手段と、該読み出された
データDj,Diに各々Ej,Eiを加算して誤りを訂正する第３
の加算手段とを備えたことを特徴とするデータ誤り検出
回路。