JPH01268318A - データ誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、コンパクトディスク（ＣＤ）再生装置に使用
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。

（ロ）従来の技術 ＣＤ再生装置は、ディスクからＥＦＭ信号の形で読み出
されたデータから８ビツトのシンボルを作成し音楽信号
データを復元しているが、このシンボルにデータの誤り
が発生することがある。これは、ディスクにビットを書
き込む際の欠陥、ディスクの取扱い中に生じたキズ等に
よる欠陥、あるいは、再生装置の機械的な変動や乱れに
よって発生する欠陥に原因する。そこで、データ誤りの
検出及び訂正のために、ＣＤではクロス・インターリー
ブ・リード・ソロモン符号（ＣＩＲＣ）と呼ばれる方式
が用いられている。

この方式を概略説明する。先ず、ディスクにデータを記
録する場合、右チャンネルと左チャンネルの各々６個の
１６ビツト音楽信号データを各々８ビツトのシンボルに
分割し、合計２４個のシンボルが作成される。これらは
、選択的に遅延され組み替えられた後、リード・ソロモ
ン符号法に基いてＣ１のパリティデータＱ、　、　Ｑｔ
　、　Ｑ、　、　Ｑａ　（各８ビツト）が付される。更
に、この２８個のシンボルは、各々異なった時間遅延さ
れ、Ｃ１のパリティデータＰａ　、　Ｐ＋　、　Ｐａ　
、　Ｐｓ　（各８ビツト）が、同様にリード・ソロモン
符号法に基いて作成され付加される。そして、合計３２
個のシンボルは選択的に遅延され、そのうちのパリティ
データＱ、、Ｑ、。

Ｑ、　、　Ｑｓ及びＰ−、Ｐ＋　、　Ｐｇ　、　Ｐ−が
反転されて書き込み用のデータ群となり、ＥＦＭ（８−
１４変調）変調されてフレーム同期信号と共にディスク
に記録される。

また、ディスクの再生時には、読み出されたＥＦＭ信号
から３２個の８ビツトのシンボルが作成され、これらは
、記録時と逆の処理が為される。

即ち、３２個のシンボルは、選択的に遅延され、パリテ
ィデータＱｏ　、　Ｑ、　、　Ｑ、　、　Ｑｓ及びＰ＠
＊ＰＩ＊Ｐ＊ＴＰ、が反転されてＣＩデコード処理され
る。Ｃ，デコード処理は、各シンボルに基いてシンドロ
ームを計算し、算出されたシンドロームからリード・ソ
ロモン符号法に従って、誤り検出及び誤り訂正を行う。

更に、Ｃ＋デコード処理された２８個のシンボルは、各
々異なった時間遅延された後、Ｃ，デコード処理される
。Ｃ，デコード処理も同様に、各シンボルからシンドロ
ームを計算し、算出されたシンドロームからリード、ソ
ロモン符号法に従って、誤り検出及び誤り訂正を行う。

そして、Ｃ，デコード処理後の２４個のシンボルは、組
み替えられて選択的に遅延され、元の音楽信号データに
戻される。

尚、クロス・インターリーブ・リード・ソロモン符号法
を使用したＣＤ方式については、昭和５７年１１月２５
日に発行された「図解コンパクトディスク読本」（オー
ム社）の第１０３頁から第１１０頁までに詳細に記載さ
れている。

従来、リード・ソロモン符号法に基いて誤り検出する場
合、シンドロームの計算を次式に従って行う。

尚、αは８次の原始多項式 ％式％ 上記計算の結果、シンドロームＳ＊、Ｓ’ｔ、Ｓ＊、Ｓ
ｍがすべて「０」であれば誤り無しと判別される。

一方、ｊ番目のデータＤ１のみに誤りがあった場合には
、 ５、”！５．・５．　、　５−ｗｍ　５．・Ｓ。

Ｓ６≠ｏ、Ｓ、≠０．Ｓ！≠０．Ｓ、≠Ｏが成り立つこ
とを検出することにより、判別され、誤りデータ位置は
、 ５１　　　　。

Ｓ。

を算出し、その対数をとることによって求められる。

また、データＤ、とり、と番こ誤りがあった場合には、
Ｏ≦ｊ、ｉ≦３１．Ｊ＃ｉ が成立するので、これにより、ｊ及びｉが求められたと
き二重誤りと判別される。更に、により、データ誤差Ｅ
、及びＥ、が求められる。

上述のリード・ソロモン符号法によるＣＤのデータ誤り
検出及び訂正については、特開昭６０−７７５２９号公
報に詳細に記載されている。

（ハ）発明が解決しようとする課題 しかしながら、上述したデータ誤り検出及び訂正を実行
する回路は、対数変換用のＲＯＭや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返えし行わなければならないため、誤り検出や誤り
位置の算出に時間がかかり、また、計算のために必要な
タイミング信号の数が多くなる欠点があった。

（ニ）課題を解決するための手段 本発明は、上述した点に鑑みて創作されたものであり、
パリティデータを含む複数のデータに基いてシンドロー
ムｓ、、ｓ、、ｓ、、ｓ、を算出し、該シンドロームＳ
＊、Ｓｔ、Ｓ□、Ｓ、がすべて「０」であるとき誤り無
しと判定し、Ｓ　＊　、　Ｓ　１．　Ｓ　＊　、Ｓ　ｓ
がすべて「０」でないとき、Ｓ　−、Ｓ　１．　Ｓ　＊
　、　Ｓ−を１．α、α２．α３（αは８次の原始多項
式の根）で各々繰り返えし割算し、その割算毎にその商
Ｓ＊’、Ｓ＋’、Ｓ＊’、Ｓｓ’が５、’＝５．’ｘ５
．’＝５．’≠Ｏ・・・−−−−・−（ａ）式（Ｓ＠”
５１’）（Ｓｔ”Ｓｓ″）−（Ｓ、　’＋５．　’　）
”・・・・・・・・・（ｂ）式（ｓ＊’＋ｓ＊’）（ｓ
ｔ’＋ｓ、’）＝　　（ｓ、’＋ｓ、’）（ｓ、’＋ｓ
ｓ’）・・・・・・・・・（ｃ）式 を満足する否かを検出し、Ｓ、　’　ｗ　５　、　’　
ｍ　５　、　’　ｗ　５　、≠Ｏを検出したときには単
一誤りであると判定し、そのときの割算の回数ｊを誤り
位置を示すデータとして保持し、また、（ｂ）式及び（
ｃ）式が割算の回数ｊとｉで成立したときに、二重誤り
であると判定し、割算の回数ｊ、！：ｉを誤り位置を示
すデータとして保持するものである。

更に、本発明は、パリティデータを含む複数のデータを
入力し、シンドロームＳゆ、Ｓ、、Ｓ、、Ｓ、を算出し
、該シンドロームＳ、、Ｓ□、　Ｓ　＊　、　Ｓ　ｓを
１．α９α１゜α３（αは８次の原始多項式の根）で割
るシンドローム演算手段と、該シンドローム演算手段の
割算の実行回数を計数する計数手段と、シンドローム演
算手段の出力Ｓ＝’、Ｓｔ’、Ｓｍ’、Ｓｓ’を入力し
、Ｓ、＋５．　’　、　ＳＩ”Ｓｍ”　、　Ｓｓ”Ｓｓ
’　＋　Ｓｏ”Ｓｍ’　＋　Ｓｔ”Ｓｍ’を算出する加
算手段と、シンドローム演算手段の出力と加算手段の出
力に基いて、シンドロームＳ−，ＳＩ。

Ｓ、、Ｓ、がすべて「０．であることを検出する誤りゼ
ロ検出手段、及び、Ｓ、’＋＝５．’ｘ５．’−５．’
≠０であることを検出する単一誤り検出手段と、加算手
段の出力を入力し、（ＳＩ’＋Ｓｌ’）（５ｍ’＋５．
’）　、　（ＳＩ”Ｓ＊’）”。

（ｓ＊’＋ｓ、’）（ｓｘ’＋ｓｓ’）　、　（ｓｉ’
＋ｓ＊’）（ｓ、’＋ｓｓ’）を算出する乗算手段と、
該乗算手段の出力に基いて、＜ｓｏ　’＋５．　ｌ　＞
＜ｓｏ　”Ｓｓ　ｌ　）−（ｓ＋　’＋５＊ｌ　）ｔ（
ｓ、’＋ｓ＊’）（ｓｎ’＋ｓｓ’）−（ｓ＋’＋ｓ＊
’）（ｓ、’＋ｓ３’）が成立するか否かを検出する二
重誤り検出手段と、単一誤り検出手段の検出出力と二重
誤り検出手段の最初の検出出力に基いて前記計数手段の
計数値ｊを保持する第１の保持手段と、二重誤り検出手
段の２度目の検出出力に基いて前記計数手段の計数値ｉ
を保持する第２の保持手段とを備えることにより、前記
課題を解決するものである。

（＊）作用 上述の手段によれば、シンドロームＳｏ　ｌ　５１　＋
　５ａｔＳ、は、シンドローム演算手段に於いて、シン
ボルが順次印加されるタイミングにより、シンボルに各
々１．α、α１．α１を乗算し、その乗算結果と次のシ
ンボルを加算する動作を繰り返えすことによって求めら
れ、また、求められたシンドロームＳ、。

Ｓｌ、Ｓｔ、Ｓｓは、クロック信号によりシンドローム
演算手段に於いて１．α、α１．α８で割算される。こ
こで、単一誤りは、割算の商５０′、ダｌ’　＊　Ｓｔ
’　＋　５１’がＳｓ’−５ｔ’−５ｔ’冨Ｓｓ’≠０
であるかを検出するのみで行え、また、誤り位置は、演
算の回数を計数する計数手段の値として求められる。更
に、二重誤りは、商Ｓｓ”−５ｌ’、Ｓ＊’、Ｓｓ”を
加算手段によって加算してｓ、’＋ｓ、″、Ｓ＊’＋Ｓ
ｍ’、Ｓ＋’＋Ｓ＊’、Ｓｔ”Ｓｔ’を求め、この出力
に基いて乗算手段で（ｓｏ　’＋ｓ＋　’　）（ｓオ゛
＋ｓｓ’）と（Ｓ、　’＋５．　ｌ　）１を算出し、こ
れが等しいか否かを二重誤り検出手段で検出すると共に
、等しい場合に、加算手段でＳ１’＋Ｓｓ’＋Ｓ＊”Ｓ
ｓ’　、　Ｓｌ”Ｓ！’、５１゜＋Ｓ、゛を求め、この
出力に基いて乗算手段で（ＳＯ°＋５、’）（Ｓ！’４
５１’）と（Ｓｔ”Ｓｔ″）（５，′＋Ｓａ’）を算出
し、これが等しいか否かを検出する動作をシンドローム
の割算毎に行って検出する。このとき、（ｓｏ　”Ｓｔ
　’　）（ｓｍ　’＋ｓｓ　’　）−（ｓｔ　’＋５．
　’　＞”（ｓ、’＋ｓ＊’）（ｓｔ’＋ｓ、’）−（
ｓｔ’＋ｓ＊’）（ｓｔ　’＋ｓｓ’＞の２式が共に成
立したときの割算の回数がｊと１の２回であるとき二重
誤りがあったことが検出され、その誤り位置は、計数手
段の計数値として得られる。

従って、乗算や加算を行う回路を単純化することができ
、また、タイミング信号も少なくなるものである。

（へ）実施例 先ず、実施例を説明する前に本発明のデータ誤り検出に
ついて説明する。Ｃ＋誤り検出の場合、前述した（１）
式によりシンボルからシンドローム５ｏｌＳ　ｒ　、　
Ｓ　ｔ　、Ｓ　ｓを求めるのであるが、本発明の場合（
１）式を次のように書き変える。

これは、（１）式に於けるシンボルＤ、〜Ｄ□の添字を
逆に付は替えたものであり、（１）’式のシンボルＤ、
Ｉは実際のシンボルのり、である、即ち、実際のシンボ
ルはディスクから読み出された順にＤＩ、Ｄ、、Ｄ、・
・・Ｄｓ、とじているが、本発明では、逆にＤ＊ｔ＋Ｄ
ｓｅ・・・Ｄ。

としているので、所謂、アドレスが逆に付されたものと
なっている。

シンボルＤ＊Ｉ”Ｄｅに誤りがなければ、シンドｏ　−
ムＳｍ、Ｓｒ、Ｓ＊、Ｓａ＋１すべてｒＯ」となる。シ
カし、シンボルＤＩとｏ＋（ｊ≦ｌ）に誤りが発生した
場合シンドロームは、 となる。尚、Ｅｌ及びＥ、は各々誤差成分である。

この算出されたシンドロームｓ、、ｓ、、ｓ＊、ｓ、を
各々１．α。α３．α８でｊ回割ったとき、各々Ｓ、゛
。

Ｓｒ’、Ｓｔ’、Ｓｓ”となったとすると、となる。従
って、（３）式から Ｓ１’＋Ｓｓ’−Ｅｌ（１＋α′−１）　　　　　・・
・・・・（４）Ｓ１’　＋　Ｓｓ　’−α’−’Ｅｌ（
１＋α′−１）　　　・・・・・・（５）Ｓ１’＋Ｓｓ
’−α！（１−１）１１＋α’−’）　−−−−−・（
６）Ｓｍ　’　＋　Ｓｍ　’　−Ｅｌ　（１＋α１−リ
１　　　　・・・・・・（７）Ｓ１’＋Ｓｓ’−α’−
’Ｅ、（１＋αｌ−１）ｆｆｉ　　　・・・・・・（８
）が求められる。

ここで、単一誤りの場合、ｉ＝　ｊ　、　Ｅｌ　−０と
考えると（４）　、　（５）　、　（６）式から、Ｓ１
’＋Ｓｓ’−５＋□＋Ｓ、′寓５．’＋５．’ｘ　ｏ・
・・・・・（９）（ｓｏ　−５１１”　Ｓｔ　Ｉ　”　
５１１≠０）が得られる。従って、（９）式が成立する
ことを検出することにより、単一誤りを検出できる。こ
のときの誤り位置は、シンドロームＳ＊、Ｓ１．Ｓ＊、
Ｓｓを割った回数ｊで示され、誤差成分Ｅ、はシンドロ
ームＳ、の値となる。

一方、二重誤りの場合、（４）（５）式から、（５）（
６）式から、 （７）（８）式から が得られ、また、（１０）（１１）（１２）式から（Ｓ
ｓ　”Ｓｌ　’　）（Ｓｓ　”Ｓｇ　’　）−（Ｓｔ　
’＋Ｓｔ　’　）”・・・・・・・・・（１３）（ｓ＊
’＋ｓ、’）（ｓ、’＋５．°）＝（５１”５１’）（
５１”５ｍ’）・・・・・・・・・（１４） が得られる。即ち、シンドローム５ｍ、Ｓｌ、Ｓｇ、Ｓ
ｓを１、α、α１．α１で割った回数がｊとｉのとき（
１３）（１４）式が成立する。これにより二重誤りと誤
り位置ｊとｌが求められる。

誤差成分Ｅ、は、（４）式から と求められる。（１５）式に於いて、１＋αｌ−ｊはガ
ロアフィールドにおけるＣ１と変換することができ、ｉ
−Ｊの値をアドレスとしたＲＯＭによってＣ１に変換し
、Ｓ０°＋ＳＩ′をＣ１で割ってＥ、を求める。誤差成
分Ｅ、はＳ、■Ｅ　ｔ　＋　Ｅ　＋から、Ｅ＋−５ｓ　
　Ｅ＋によって求められる。

上述の誤り検出の方法に従って構成された誤り検出回路
の実施例を第１図に示す。第１図に於いてＲＡＭ（１）
は、ディスクから読み出され、ＥＦＭ変換された各々の
フレームのシンボルＤ、〜Ｄｓ＋（添字は実際のアドレ
ス順序を示す）がアドレス制御回路（図示せず）により
予め定められた順序で書き込まれ、また、ＣＩとＣ１の
誤り検出及び訂正時やＤＡ変換のための出力時に読み出
し及び書き込みが為されるメモリであり、８ビツトのデ
ータバス（２）に接続されている。シンドローム演算手
段（３）（４）（５）（６）は、各々データバス（２）
に接続され、ＲＡＭ（１）から順次読み出されて来るシ
ンボルＤｓ＋”Ｄ＊（添字は実際と逆のアドレスであり
、以下逆のアドレスを使用する。）を入力して、前述し
た〈１）°式の演算を行うと共に、算出詐れたシンドロ
ームＳｅ、Ｓｌ、Ｓｇ、Ｓｇを各々１．α。α１．α８
で割り、Ｓ、、５１″、ｓ、’、ｓ、’を算出するもの
である。また、シンドローム演算手段（３）＜４）（５
）（６）は、ＲＡＭ（１）からシンボルＯＳｔ〜Ｄ、を
読み出すタイミング信号ＳＶＲＡＭと割算を実行させる
タイミング信号５ＹＮＤＣＬで作られるクロックパルス
５ＣＬＫで動作し、シンドロームの計算と割算の切換え
が制御信号５ＣＯＮＴで行われる。

加算手段（７）（８）（９）（１０）は、各々８ビツト
のデータが印加される２個の入力を有し、印加されたデ
ータの各ビットのＥ−ＯＲにより、モジ口２の和を行う
ものである。加算手段（７）の入力には、シンドローム
演算手段（４）と（５）の出力Ｓ、゛とＳｔ”が印加さ
れ、加算手段（８）の入力には、シンドローム演算手段
（４）の出力ＳＩ″と選択手段（マルチプレクサＭ　Ｐ
　Ｘ　）　（１１）の出力が印加される。マルチプレク
サ（１１）は、シンドローム演算手段（５）と（６）の
出力Ｓ、とＳ、を入力し、いずれか一方を選択するもの
であり、従って、加算手段（８）は、Ｓｔ”Ｓｔ’又は
ｓ、’＋ｓ、’の加算を行うことになる。一方、加算手
段（９）ノ入力には、シンドローム演算手段（５）と（
６）の出力Ｓｔ’とＳ、′が印加され、加算手段（１０
）の入力には、シンドローム演算手段（３）の出力Ｓｓ
’と選択手段（マルチプレクサＭ　Ｐ　Ｘ　’＞　（１
２）の出力が印加される。マルチプレクサ（１２）は、
シンドローム演算手段（４）と（５）の出力ＳＩ゛とＳ
、′を入力し、いずれか一方を出力するものであり、従
って、加算手段（１０）は、５ｍ”Ｓ、″又はｓ、’＋
ｓ、’の加算を行うことになる。

誤りゼロ検出手段（１３）及び単一の誤り検出手段（１
４）は、加算手段（７）（９）（１０）の出力、及び、
シンドローム演算手段（３）の出力Ｓ、゛を入力し、誤
りゼロ及び単一誤りを検出するものである。即ち、誤り
ゼロ検出手段（１３）は、シンドローム５ｍ、Ｓｒ、Ｓ
ｇ、Ｓｓを算出した時点に於いて、Ｓ、−Ｏであり、且
つ、Ｓｇ”Ｓｉ　”　Ｓｔ”Ｓｔ　−Ｓｘ＋Ｓｓである
ことを検出したとき、シンボルＤｓ＋”Ｄ＊は正しく誤
りがないと判別して検出信号ＺＥを出力する。一方、単
一誤り検出手段（１４）は、シンドローム演算手段（３
）（４）（５）（６）が計算されたシンドロームｓ、、
ｓ、、ｓ、、ｓｓを１．α、Ｃ３゜Ｃ１で１回割る毎に
、その商がＳゆ′≠０１且つ、（９）式が成立するか否
かを検出し、Ｓ、≠Ｏで（９）式が成立したときにシン
ボルに単一誤りがあったと判別して検出出力ＩＥを出力
する。

乗算手段（１５）は、加算手段（７）及び（８）からの
８ビツト出力を乗算するものであり、マルチプレクサ（
１，１）がＳｒを選択しているときには、乗算出力（ｓ
＋”ｓｔ’）”、即ち、（１３）式の右項を出力し、マ
ルチプレクサ（１１）がＳ３゛を選択しているときには
、乗算出力（ｓ、　’＋ｓ、　’　）（ｓ、　’＋ｓ、
　’　）、即ち“、（１４）式の右項を出力する。一方
、乗算手段（１６）は、加算手段（９）及び（１０）か
らの８ビツト出力を乗算するものであり、マルチプレク
サ（１２）がＳｌ′を選択しているときには、乗算出力
＜ｓ＊　’＋ｓ、　’　）（ｓ、　’＋５．　’　）、
即ち、（１３）式の左項を出力し、マルチプレクサ（１
２）がＳ１′を選択しているときには、乗算出力（ｓｔ
’＋ｓｓ’）（ｓ、’＋５．’）、即ち、（１４）式の
左項を出力する。この、乗算手段（１５）及び（１６）
の出力は、二重誤り検出手段（１７）に印加される。二
重誤り検出手段（１７）は、乗算手段（１５）及び（１
６）の８ビツト出力が一致するか否かを各ビットのＥ−
ＯＲによって判定すると共に、一致検出が為されたとき
には、シンドローム演算手段（３）（４）＜５＞（６）
の割算を停止させるための禁止信号ＩＮＨを出力し、更
に、マルチプレクサ（１１）及び（１２）を制御する制
御信号ＭＣ０ＮＴを出力する。即ち、マルチプレクサ（
１１）及び（１２）は、制御信号ＭＣ０ＮＴが出力され
る前は、Ｓ、゛とＳｌ’を選択しているため、二重誤り
検出手段（１７）は、最初に、（１３）式が成立するか
否かを検出し、（１３）式の成立が検出されたとき、制
御信号ＭＣ０ＮＴによって、マルチプレクサ（１１）及
び（１２）でＳ、′とＳ、”が選択されるために、二重
誤り検出手段〈１７）は（１４）式が成立するか否かを
検出することになる。この二重誤り検出手段（１７）の
検出動作は、シンドローム演算手段（３）（４）（５）
（６）で１．α。

α１．α３の割算が行われる毎に為される。更に、二重
誤り検出手段（１７）に於いて、（１３）式及び（１４
）式の成立が最初に検出された場合には、このことを内
部のフラグに記憶すると共に、制御信号ＪＤＦＣを出力
し、制御信号ＭＣ０ＮＴ及び禁止信号ＩＮＨの出力を止
め、次に（１３）式及び（１４）式が成立するか否かを
検出するために、シンドローム演算手段（３）（４）（
５）（６）の割算を続けさせる。また、二重誤り検出手
段（１７）は、内部のフラグに基いて２度目に（１３）
式及び（１４）式の成立を検出した場合には、２個以上
のシンボルに誤りがあると判断して、検出出力２Ｅを出
力する。更に、３度目に（１３）式及び（１４）式の成
立を検出した場合には、訂正不能の誤りがあると判断し
て信号ＣＯＩ　Ｎ３を出力する。一方、二重誤り検出手
段（１７）には、誤りゼロ検出手段（１３）及び単一誤
り検出手段（１４）から検出出力ＺＥ及びＩＥが印加さ
れており、検出出力ＺＥ又はＩＥが発生したときには、
二重誤り検出手段（１７）は禁止信号ＩＮＨを出力して
、その後のシンドローム演算手段（３）（４）（５）（
６）の割算を停止させる。

計数手段（１８）は、シンドローム演算手段（３）（４
）（５）（６）に１．α、α２．α１の割算を実行させ
るクロックパルス５ＣＬＫ・１を計数して、その割算を
した回数を計数する６ビツトのカウンタであり、その下
位５ビツトの出力は、第１の誤り位置保持手段であるＪ
−ラッチ（１９）と第２の誤り位置保持手段である！−
ラッチ（２０）に印加される。Ｊ−ラッチ（１９）は、
５個のＤ−ＦＦから成り、そのラッチ動作は、単一誤り
検出手段（１４）の検出出力ＩＥと二重誤り検出手段（
１７）の出力ＪＤＦＣによって制御され、検出出力ＩＥ
あるいはＪＤＦＣが出力されたとき計数手段（１８）の
計数値を誤り位置ｊを示すデータとして保持する。また
、■−ラッチ（２０）は、５個のＤ−ＦＦから成り、そ
のラッチ動作は、二重誤り検出手段（１７）の出力２Ｅ
によって制御され、出力２Ｅの発生時に計数手段（１８
）の計数値を誤り位置１を示すデータとして保持する。

Ｊ−ラッチ（１９）とＩ−ラッチ（２０）に保持された
誤り位置ｊとｉは共にインバータ（２１）（２２）で反
転されマルチプレクサ（２３）により選択されてＲＡＭ
（１）のアドレス制御回路（図示せず）に供給される。

即ち、誤り位置ｊ及びＩは、誤りの発生したシンボルの
アドレスを指定し、そのシンボルの訂正を行うために使
用される。ここで、インバータ（２１）（２２）によっ
て、ｊとｌのデータを反転するのは、前述した如く、シ
ンボルＤ、〜Ｄ□のアドレスを逆に付与したため、それ
を元に戻すためである。

また、計数手段（１８〉の６ビツト目の出力０．４±、
訂正不便検出手段（２４）に印加される。訂正不能検出
手段（２４）は、更に印加される検出出力ＺＥ、１Ｅ、
２Ｅ及びＣＯＩ　Ｎ３に基いてシンボルに３個以トの誤
りがあって訂正が不能であることを検出するものである
。即ち、検出出力ｚ′Ｅ及びＩＥが出力されず、且つ、
信号ＣＯＩ　Ｎ３が出力されたとき、及び、計数手段（
１８）の出力Ｑ、が“１”となってシンドローム演算手
段（３）（４）（５）（６）の割算が３２回又は２８回
終了しても検出出力ＺＥ、ＩＥ。

及び２Ｅが出力されなかったときに、訂正不能として検
出出力ＮＧを出力する。

ｉ−ｊカウンタ（２５）は、（１５）式に示された誤差
成分Ｅ１を算出するのに必要な誤り位置の差ｉ−Ｊを求
めるｉ−ｊ算出手段であり、クロックパルス５ＣＬＫＩ
を計数する５ビツトのカウンタである。このｉ−ｊカウ
ンタ（２５）は、二重誤り検出手段り１７）が最初に（
１３）式及び（１４）式の成立を検出したときにセット
される内部フラグの出力２ＥＦ１の反転信号によってリ
セットが解除され、２回目の検出時に出力される検出出
力２Ｅによってクロックパルス５ＣＬＫＩが遮断されて
計数が停止される。従って、二重誤りの場合、ｊ＋１回
目の割算から計数が開始され、ｉ回目の割算で計数が停
止するのであり、計数値はｉ−ｊとなる。

ｓ、’＋ｓ、’レジスタ（２６）は、８個のＤ−ＦＦで
構成されたＳｏ　’　”Ｓｒ　’保持手段であり、その
ラッチ動作は、二重誤り検出手段（１７）が最初に（１
３）式及び（１４）式の成立を検出したときの出力ＪＤ
ＦＣによって為され、加算手段（１０）から出力される
Ｓ、＋Ｓｌ’を保持する。誤差算出手段（２７）は、Ｓ
ａ’＋５１’レジスタ（２６）の出力とｉ−ｊカウンタ
（２５）の出力を入力し、（１５）式に基いて誤り位置
ｉの誤差成分Ｅ。

を算出するものであり、１＋αｌ−１をα８に変換する
デコーダ方式が用いられ、演算を単純化している。誤差
算出手段（２７）の出力Ｅ１が印加された加算手段（２
８）は、誤差成分Ｅ、とＥ、の和であるＳ、゛（シンド
ロームＳ、と等しい）と誤差算出手段（２７）で算出さ
れた誤差成分Ｅ、とのモジ口２の和を求めるものであり
、各ビット毎のＥ−ＯＲにより誤差成分Ｅ、を求める。

算出された誤差成分Ｅ、及びＥ、は、各々マルチプレク
サ（２９）に印加され、マルチプレクサ（２３）と同じ
制御信号ＳＥＬによって選択出力される。即ち、マルチ
プレクサ（２３）に於いて、誤り位置データＩが選択出
力されたときには、マルチプレクサ（２９）からは誤差
成分Ｅ１が出力され、誤り位置データｊが選択されたと
きには誤差成分Ｅ。

が選択される。マルチプレクサ（２９）の出力が印加さ
れた加算手段（３０）と８ビツトのＤ−ＦＦから成るレ
ジスタ（３１）は、誤り訂正を行うものであり、マルチ
プレクサ（２３）から選択されてアドレス制御回路に印
加された誤り位置データｌまたはｊに基いてＲＡＭ（１
）から読み出された誤りシンボルＤ。

あるいはり、がレジスタ（３１）に保持され、加算手段
（３０）に於いて、誤りシンボルＤ、あるいはり、と誤
差成分Ｅ、あるいはＥ、のモジ口２の和が為され、その
加算結果、即ち、訂正されたシンボルは、再び、ＲＡＭ
（１）の同じアドレスに記憶される。加算手段（３０）
の動作は、訂正制御手段（３２）から出力される制御信
号ＥＮＡによって制御され、誤り無しと訂正不能の場合
には、加算動作は為されず、単一誤りと二重誤りの場合
に加算動作が為される。

以上、説明した誤り検出及び訂正回路は、Ｃ１誤り検出
及び訂正とＣ２誤り検出及び訂正の両方に使用される回
路であるが、Ｃ１誤り検出及び訂正の場合には、シンボ
ルの数がＤゆ〜Ｏａｔの２８個となるため、シンドロー
ム演算手段（３）（４）＜５）（６）でシンドロームＳ
　＊　、　Ｓ　ｒ　、　Ｓ　＊　、　Ｓ　ｓを計算する
タイミング数は、２８個であり、また、ｌ、α、α８．
α１で割る回数は、２７回となる。そこで、Ｃ８誤り検
出及び訂正を行う期間では、最初に計数手段（１８）に
「４」をプリセットするようにしている。この点につい
ての詳細は後述する。

次に、第１図に示された回路の主な具体例を以下に説明
する。

第２図は、シンドローム演算手段（３）（４）（５）（
６）を実現する回路図であり、データバス（２）に送出
されたシンボルの各ピットｂ、〜ｂ、が各々印加される
Ｅ−ＯＲゲート〈３６）と、Ｅ−ＯＲゲート（３６）の
出力が印加された８個のＤ−ＦＦ（３７）と、Ｄ−ＦＦ
（３７）の出力が各々印加されたα″演算素子（３８）
出力を選択してＥ−ＯＲゲート（３６）の各入力に印加
するマルチプレクサ（４０）とから構成される。

Ｄ−ＦＦ（３７）は、前述したタイミング信号ＳＶＲＡ
Ｍとタイミング信号５ＹＮＤＣＬで作られるクロックパ
ルス５ＣＬＫＩで動作し、マルチプレクサ（４０）は、
シンドロームＳ＝、Ｓ１．５ｓ−５ｓの計算と１゜α、
α１．α１の割算とを切換える制御信号５ＣＯＮＴによ
り制御される。即ち、シンドロームＳ　ｏ　、　Ｓ　ｌ
。

Ｓ　ｔ　、　Ｓ　ｓの計算を行う際には、α“演算素子
（３８）が用いられ、割算によりＳｏ’−５Ｉ″、ｓｊ
”、ｓ、’を算出するところで、シンドローム演算手段
（３）では、（１）’式から明らかな如く、シンドロー
ムＳ、はシンボルＤ、、−Ｄ、の和であり、また、Ｓ０
゛はＳ、を「１」で割ったものであるから、演算素子（
３８）はα０であり、演算手段（３）の場合には、演算
素子（３８）（３９）及びマルチプレクサ（４０）は不
要であり、Ｄ−ＦＦ（３７）の各出力Ｑ０〜Ｑ、を各々
Ｅ−ＯＲゲート（３６）に直接印加すれば良い。従って
、シンボルＤｊ＋”’Ｄｏを順次ＲＡＭ（１）から読み
出すタイミング信号ＳＶＲＡＭにより、最初に読み出さ
れたシンボルＤ＊ｌがＤ−ＦＦ（３７）に入力され、次
に読み出されたシンボルＤ、。は、Ｄ−ＦＦ（３７）の
出力、即ち、Ｄ３１とＥ−ＯＲゲート（３６）でモジ口
２の加算処理されてＤ−ＦＦ（３７＞に保持される。こ
の動作を３２回（０，、からり、が読み出きれるまで）
繰り返えすことにより、シンボルＤ０が読み出されたと
きには、Ｄ−ＦＦ（３７）の出力は、シンドロームＳ、
となる。

また、シンドローム演算手段（４）では、演算素子（３
８）はαであり、演算素子（３９）は杏である。こα のα演算素子（３８）は、第３図（ａ）に示される如く
、入力１．〜Ｉ、と出力Ｏ０〜０．が結線され、３個の
Ｅ−ＯＲゲート（４１）が設けられたものであり、また
、一演算素子（３９）は、第３図（ｂ）に示される如く
、α 入力１命〜Ｉアと出力Ｏ１〜Ｏ７が結線され、同じく３
個のＥ−ＯＲゲート（４２）が設けられたものである。

従って、シンドローム演算手段（４）では、タイミング
信号ＳＹＲＡＭにより、最初にＲＡＭ（１）から読み出
されＤ−ＦＦ（３７）に記憶されたシンボルＤｌ＋は、
α演算素子（３８）によりαＤｌｌの乗算結果としてＥ
−ＯＲゲート（３６）に印加され、次にシンボルＤ、。

が読み出されたときには、Ｅ−ＯＲゲート（３６）に於
いて、αＤ□十〇、。の加算が為され、その結果がＤ−
ＦＦ（３７）に記憶される。この動作を３２回繰り返え
すことにより、（１）’式に示されたシンドロームＳ、
が算出され、Ｄ−ＦＦ（３７）の出力Ｑ、〜してＥ−Ｏ
Ｒゲート（３６）の入力す、〜ｂ、を“Ｏ′とした状態
でタイミング信号５ＹＮＤＣＬを１個印加する毎に、Ｄ
−ＦＦ（３７）に保持されたジントロ従って、タイミン
グ信号５ＹＮＤＣＬを順次３１算出できる。

更に１シンドロ一ム演算手段（５）の演算素子（３８）
α１演算素子（３８）は、第３図（Ｃ）に示される入出
力関係にある素子であり、これは、第３図（ａ）のα演
算素子を２段直列接続したものである。一方、関係にあ
る素子で、これも、第３図（ｂ）の−演算素α 子を２段直列接続したものである。また、シンドローム
演算手段（６）の演算素子（３８）はα１であり、は第
３図（ｂ）を３段直列接続したものである。いずれのシ
ンドローム演算手段（５）（６）も前述と同様にタイミ
ング信号ＳＹＲＡＭにより（１）′式のシンドロームＳ
！及びＳ、を算出し、タイミング信号ＳＹ第４図は、第
１図に示された乗算手段（１５）及び（１６）を構成す
る回路の模式図である。リードソロモン符号法で取り扱
われるデータはミガロアフィールドのデータであり、そ
の乗算は、ＡＮＤゲートとＥ−ＯＲゲートのみで行なう
ことができる。

第４図に於て、Ａ、〜Ａ、は乗算手段の一方の入力に印
加される８ビツトデータであり、Ｂ、〜Ｂ、は乗算手段
の他方の入力に印加される８ビツトデータである。また
、（４４）はＡＮＤゲート、（４５）はＡＮＤゲートと
Ｅ−ＯＲゲートから構成された複合ゲート、（４６）は
Ｅ−ＯＲゲートである。データＡ、〜Ａ、とデータＢ、
〜Ｂ、の各ビットは、マトリクス状に配置されたＡＮＤ
ゲート（４４）と複合ゲート（４５）に供給され、ＡＮ
Ｄゲート（４４）の２本の入力に各々印加されるととも
に、複合ゲート（４５）中のＡＮＤゲートの２本の入力
に各々印加される。

従って、ＡＮＤゲート（４４）と複合ゲート（４５）中
のＡＮＤゲートにより、通常の算数計算のようにデータ
Ａ、〜Ａ、とデータＢ、〜Ｂ、の各ビットの論理積が得
られる。複合ゲート（４５）中のＥ−ＯＲゲートには、
各ビット毎に論理積出力のモジ口２の和を求めるために
、複合ゲート（４５〉中のＡＮＤゲートの出力が一方の
入力に、前段のＡＮＤゲート（４４）あるいは複合ゲー
ト（４５）の出力が他方の入力に印加される。また、Ｅ
−ＯＲゲート（４６）は、ＡＮＤゲート（４４）と複合
ゲート（４５）によって得られたモジ口２の和の演算出
力の１５ビツトのうち、上位７ビツトを選択して下位８
ビツトの出力とモジ口２の和の演算を行なうものである
。即ち、ガロアフィールドに於ては、上位ビットは下位
ビットの選択的な和として表わされる。例えば、第９ビ
ツトは、第１ビット、第３ビツト、第４ビツト、及び、
第５ビツトのモジ口２の和として表わされるので、Ｅ−
ＯＲゲート（４６）を第４図の如く配置することによっ
て乗算出力Ｘ６〜Ｘ、が得られる。

このように、乗算手段（１５）及び（１６〉は、各々ク
ロックパルスを用いることなく、６４個のＡＮＤゲート
と７７個のＥ−ＯＲゲートで構成することができ、デー
タが入力される毎に乗算結果をリアルタイムで出力する
のである。

第５図は、誤差算出手段（２７）の回路図であり、ｉ−
ｊカウンタ（２５）からの計数値を入力しアドレス信号
８１〜ａｓ＋を出力するデコーダ（４８）と、アドレス
信号ａ　ｌ　〜ａ　Ｓ　１を入力するＲ　ＯＭ　（４９
）と、ＲＯＭ（４９）の出力により、Ｓｅ’＋Ｓ＋’の
８ビツトデータ（下位ビットからＡ、Ｂ、Ｃ，・・・・
・・Ｇ、Ｈとする）を選択的に加算し、誤差成分Ｅ、の
各ビットＥ＋−＊〜Ｅ＋−７（計８ビット）を作成する
選択加算回路（５０）とから構成される。前述した如く
、誤差算出手段（２７）は、（１５）式を演算するもの
であり、この場合、１＋αＩ−１はＣ０と変換すること
ができ、ＲＯＭ（４９）は、１＋αＩ−ｊからα′の変
換を行うと共に、８ビツトのデータをＣ１で割った場合
の結果の各ビット構成を決定するものである。例えば、
１−ｊ−１の場合、１＋αはα２６と変換され、ｓ、’
＋ｓ、’をＣ１で割った結果書られる誤差成分Ｅ１の各
ビットは、 Ｅｌ−ｙ−Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋ＨＥｌ−１＝
Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋ＧＥｌ−８＝Ａ＋Ｂ＋Ｃ＋Ｄ
＋Ｅ＋Ｆ Ｅｌ−４−Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ Ｅ、−、麿Ｅ＋Ｆ＋Ｇ＋Ｈ Ｅｌ−＊−Ａ　＋　Ｂ　＋　Ｃ Ｅｌ−１＝ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ Ｅ、−０寧Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈとなる。従って
、各Ｅｔ−ｔ〜Ｅ１−０を作成する選択加算回路（５０
）は、ＡＮＤゲート（５１）に於いて、ＲＯＭ（４９）
から各々出力された信号に基いて、５．’＋Ｓ、’の８
ビットデータＡ−Ｈを選択し、Ｅ−ＯＲゲート（５２）
によりモジ口２の加算を行う。従って、実際の割算を行
わなくとも、ｉ−ｊカランタフ２５）の計数値の印加に
より、誤差成分Ｅ、かりアルタイムで得られる。

次に、第１図に示された回路によりＣ１及びＣ□誤り検
出及び訂正の動作を第６図を参照して簡単に説明する。

第６図に示す如く、１フレームの処理期間は、ｒ、−Ｔ
、のタイミングとＴ　Ｉ””　Ｔ　＊の各々を構成する
し６〜ｔｅａの４９個のタイミングから成る。ＣＩ誤り
検出及び訂正は、Ｔ＋　”’　Ｉ’　ｓのタイミングで
実行され、Ｃ１誤り検出及び訂正は、Ｔ４〜Ｔ、のタイ
ミングで実行される。先ず、タイミングＴ、のＬゆに於
いて発生するクリアパルスＣＩＮＴにより、シンドロー
ム演算手段（３）（４）（５）（６）及び各部のＤ−Ｆ
Ｆ等がリセットされる。このタイミングＴ１は、ＲＡＭ
（１）に記憶された３２個のシンボルＤｓ＋”Ｄｅを順
次読み出してシンドロームｓ、’、ｓ、’、ｓ、’、ｓ
、’を計算するタイミングであり、タイミングｔ０〜ｔ
４Ｍの中にタイミング信号ＳＶＲＡＭが３２個発生する
よう振り分けられている。従って、３２個目のタイミン
グ信号ＳＹＲＡＭが発生したときには、シンドロームｓ
、、ｓ、、ｓ、、ｓ、が計算し終わる。次に、タイミン
グＴ、は、誤り検出を行うタイミングであり、その中に
タイミング信号５ＹＮＤＣＬが３２個以上発生するよう
に振り分けられている。また、タイミングＴ、のタイミ
ング七〇で発生するクリアパルス５ＩＮＴにより、第１
図に示されたＡＮＤゲート（５３）の出力が発生し計数
手段（１８）に「０」がプリセットされる。従って、タ
イミング信号５ＹＮＤＣＬが発生する毎に、計数手段（
１８）がカウントアツプすると共に、シンドローム演算
手段（３）（４）（５）（６）に於いて１．α、α２．
α１の割算が１回実行され、その結果に基いて単一誤り
検出及び二重誤り検出が為される。タイミング信号５Ｙ
ＮＤＣＬがすべて発生し終った時、単一誤りあるいは二
重誤りがあった場合には、その誤り位置の一方ｊがｊ−
ラッチ（１９）に他方のｉがｉ−ラッチ（２０）に保持
され、また、誤り位置の差がｉ−ｊカウンタ（２５〉に
、ｓ、’＋ｓ、’がレジスタ（２６）に保持されている
。

更に、誤り無し、単一誤り、二重誤り、あるいは訂正不
能の検出結果は、訂正制御手段り３２）に指示されてい
る。タイミングＴ、は訂正の実行を行うタイミングであ
り、Ｔ、のタイミング中に制御信号ＳＥＬにより誤り位
置ｉを選択してそのアドレスのシンボルＤ１を読み出す
タイミングと、加算手段（３０）で訂正されたシンボル
Ｄ、を再びＲＡＭ（１）の同一アドレスに書き込むタイ
ミングとが振り分けられ、同様に誤り位置ｊの訂正を行
う読み出し及び書き込みのタイミングが振り分けられて
いる。

Ｃ２誤り検出及び訂正の場合、対象となるシンボルはＤ
ｌ、〜Ｄ０の２８個である。従って、タイミングＴ４に
於いて、シンボルＤ１〜Ｄ０を読み出しシンドロームｓ
、、ｓ、、ｓ、、ｓ、を計算するタイミング信号ＳＹＲ
ＡＭは２８個である。タイミングｔゆで発生するクリア
パルス５ＩＮＴにより、ＣＩ誤り検出及び訂正時に保持
されたデータがすべてクリアされ、その後、２８個のタ
イミング信号ＳＹＲＡＭにより、Ｃ０のシンドロームｓ
、、ｓ、、ｓ、、ｓ、が得られる。タイミングＴ６に於
いて、タイミングｔ、でクリアパルス５ＩＮＴが発生す
ると第１図のＡＮＤゲート（５４）の出力により計数手
段（１８）に１４」がプリセットされる。

ここで、「４」をプリセットする意味を説明する。前述
した如＜ＲＡＭ（１）内には、アドレス　　０１２３　
・・・・・・・・・３０３１シンボル　　Ｄ、　　Ｄ、
　　Ｄ、　　Ｄ、・・・・・・・・・Ｄ、。ＤＳＩｔ、
ｊの値　３１　３０　２９　２８・・・・・・・・・１
０のように、ディスクから読み出されたシンボル類にア
ドレスが付されている。しかし、（１）式の如く、シン
ボル０６〜ＤＳ１に乗算されるαの指数は、アドレスと
逆であり、第１図の回路で求められるｉ及びｊは実際の
アドレスと逆になる。従って、第１図に示される如く、
ｉ及びｊを表わす５ビツトのバイナリ−データ（２’＝
３２である）をインバータ（２１）（２２）で反転する
ことで実際のアドレスが得られる。しかし、Ｃ１誤り検
出及び訂正の場合には、処理されるシンボルは、アドレ
スＯ〜２７までのシンボルであるため、ｉ及びｊの取り
得る数値はθ〜２７となる。従って、ｉ、ｊの数値をそ
のまま反転したのでは、実際のアドレスと「４．ずれて
しまうので、反転する前にｒ４．を加算しなければなら
ない。即ち、「４」を加算する加算回路が必要となるが
、ｊを計数する計数手段り１８）に予めｒ４．をプリセ
ットしておけば加算回路は不必要で、全く同じ回路を使
用することができる。

計数手段（１８）に１４」がプリセットされた後、タイ
ミング信号中に発生されるタイミング信号５ＹＮＤＣＬ
は、２８個以上であり、この信号により前述のタイミン
グＴ、と全く同様の動作によりＣ１の誤り検出が為され
る。そして、タイミングＴ、に於いて、タイミングＴ、
と同じ動作によりＣ８の誤り訂正が実行される。

（ト）発明の効果 上述の如く本発明によれば、ＲＡＭからシンボルを読み
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームｓ、、ｓ、、ｓ、、ｓ、を１．α。

Ｃ２，αゝで割るタイミング信号により誤り検出が実現
できるため、演算に必要なタイミング信号の数が減少す
る。また、誤り検出の演算を直接行うための対数変換等
のＲＯＭが不必要となり、回路構成が簡単となって素子
数が減少する利点がある。更に、誤り検出速度も速くな
る利点も有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第３図は第２図第４図は乗算手段の構
成を示す模式図、第５図は誤差算出手段の構成を示す回
路図、第６図は第１図の実施例の動作を示すタイミング
図である。 （１）・・・ＲＡＭ、　（２）・・・データバス、　（
３）（４）（５）（６）・・・シンドローム演算手段、
　（７）（８）（９）（１０）・・・加算手段、　（１
１）（１２）・・・マルチプレクサ、　（１３）・・・
誤りゼロ検出手段、　（１４）・・・単一誤り検出手段
、　（１５）（１６）・・・乗算手段、　（１７）・・
・二重誤り検出手段、　（１８）・・・計数手段、　（
１９）・・・Ｊ−ラッチ、　（２０）・・・Ｉ−ラッチ
、　（２４）・・・訂正不能検出手段、　（２５）・・
・ｉ−ｊカウンタ、　（２６）・・・ｓ、’＋ｓ、’レ
ジスタ、　（２７）・・・誤差算出手段、　（２８）（
３０）・・・加算手段、　（３２）・・・訂正制御手段
。

Claims (6)

【特許請求の範囲】
1. （１）パリティデータを含む複数のデータに基いてシン
   ドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を算出し、該
   シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を各々１
   、α、α＾２、α＾３（αは８次の原始多項式の根）で
   ｉ回又はｊ回割ったときの商Ｓ＿０′、Ｓ＿１′、Ｓ＿
   ２′、Ｓ＿３′が各々次式（Ｓ＿０′＋Ｓ＿１′）（Ｓ
   ＿２′＋Ｓ＿３′）＝（Ｓ＿１′＋Ｓ＿２′）＾２（Ｓ
   ＿０′＋Ｓ＿２′）（Ｓ＿２′＋Ｓ＿３′）＝（Ｓ＿１
   ′＋Ｓ＿２′）（Ｓ＿１′＋Ｓ＿３′）を満足すること
   を検出したとき、前記ｉ又はｊを誤りデータの位置を示
   す数値であるとすることを特徴とするデータ誤り検出方
   法。
2. （２）パリティデータを含む複数のデータに基いてシン
   ドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を算出し、該
   シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３がＳ＿０
   ＝Ｓ＿１＝Ｓ＿２＝Ｓ＿３＝０であるとき誤り無しと判
   定し、Ｓ＿０＝Ｓ＿１＝Ｓ＿２＝Ｓ＿３≠０のとき、前
   記シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を１、
   α、α＾２、α＾３（αは８次の原始多項式の根）で各
   々繰り返えし割算する動作と該割算毎にその商Ｓ＿０′
   、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′がＳ＿０′＝Ｓ＿１′
   ＝Ｓ＿２′＝Ｓ＿３′≠０・・・・・・・・・・・・ａ
   式（Ｓ＿０′＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）＝（
   Ｓ＿１′＋Ｓ＿２′）＾２・・・・・・・・・・・・ｂ
   式（Ｓ＿０′＋Ｓ＿２′）（Ｓ＿２′＋Ｓ＿３′）＝（
   Ｓ＿１′＋Ｓ＿２′）（Ｓ＿１′＋Ｓ＿３′）・・・・
   ・・・・・・・・ｃ式 を満足するか否かを検出する動作を行い、前記（ａ）式
   が成立したときに誤りデータが１個有ると判定して前記
   割算の回数を誤りデータ位置を示す値として保持し、前
   記（ｂ）式及び（ｃ）式が成立したとき誤りデータが２
   個以上有ると判定して前記割算の回数を１個の誤りデー
   タ位置を示す値として保持すると共に、前記１、α、α
   ＾２、α＾３で繰り返えし割算する動作と該割算毎にそ
   の商Ｓ＿０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′が前記（
   ｂ）式及び（ｃ）式を満足するか否かを検出する動作を
   行い、前記（ｂ）式及び（ｃ）式が成立したときに誤り
   データが２個有ると判定して前記割算の回数を他方の誤
   りデータ位置を示す値として保持することを特徴とする
   データ誤り検出方法。
3. （３）パリティデータを含む複数の前記データは、リー
   ドソロモン符号に基いたデータであることを特徴とする
   請求項第１項又は第２項記載のデータ誤り検出方法。
4. （４）パリティデータを含む複数のデータを入力し、シ
   ンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を算出し、
   該シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を１、
   α、α＾２、α＾３（αは８次の原始多項式の根）で割
   るシンドローム演算手段と、該シンドローム演算手段が
   前記１、α、α＾２、α＾３の割算を実行した回数を計
   数する計数手段と、前記シンドローム演算手段の出力Ｓ
   ＿０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′を入力し、Ｓ＿
   ０′＋Ｓ＿１′、Ｓ＿１′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿
   ３′、Ｓ＿０′＋Ｓ＿２′、Ｓ＿１′＋Ｓ＿３′を算出
   する加算手段と、前記シンドローム演算手段の出力と前
   記加算手段の出力に基いて、前記シンドロームＳ＿０、
   Ｓ＿１、Ｓ＿２、Ｓ＿３がすべて「０」であることを検
   出する誤りゼロ検出手段、及び、Ｓ＿０′＝Ｓ＿１′＝
   Ｓ＿２′＝Ｓ＿３′≠０であることを検出する単一誤り
   検出手段と、前記加算手段の出力を入力し、（Ｓ＿０′
   ＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）、（Ｓ＿１′＋Ｓ
   ＿２′）＾２、（Ｓ＿０′＋Ｓ＿２′）（Ｓ＿２′＋Ｓ
   ＿３′）、（Ｓ＿１′＋Ｓ＿２′）（Ｓ＿１′＋Ｓ＿３
   ′）を算出する乗算手段と、該乗算手段の出力に基いて
   、 （Ｓ＿０′＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）＝（Ｓ
   ＿１′＋Ｓ＿２′）＾２（Ｓ＿０′＋Ｓ＿２′）（Ｓ＿
   ２′＋Ｓ＿３′）＝（Ｓ＿１′＋Ｓ＿２′）（Ｓ＿１′
   ＋Ｓ＿３′）が成立するか否かを検出する二重誤り検出
   手段と、前記単一誤り検出手段の検出出力で前記計数手
   段の計数値ｊを保持する第１の誤り位置データ保持手段
   と、前記二重誤り検出手段の検出出力で前記計数手段の
   計数値ｉを保持する第２の誤り位置データ保持手段とを
   備えたデータ誤り検出回路。
5. （５）パリティデータを含む複数のデータを入力し、シ
   ンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を算出し、
   該シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を１、
   α、α＾２、α＾３（αは８次の原始多項式の根）で割
   るシンドローム演算手段と、該シンドローム演算手段が
   前記１、α、α＾２、α＾３の割算を実行した回数を計
   数する計数手段と、前記シンドローム演算手段の出力Ｓ
   ＿０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′を入力し、Ｓ＿
   ０′＋Ｓ＿１′、Ｓ＿１′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿
   ３′、Ｓ＿０′＋Ｓ＿２′、Ｓ＿１′＋Ｓ＿３′を算出
   する加算手段と、前記シンドローム演算手段の出力と前
   記加算手段の出力に基いて、前記シンドロームＳ＿０、
   Ｓ＿１、Ｓ＿２、Ｓ＿３がすべて「０」であることを検
   出する誤りゼロ検出手段、及び、Ｓ＿０′＝Ｓ＿１′＝
   Ｓ＿２′＝Ｓ＿３′≠０であることを検出する単一誤り
   検出手段と、前記加算手段の出力を入力し、（Ｓ＿０′
   ＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）、（Ｓ＿１′＋Ｓ
   ＿２′）＾２、（Ｓ＿０′＋Ｓ＿２′）（Ｓ＿２′＋Ｓ
   ＿３′）、（Ｓ＿１′＋Ｓ＿２′）（Ｓ＿１′＋Ｓ＿３
   ′）を算出する乗算手段と、該乗算手段の出力に基いて
   、 （Ｓ＿０′＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）＝（Ｓ
   ＿１′＋Ｓ＿２′）＾２（Ｓ＿０′＋Ｓ＿２′）（Ｓ＿
   ２′＋Ｓ＿３′）＝（Ｓ＿１′＋Ｓ＿２′）（Ｓ＿１′
   ＋Ｓ＿３′）が成立するか否かを検出する二重誤り検出
   手段と、前記単一誤り検出手段の検出出力と前記二重誤
   り検出手段の検出出力に基いて前記計数手段の計数値ｊ
   を保持する第１の誤り位置データ保持手段と、前記二重
   誤り検出手段の２度目の検出出力に基いて前記計数手段
   の計数値ｉを保持する第２の誤り位置データ保持手段と
   、前記計数値ｉとｊの差を求めるｉ−ｊ算出手段と、前
   記二重誤り検出手段の最初の検出出力に基いて前記加算
   手段の出力Ｓ＿０′＋Ｓ＿１′を保持するＳ＿０′＋Ｓ
   ＿１′保持手段と、該Ｓ＿０′＋Ｓ＿１′保持手段の出
   力Ｓ＿０′＋Ｓ＿１′と前記ｉ−ｊ算出手段の出力ｉ−
   ｊに基いて誤差成分Ｓ＿０′＋Ｓ＿１′／１＋α＾ｊ＾
   −＾ｉを算出する誤差算出手段とを備えたデータ誤り検
   出回路。
6. （６）パリティデータを含む複数のデータを入力し、シ
   ンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を算出し、
   該シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、Ｓ＿３を１、
   α、α＾２、α＾３（αは８次の原始多項式の根）で各
   々割り、演算出力Ｓ＿０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿
   ３′を出力するシンドローム演算手段と、前記演算出力
   Ｓ＿１′とＳ＿２′を入力しＳ＿１′＋Ｓ＿２′を出力
   する第１の加算手段と、前記演算出力Ｓ＿２′とＳ＿３
   ′を入力しいずれか一方を選択出力する第１の選択手段
   と、前記演算出力Ｓ＿１′と前記第１の選択手段の出力
   を入力し、Ｓ＿１′＋Ｓ＿２′とＳ＿１′＋Ｓ＿３′を
   出力する第２の加算手段と、前記演算出力Ｓ＿２′とＳ
   ＿３′を入力し、Ｓ＿２′＋Ｓ＿３′を出力する第３の
   加算手段と、前記演算出力Ｓ＿１′とＳ＿２′を入力し
   いずれか一方を選択出力する第２の選択手段と、前記演
   算出力Ｓ＿０′と前記第２の選択手段の出力を入力し、
   Ｓ＿０′＋Ｓ＿１′とＳ＿０′＋Ｓ＿２′を出力する第
   ４の加算手段と、前記第１及び第２の加算手段の出力を
   入力し、（Ｓ＿１′＋Ｓ＿２′）＾２あるいは（Ｓ＿１
   ′＋Ｓ＿２′）（Ｓ＿１′＋Ｓ＿３′）を算出する第１
   の乗算手段と、前記第３及び第４の加算手段の出力を入
   力し、（Ｓ＿０′＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）
   あるいは（Ｓ＿０′＋Ｓ＿１′）（Ｓ＿０′＋Ｓ＿２′
   ）（Ｓ＿２′＋Ｓ＿３′）を算出する第２の乗算手段と
   、前記第１の乗算手段と第２の乗算手段の出力を入力し
   、（Ｓ＿０′＋Ｓ＿１′）（Ｓ＿２′＋Ｓ＿３′）＝（
   Ｓ＿１′＋Ｓ＿２′）＾２（Ｓ＿０′＋Ｓ＿２′）（Ｓ
   ＿２′＋Ｓ＿３′）＝（Ｓ＿１′＋Ｓ＿２′）（Ｓ＿１
   ′＋Ｓ＿３′）のいずれか一方の式が成立したときの検
   出出力で前記第１及び第２の選択手段を制御して他方の
   式の成立を検出する二重誤り検出手段とを備えたデータ
   誤り検出回路。