JPH0518490B2 - - Google Patents
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- JPH0518490B2 JPH0518490B2 JP24793986A JP24793986A JPH0518490B2 JP H0518490 B2 JPH0518490 B2 JP H0518490B2 JP 24793986 A JP24793986 A JP 24793986A JP 24793986 A JP24793986 A JP 24793986A JP H0518490 B2 JPH0518490 B2 JP H0518490B2
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- 238000001514 detection method Methods 0.000 claims description 91
- 208000011580 syndromic disease Diseases 0.000 claims description 74
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000003111 delayed effect Effects 0.000 description 6
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 5
- 101150046378 RAM1 gene Proteins 0.000 description 5
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 235000014676 Phragmites communis Nutrition 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、コンパクトデイスク（CD）再生装
置に使用される信号処理回路に内蔵されたデータ
誤り検出回路に関する。
置に使用される信号処理回路に内蔵されたデータ
誤り検出回路に関する。
(ロ) 従来の技術
CD再生装置は、デイスクからEFM信号の形で
読み出されたデータから８ビツトのシンボルを作
成し音楽信号データを復元しているが、このシン
ボルにデータの誤りが発生することがある。これ
は、デイスクにピツトを書き込む際の欠陥、デイ
スクの取扱い中に生じたキズ等による欠陥、ある
いは、再生装置の機械的な変動や乱れによつて発
生する欠陥に原因する。そこで、データ誤りの検
出及び訂正のために、CDではクロス・リンター
リーブ・リード・ソロモン符号（CIRC）と呼ば
れる方式が用いられている。
読み出されたデータから８ビツトのシンボルを作
成し音楽信号データを復元しているが、このシン
ボルにデータの誤りが発生することがある。これ
は、デイスクにピツトを書き込む際の欠陥、デイ
スクの取扱い中に生じたキズ等による欠陥、ある
いは、再生装置の機械的な変動や乱れによつて発
生する欠陥に原因する。そこで、データ誤りの検
出及び訂正のために、CDではクロス・リンター
リーブ・リード・ソロモン符号（CIRC）と呼ば
れる方式が用いられている。
この方式を概略説明する。先ず、デイスクにデ
ータを記録する場合、右チヤンネルと左チヤンネ
ルの各々６個の16ビツト音楽信号データを各々８
ビツトのシンボルに分割し、合計24個のシンボル
が作成される。これらは、選択的に遅延され組み
替えられた後、リード・ソロモン符号法に基いて
C2のバリテイデータQ0，Q1，Q2，Q3（各８ビツ
ト）が付される。更に、この28個のシンボルは、
各々異なつた時間遅延され、C1のバリテイデー
タP0，P1，P2，P3（各８ビツト）が、同様にリー
ド・ソロモン符号法に基いて作成され付加され
る。そして、合計32個のシンボルは選択的に遅延
され、そのうちのバリテイデータQ0，Q1，Q2，
Q3及びP0，P1，P2，P3が反転されて書き込み用
のデータ群となり、EFM（８−14変調）変調され
てフレーム同期信号と共にデイスクに記録され
る。
ータを記録する場合、右チヤンネルと左チヤンネ
ルの各々６個の16ビツト音楽信号データを各々８
ビツトのシンボルに分割し、合計24個のシンボル
が作成される。これらは、選択的に遅延され組み
替えられた後、リード・ソロモン符号法に基いて
C2のバリテイデータQ0，Q1，Q2，Q3（各８ビツ
ト）が付される。更に、この28個のシンボルは、
各々異なつた時間遅延され、C1のバリテイデー
タP0，P1，P2，P3（各８ビツト）が、同様にリー
ド・ソロモン符号法に基いて作成され付加され
る。そして、合計32個のシンボルは選択的に遅延
され、そのうちのバリテイデータQ0，Q1，Q2，
Q3及びP0，P1，P2，P3が反転されて書き込み用
のデータ群となり、EFM（８−14変調）変調され
てフレーム同期信号と共にデイスクに記録され
る。
また、デイスクの再生時には、読み出された
EFM信号から32個の８ビツトのシンボルが作成
され、これらは、記録時と逆の処理が為される。
即ち、32個のシンボルは、選択的に遅延され、パ
リテイデータQ0，Q1，Q2，Q3及びP0，P1，P2，
P3が反転されてC1デコード処理される。C1デコ
ード処理は、各シンボルに基いてシンドロームを
計算し、算出されたシンドロームからリード・ソ
ロモン符号法に従つて、誤り検出及び誤り訂正を
行う。更に、C1デコード処理された28個のシン
ボルは、各々異なつた時間遅延された後、C2デ
コード処理される。C2デコード処理も同様に、
各シンボルからシンドロームを計算し、算出され
たシンドロームからリード、ソロモン符号法に従
つて、誤り検出及び誤り訂正を行う。そして、
C2デコード処理後の24個のシンボルは、組み替
えられて選択的に遅延され、元の音楽信号データ
に戻される。
EFM信号から32個の８ビツトのシンボルが作成
され、これらは、記録時と逆の処理が為される。
即ち、32個のシンボルは、選択的に遅延され、パ
リテイデータQ0，Q1，Q2，Q3及びP0，P1，P2，
P3が反転されてC1デコード処理される。C1デコ
ード処理は、各シンボルに基いてシンドロームを
計算し、算出されたシンドロームからリード・ソ
ロモン符号法に従つて、誤り検出及び誤り訂正を
行う。更に、C1デコード処理された28個のシン
ボルは、各々異なつた時間遅延された後、C2デ
コード処理される。C2デコード処理も同様に、
各シンボルからシンドロームを計算し、算出され
たシンドロームからリード、ソロモン符号法に従
つて、誤り検出及び誤り訂正を行う。そして、
C2デコード処理後の24個のシンボルは、組み替
えられて選択的に遅延され、元の音楽信号データ
に戻される。
尚、クロス・インターリーブ・リード・ソロモ
ン符号法を使用したCD方式については、昭和57
年11月25日に発行された「図解コンパクトデイス
ク読本」（オーム社）の第103頁から第110頁まで
に詳細に記載されている。
ン符号法を使用したCD方式については、昭和57
年11月25日に発行された「図解コンパクトデイス
ク読本」（オーム社）の第103頁から第110頁まで
に詳細に記載されている。
従来、リード・ソロモン符号法に基いて誤り検
出する場合、シンドロームの計算を次式に従つて
行う。
出する場合、シンドロームの計算を次式に従つて
行う。
S0
S1
S2
S3＝１ １…11
α31α30…α1
α62α60…α21
α93α90…α31D0
D1
〓
D31 …(1)
尚、αは８次の原始多項式
Ｆ（Ｘ）＝X8＋X4＋X3＋X2＋１の根である。
上記計算の結果、シンドロームS0，S1，S2，S3
がすべて「０」であれば誤り無しと判別される。
がすべて「０」であれば誤り無しと判別される。
一方、ｊ番目のデータDjのみに誤りがあつた
場合には、 S1 2＝S0・S2，S2 2＝S1・S3 S0≠０，S1≠０，S2≠０，S3≠０ が成り立つことを検出することにより、判別さ
れ、誤りデータ位置は、 S1／S0＝αj を算出し、その対数をとることによつて求めら
れる。
場合には、 S1 2＝S0・S2，S2 2＝S1・S3 S0≠０，S1≠０，S2≠０，S3≠０ が成り立つことを検出することにより、判別さ
れ、誤りデータ位置は、 S1／S0＝αj を算出し、その対数をとることによつて求めら
れる。
また、データDjとDiとに誤りがあつた場合に
は、 αj＋αi＝S1・S2＋S0・S3／S1 2＋S0・S2 αi・αj＝S2 2＋S1・S3／S1 2＋S0・S2 ０≦ｊ，ｉ≦31，ｊ≠ｉ が成立するので、これにより、ｊ及びｉが求め
られたとき二重誤りと判別される。更に、 Ej Ei＝１／αj＋αjS1＋αi・S0 S1＋αj・S0 により、データ誤差Ej及びEiが求められる。
は、 αj＋αi＝S1・S2＋S0・S3／S1 2＋S0・S2 αi・αj＝S2 2＋S1・S3／S1 2＋S0・S2 ０≦ｊ，ｉ≦31，ｊ≠ｉ が成立するので、これにより、ｊ及びｉが求め
られたとき二重誤りと判別される。更に、 Ej Ei＝１／αj＋αjS1＋αi・S0 S1＋αj・S0 により、データ誤差Ej及びEiが求められる。
上述のリード・ソロモン符号法によるCDのデ
ータ誤り検出及び訂正については、特開昭60−
77529号公報に詳細に記載されている。
ータ誤り検出及び訂正については、特開昭60−
77529号公報に詳細に記載されている。
(ハ) 発明が解決しようとする問題点
しかしながら、上述したデータ誤り検出及び訂
正を実行する回路は、対数変換用のROMや多数
の乗除算回路が必要となり、特に、二重誤り検出
を行う際に、乗除算を繰り返し行わなければなら
ないため、誤り検出や誤り位置の算出に時間がか
かり、また、計算のために必要なタイミング信号
の数が多くなる欠点があつた。
正を実行する回路は、対数変換用のROMや多数
の乗除算回路が必要となり、特に、二重誤り検出
を行う際に、乗除算を繰り返し行わなければなら
ないため、誤り検出や誤り位置の算出に時間がか
かり、また、計算のために必要なタイミング信号
の数が多くなる欠点があつた。
(ニ) 問題点を解決するための手段
本発明は、上述した点に鑑みて為されたもので
あり、入力されたデータからシンドロームS0，
S1，S2，S3を算出し、更に、シンドロームS0，
S1，S2，S3を１，α，α2，α3（αは８次の原始多
項式の根）で割るシンドローム演算手段と、シン
ドロームS0，S1，S2，S3がすべて「０」であるこ
とを検出する誤りゼロ検出手段と、シンドローム
演算手段で１，α，α2，α3で割算した回路ｊを計
数保持する計数手段と、該計数手段に「０」と
「４」を設定するプリセツト手段と、前記演算手
段の結果S0′，S1′，S2′，S3′に基いて、S0′＋S1′
，
S1′＋S2′，S2′＋S3′を算出する加算手段と、前記
S0′＋S1′，S1′＋S2′，S2′＋S3′がすべて「０」と
な
つたことを検出する単一誤り検出手段と、前記
S1′＋S2′，S2′＋S3′を各々α，α2で順次割り、 S0′＋S1′＝S1′＋S2′／αa＝S2′＋S3′／α2a となつたときのａ（＝ｉ−ｊ，ｉ，ｊは誤り位置）
を検出する二重誤り検出手段と、前記計数手段に
保持されたｊと前記ａからｉを求める誤り位置算
出手段と前記S0′＋S1′及びａに基いて誤差成分を
算出する誤差算出手段とを備えたものである。
あり、入力されたデータからシンドロームS0，
S1，S2，S3を算出し、更に、シンドロームS0，
S1，S2，S3を１，α，α2，α3（αは８次の原始多
項式の根）で割るシンドローム演算手段と、シン
ドロームS0，S1，S2，S3がすべて「０」であるこ
とを検出する誤りゼロ検出手段と、シンドローム
演算手段で１，α，α2，α3で割算した回路ｊを計
数保持する計数手段と、該計数手段に「０」と
「４」を設定するプリセツト手段と、前記演算手
段の結果S0′，S1′，S2′，S3′に基いて、S0′＋S1′
，
S1′＋S2′，S2′＋S3′を算出する加算手段と、前記
S0′＋S1′，S1′＋S2′，S2′＋S3′がすべて「０」と
な
つたことを検出する単一誤り検出手段と、前記
S1′＋S2′，S2′＋S3′を各々α，α2で順次割り、 S0′＋S1′＝S1′＋S2′／αa＝S2′＋S3′／α2a となつたときのａ（＝ｉ−ｊ，ｉ，ｊは誤り位置）
を検出する二重誤り検出手段と、前記計数手段に
保持されたｊと前記ａからｉを求める誤り位置算
出手段と前記S0′＋S1′及びａに基いて誤差成分を
算出する誤差算出手段とを備えたものである。
(ホ) 作用
上述の手段によれば、シンドローム計算手段
は、シンボルが順次印加されるタイミングによ
り、シンボルに各々、１，α，α2，α3を乗算し、
その乗算結果と次に印加されるシンボルの和を求
め、更に、その和に１，α，α2，α3を乗算するこ
とにより、前述した(1)式の計算を行い、シンドロ
ームS0，S1，S2，S3を求める。算出されたシンド
ロームS0，S1，S2，S3がすべて「０」であれば誤
りゼロ検出回路により、読み出されたデータがす
べて正しいものと判別される。一方、誤りがあつ
た場合には、演算手段は、シンドロームS0，S1，
S2，S3を各々１，α，α2，α3で割り、更に、次の
タイミングで前回の計算結果を１，α，α2，α3で
割る動作を繰り返えす。また、この割算が実行さ
れる毎に、割算結果S0′，S1′，S2′，S3′に基いて
加算手段によりS0′＋S1′，S1′＋S2′，S2′＋S3′が
求
められ、更に、S0′＋S1′，S1′＋S2′，S2′＋S3′は
単
一誤り検出手段に印加されると共に二重誤り検出
手段に印加される。更に、割算の回数は計数手段
に計数保持される。即ち、単一誤り検出手段によ
りS0′＋S1′＝S1′＋S2′＝S2′＋S3′＝０が検出され
た
とき、データの誤りが１個であることが検出さ
れ、そのときの計数手段の内容で誤り位置ｊが判
別できる。また、二重誤り検出により、 S0′＋S1′＝S1′＋S2′／α2＝S2′＋S3′／α2a となつたときの検出出力により、２個のデータ誤
りがああつたこと、及び、その誤り位置間の差ａ
（＝ｉ−ｊ）が判別され、また、そのときの計数
手段の内容で誤り位置ｊが判別できる。よつて、
ａとｊにより誤り位置算出手段は、誤り位置ｉを
求めることができる。このような検出動作をC1
誤り検出とC2誤り検出で同じくするために、プ
リセツト手段はC1誤り検出のときには計数手段
に「０」を設定し、C2誤り検出のときには「４」
を計数手段に設定する。これにより、処理するシ
ンボル数が異なつても同じ動作で検出が行える。
は、シンボルが順次印加されるタイミングによ
り、シンボルに各々、１，α，α2，α3を乗算し、
その乗算結果と次に印加されるシンボルの和を求
め、更に、その和に１，α，α2，α3を乗算するこ
とにより、前述した(1)式の計算を行い、シンドロ
ームS0，S1，S2，S3を求める。算出されたシンド
ロームS0，S1，S2，S3がすべて「０」であれば誤
りゼロ検出回路により、読み出されたデータがす
べて正しいものと判別される。一方、誤りがあつ
た場合には、演算手段は、シンドロームS0，S1，
S2，S3を各々１，α，α2，α3で割り、更に、次の
タイミングで前回の計算結果を１，α，α2，α3で
割る動作を繰り返えす。また、この割算が実行さ
れる毎に、割算結果S0′，S1′，S2′，S3′に基いて
加算手段によりS0′＋S1′，S1′＋S2′，S2′＋S3′が
求
められ、更に、S0′＋S1′，S1′＋S2′，S2′＋S3′は
単
一誤り検出手段に印加されると共に二重誤り検出
手段に印加される。更に、割算の回数は計数手段
に計数保持される。即ち、単一誤り検出手段によ
りS0′＋S1′＝S1′＋S2′＝S2′＋S3′＝０が検出され
た
とき、データの誤りが１個であることが検出さ
れ、そのときの計数手段の内容で誤り位置ｊが判
別できる。また、二重誤り検出により、 S0′＋S1′＝S1′＋S2′／α2＝S2′＋S3′／α2a となつたときの検出出力により、２個のデータ誤
りがああつたこと、及び、その誤り位置間の差ａ
（＝ｉ−ｊ）が判別され、また、そのときの計数
手段の内容で誤り位置ｊが判別できる。よつて、
ａとｊにより誤り位置算出手段は、誤り位置ｉを
求めることができる。このような検出動作をC1
誤り検出とC2誤り検出で同じくするために、プ
リセツト手段はC1誤り検出のときには計数手段
に「０」を設定し、C2誤り検出のときには「４」
を計数手段に設定する。これにより、処理するシ
ンボル数が異なつても同じ動作で検出が行える。
(ヘ) 実施例
先ず、実施例を説明する前に本発明のデータ誤
り検出について説明する。C1誤り検出の場合、
前述した(1)式によりシンボルからシンドローム
S0，S1，S2，S3を求めるのであるが、本発明の場
合(1)式を次のように書き変える。
り検出について説明する。C1誤り検出の場合、
前述した(1)式によりシンボルからシンドローム
S0，S1，S2，S3を求めるのであるが、本発明の場
合(1)式を次のように書き変える。
S0
S1
S2
S3＝１ １…11
α31α30…α1
α62α60…α21
α93α90…α31D31
D30
〓
D0 …(1)′
これは、(1)式に於けるシンボルD0〜D31の添字
を逆に付け替えたものであり、(1)′式のシンボル
D31は実際のシンボルのD0である。即ち、実際の
シンボルはデイスクから読み出された順にD0，
D1，D2…D31としているが、本発明では、逆に
D31，D30…D0としているので、所謂、アドレス
が逆に付されたものとなつている。
を逆に付け替えたものであり、(1)′式のシンボル
D31は実際のシンボルのD0である。即ち、実際の
シンボルはデイスクから読み出された順にD0，
D1，D2…D31としているが、本発明では、逆に
D31，D30…D0としているので、所謂、アドレス
が逆に付されたものとなつている。
シンボルD31〜D0に誤りがなければ、シンドロ
ームS0，S1，S2，S3はすべて「０」となる。しか
し、シンボルDiとDj（ｊ≦ｉ）に誤りが発生した
場合シンドロームは、 S0＝Ei＋Ej S1＝αiEi＋α2jEj S2＝α2iEi＋α2jEj S3＝α3iEi＋α3jEj …(2) となる。尚、Ei及びEjは各々誤差成分である。
ームS0，S1，S2，S3はすべて「０」となる。しか
し、シンボルDiとDj（ｊ≦ｉ）に誤りが発生した
場合シンドロームは、 S0＝Ei＋Ej S1＝αiEi＋α2jEj S2＝α2iEi＋α2jEj S3＝α3iEi＋α3jEj …(2) となる。尚、Ei及びEjは各々誤差成分である。
この算出されたシンドロームS0，S1，S2，S3を
各々１，α，α2，α3でｊ回割つたとき、各々S0′，
S1′，S2′，S3′となつたとすると、 となる。従つて、(3)式から S0′＋S1′＝Ei（１＋αi-j） …(4) S1′＋S2′＝αi-jEi（１＋αi-j） …(5) S2′＋S3′＝α2(i-j)Ei（１＋αi-j) …(6) が求められる。
各々１，α，α2，α3でｊ回割つたとき、各々S0′，
S1′，S2′，S3′となつたとすると、 となる。従つて、(3)式から S0′＋S1′＝Ei（１＋αi-j） …(4) S1′＋S2′＝αi-jEi（１＋αi-j） …(5) S2′＋S3′＝α2(i-j)Ei（１＋αi-j) …(6) が求められる。
ここで、単一誤りの場合、ｉ＝ｊ，Ei＝０と考
えると(4)(5)(6)式は S0′＋S1′＝S1′＋S2′＝S2′＋S3′＝０ …(7) となる。従つて、(7)式が成立することを検出す
ることにより単一誤りを検出できる。尚、誤り位
置は、シンドロームS0，S1，S2，S3を割つた回数
ｊで示され、誤差成分EjはシンドロームS0の値と
なる。
えると(4)(5)(6)式は S0′＋S1′＝S1′＋S2′＝S2′＋S3′＝０ …(7) となる。従つて、(7)式が成立することを検出す
ることにより単一誤りを検出できる。尚、誤り位
置は、シンドロームS0，S1，S2，S3を割つた回数
ｊで示され、誤差成分EjはシンドロームS0の値と
なる。
一方、二重誤りの場合、(4)(5)(6)式から
S0′＋S1′＝S1′＋S2′／αi-j＝S2′＋S3′／α2(i
-j)…(8) が求められる。(8)式に於いてｉ−ｊ＝ａとすれ
ば、ｉ及びｊは共に０〜31であるから１≦ａ≦31
となる。従つて、S1′＋S2′，S2′＋S3′を各々α，
α2でａ回割つたとき(8)式が成立することにより二
重誤りが検出できる。また、誤り位置ｉはａ＋ｊ
により求めることができる。更に、誤差成分Eiは
(4)式から Ei＝S0′＋S1′／１＋αi-j …(9) と求められる。(9)式に於いて、１＋αi-jはガロア
フイールドに於けるαxと変換することができ、前
記ａからαxに変換してEiを求め、更に、S0＝Ei＋
EjからEj＝S0−Eiにより求められる。
-j)…(8) が求められる。(8)式に於いてｉ−ｊ＝ａとすれ
ば、ｉ及びｊは共に０〜31であるから１≦ａ≦31
となる。従つて、S1′＋S2′，S2′＋S3′を各々α，
α2でａ回割つたとき(8)式が成立することにより二
重誤りが検出できる。また、誤り位置ｉはａ＋ｊ
により求めることができる。更に、誤差成分Eiは
(4)式から Ei＝S0′＋S1′／１＋αi-j …(9) と求められる。(9)式に於いて、１＋αi-jはガロア
フイールドに於けるαxと変換することができ、前
記ａからαxに変換してEiを求め、更に、S0＝Ei＋
EjからEj＝S0−Eiにより求められる。
単一誤り訂正は、検出された誤り位置ｊのシン
ボルに誤差成分Ejを加算することにより為され、
二重誤り訂正は、検出された誤り位置ｉとｊのシ
ンボルに誤差成分EiとEjを各々加算することによ
つて為される。
ボルに誤差成分Ejを加算することにより為され、
二重誤り訂正は、検出された誤り位置ｉとｊのシ
ンボルに誤差成分EiとEjを各々加算することによ
つて為される。
第１図は、上述した誤り検出を実現する本発明
の実施例を示すブロツク図である。第１図に於い
て、RAM１は、デイスクから読み出され、EFM
変換された各々のフレームのシンボルD0〜D31
（添字は実際のアドレス順序を示す）がアドレス
制御回路（図示せず）により予め定められた順序
で書き込まれ、また、C1とC2の誤り検出及び訂
正時やDA変換への出力時に読み出し及び書き込
みが為されるメモリであり、８ビツトのデータバ
ス２に接続されている。シンドローム演算手段
３，４，５，６は、各々データバス２に接続さ
れ、RAM１から順次読み出されて来るシンボル
D31〜D0（添字は実際と逆のアドレスであり、以
下逆のアドレスを使用する。）を入力して、前述
した(1)′式の演算を行うと共に、算出されたシン
ドロームS0，S1，S2，S3を各々１，α，α2，α3で
割り、S0′，S1′，S2′，S3′を算出するものである。
また、シンドローム演算手段３，４，５，６は、
RAM１からシンボルD31〜D0を読み出すタイミ
ング信号SYRAMと割算を実行させるタイミン
グ信号SYNDCLで作られるクロツクパルス
SCLKで動作し、シンドロームの計算と割算の切
換えが制御信号SCONTで為される。加算手段
７，８，９は、各々シンドローム演算手段３，
４，５，６の出力S0′，S1′，S2′，S3′を入力して、
S0′＋S1′，S1′＋S2′，S2′＋S3′を出力するもので
あ
り、各ビツトのＥ−ORにより、モジロ２の和を
行う。加算手段７，８，９の各出力は、誤り検出
手段１０及び単一誤り検出手段１１に印加される
と共に二重誤り検出手段１２に印加される。誤り
ゼロ検出手段１０は、シンドロームS0，S1，S2，
S3を算出した時点に於いて、S0＝０であり、且
つ、S0＋S1＝S1＋S2＝S2＋S3＝０であることを検
出したとき、シンボルD31〜D0は正しく誤りがな
いと判別して信号ZEを出力する。一方、単一誤
り検出手段１１は、シンドローム演算手段３，
４，５，６で計算されたシンドロームS0，S1，
S2，S3を１，α，α2，α3で１回割る毎に、(7)式が
成立することを検出するものであり、(7)式が成立
するとシンボルに単一誤りがあつたとして検出出
力１Ｅを出力する。二重誤り検出手段１２は、前
述と同様に、シンドローム演算手段３，４，５，
６で割算が行われる毎に、(8)式が成立することを
検出するものであり、S1′＋S2′を１／α2で割り、 S2′＋S3′を１／α2aで割り、その割算結果とS0′＋S1
′の 一致を検出することにより、誤りがあること及び
誤り位置情報ａ＝ｉ−ｊが得られる。そして、二
重誤り検出手段１２からは誤り位置情報ａを示す
32本の検出出力ai-jが出力される。即ち、シンボ
ルD31〜D0のDiとDjに誤りがあつた場合には、(3)
式乃至(8)式から明らかな如く、シンドロームS0，
S1，S2，S3を１，α，α2，α3でｊ回割つたときに
32本の検出出力ai-jの１本のみが“１”となる。
しかし、三重誤り以上の誤りがあつた場合には、
シンドローム演算手段３，４，５，６に31回の割
算を行わせる間に、検出出力ai-jに複数回検出出
力が現われる。検出出力ai-jは、32ビツトのＤ−
FFから成るａレジスタ１３に印加されると共に
a0（ｉ＝ｊのとき）を除いてORゲート１４に印加
され、ORゲート１４の出力が誤り検出出力2Eと
して出力される。計数手段１５は、シンドローム
演算手段３，４，５，６に１，α，α2，α3の割算
を実行させるタイミング信号SYNDCLを計数し
て、その割算した回数を計数する５ビツトのカウ
ンタ１６と、カウンタ１６の出力が印加され、そ
の計数内容を記憶する５ビツトのＤ−FFから成
るレジスタ１７とから構成される。プリセツト手
段５５は、C1誤り検出時のタイミングT2とクリ
アパルスSINTが印加されたANDゲート５３と、
C2誤り検出時のタイミングT4とクリアパルス
SINTが印加されたANDゲート５４とから成り、
C1誤り検出時に「０」を、C2誤り検出時に「４」
をカウンタ１６に設定する。ラツチパルス発生手
段１８は、単一誤り検出手段１１からの検出出力
1E及び二重誤り検出手段１２からORゲート１４
を介して出力される検出出力2Eが印加され、
各々の検出出力1Eと2Eに基いてカウンタ１６の
計数内容を５ビツトのレジスタ１７に保持させる
バルスjLPをORゲート１９から出力する。また、
パルスjLPは、シンドローム演算手段３の出力
S0′を記憶保持する８ビツトのＤ−FFから成るレ
ジスタ２０、検出出力ai-jを記憶する32ビツトの
ａレジスタ１３、及び、S0′＋S1′を記憶する８ビ
ツトのＤ−FFから成るレジスタ２１のクロツク
となる。更に、検出出力2Eに基いてラツチパル
ス発生手段１８から出力されるラツチパルスは、
訂正不能判定手段２２に印加される。訂正不能判
定手段２２は、印加されたラツチパルスが１個の
場合には二重誤りであると判定し、訂正制御手段
２３に訂正を指示すると共にフラグ制御手段２４
にC1あるいはC2のフラグの付加を指示する制御
信号2ESIGを出力し、また、ラツチパルスが２個
以上印加された場合には、三重誤り以上であると
判定し、訂正制御手段２３に訂正の禁止を指示す
ると共にフラグ制御手段２４にC1あるいはC2フ
ラグをフラグレジスタ２５に付加することを指示
する制御信号NGを出力する。これら、ラツチパ
ルス発生手段１８、訂正不能判定手段２２及び訂
正制御手段２３には、誤りゼロ検出手段１０から
の検出出力ZEが印加され、誤り無しと検出され
た場合には、これらの動作が禁止される。ａレジ
スタ１３に保持された検出出力ai-jが印加された
エンコーダ２６は、32本の信号を５ビツトのバイ
ナリーデータに変換するものであり、変換後の５
ビツトデータは誤り位置算出手段２７に印加され
る。誤り位置算出手段２７は、計数手段１５のレ
ジスタ１７に保持されたデータ、即ち、シンドロ
ームS0，S1，S2，S3を１，α，α2，α3で各々割つ
た回数ｊとｉ−ｊの５ビツトデータを加算し、誤
り位置ｉを算出する加算回路である。誤り位置算
出手段２７の出力ｉ（５ビツト）とレジスタ１７
の出力ｊは、共にインバータ２８，２９で反転さ
れマルチプレクサ３０により選択されてRAM１
のアドレス制御回路に供給される。即ち、誤り位
置ｉ及びｊは、誤りの発生したシンボルのアドレ
スを指定し、そのシンボルの訂正を行うために使
用される。ここで、インバータ２８，２９によつ
てデータｉ及びｊを反転するのは、前述した如
く、シンボルD0〜D31のアドレスを逆に付与した
ため、それを元に戻すためである。
の実施例を示すブロツク図である。第１図に於い
て、RAM１は、デイスクから読み出され、EFM
変換された各々のフレームのシンボルD0〜D31
（添字は実際のアドレス順序を示す）がアドレス
制御回路（図示せず）により予め定められた順序
で書き込まれ、また、C1とC2の誤り検出及び訂
正時やDA変換への出力時に読み出し及び書き込
みが為されるメモリであり、８ビツトのデータバ
ス２に接続されている。シンドローム演算手段
３，４，５，６は、各々データバス２に接続さ
れ、RAM１から順次読み出されて来るシンボル
D31〜D0（添字は実際と逆のアドレスであり、以
下逆のアドレスを使用する。）を入力して、前述
した(1)′式の演算を行うと共に、算出されたシン
ドロームS0，S1，S2，S3を各々１，α，α2，α3で
割り、S0′，S1′，S2′，S3′を算出するものである。
また、シンドローム演算手段３，４，５，６は、
RAM１からシンボルD31〜D0を読み出すタイミ
ング信号SYRAMと割算を実行させるタイミン
グ信号SYNDCLで作られるクロツクパルス
SCLKで動作し、シンドロームの計算と割算の切
換えが制御信号SCONTで為される。加算手段
７，８，９は、各々シンドローム演算手段３，
４，５，６の出力S0′，S1′，S2′，S3′を入力して、
S0′＋S1′，S1′＋S2′，S2′＋S3′を出力するもので
あ
り、各ビツトのＥ−ORにより、モジロ２の和を
行う。加算手段７，８，９の各出力は、誤り検出
手段１０及び単一誤り検出手段１１に印加される
と共に二重誤り検出手段１２に印加される。誤り
ゼロ検出手段１０は、シンドロームS0，S1，S2，
S3を算出した時点に於いて、S0＝０であり、且
つ、S0＋S1＝S1＋S2＝S2＋S3＝０であることを検
出したとき、シンボルD31〜D0は正しく誤りがな
いと判別して信号ZEを出力する。一方、単一誤
り検出手段１１は、シンドローム演算手段３，
４，５，６で計算されたシンドロームS0，S1，
S2，S3を１，α，α2，α3で１回割る毎に、(7)式が
成立することを検出するものであり、(7)式が成立
するとシンボルに単一誤りがあつたとして検出出
力１Ｅを出力する。二重誤り検出手段１２は、前
述と同様に、シンドローム演算手段３，４，５，
６で割算が行われる毎に、(8)式が成立することを
検出するものであり、S1′＋S2′を１／α2で割り、 S2′＋S3′を１／α2aで割り、その割算結果とS0′＋S1
′の 一致を検出することにより、誤りがあること及び
誤り位置情報ａ＝ｉ−ｊが得られる。そして、二
重誤り検出手段１２からは誤り位置情報ａを示す
32本の検出出力ai-jが出力される。即ち、シンボ
ルD31〜D0のDiとDjに誤りがあつた場合には、(3)
式乃至(8)式から明らかな如く、シンドロームS0，
S1，S2，S3を１，α，α2，α3でｊ回割つたときに
32本の検出出力ai-jの１本のみが“１”となる。
しかし、三重誤り以上の誤りがあつた場合には、
シンドローム演算手段３，４，５，６に31回の割
算を行わせる間に、検出出力ai-jに複数回検出出
力が現われる。検出出力ai-jは、32ビツトのＤ−
FFから成るａレジスタ１３に印加されると共に
a0（ｉ＝ｊのとき）を除いてORゲート１４に印加
され、ORゲート１４の出力が誤り検出出力2Eと
して出力される。計数手段１５は、シンドローム
演算手段３，４，５，６に１，α，α2，α3の割算
を実行させるタイミング信号SYNDCLを計数し
て、その割算した回数を計数する５ビツトのカウ
ンタ１６と、カウンタ１６の出力が印加され、そ
の計数内容を記憶する５ビツトのＤ−FFから成
るレジスタ１７とから構成される。プリセツト手
段５５は、C1誤り検出時のタイミングT2とクリ
アパルスSINTが印加されたANDゲート５３と、
C2誤り検出時のタイミングT4とクリアパルス
SINTが印加されたANDゲート５４とから成り、
C1誤り検出時に「０」を、C2誤り検出時に「４」
をカウンタ１６に設定する。ラツチパルス発生手
段１８は、単一誤り検出手段１１からの検出出力
1E及び二重誤り検出手段１２からORゲート１４
を介して出力される検出出力2Eが印加され、
各々の検出出力1Eと2Eに基いてカウンタ１６の
計数内容を５ビツトのレジスタ１７に保持させる
バルスjLPをORゲート１９から出力する。また、
パルスjLPは、シンドローム演算手段３の出力
S0′を記憶保持する８ビツトのＤ−FFから成るレ
ジスタ２０、検出出力ai-jを記憶する32ビツトの
ａレジスタ１３、及び、S0′＋S1′を記憶する８ビ
ツトのＤ−FFから成るレジスタ２１のクロツク
となる。更に、検出出力2Eに基いてラツチパル
ス発生手段１８から出力されるラツチパルスは、
訂正不能判定手段２２に印加される。訂正不能判
定手段２２は、印加されたラツチパルスが１個の
場合には二重誤りであると判定し、訂正制御手段
２３に訂正を指示すると共にフラグ制御手段２４
にC1あるいはC2のフラグの付加を指示する制御
信号2ESIGを出力し、また、ラツチパルスが２個
以上印加された場合には、三重誤り以上であると
判定し、訂正制御手段２３に訂正の禁止を指示す
ると共にフラグ制御手段２４にC1あるいはC2フ
ラグをフラグレジスタ２５に付加することを指示
する制御信号NGを出力する。これら、ラツチパ
ルス発生手段１８、訂正不能判定手段２２及び訂
正制御手段２３には、誤りゼロ検出手段１０から
の検出出力ZEが印加され、誤り無しと検出され
た場合には、これらの動作が禁止される。ａレジ
スタ１３に保持された検出出力ai-jが印加された
エンコーダ２６は、32本の信号を５ビツトのバイ
ナリーデータに変換するものであり、変換後の５
ビツトデータは誤り位置算出手段２７に印加され
る。誤り位置算出手段２７は、計数手段１５のレ
ジスタ１７に保持されたデータ、即ち、シンドロ
ームS0，S1，S2，S3を１，α，α2，α3で各々割つ
た回数ｊとｉ−ｊの５ビツトデータを加算し、誤
り位置ｉを算出する加算回路である。誤り位置算
出手段２７の出力ｉ（５ビツト）とレジスタ１７
の出力ｊは、共にインバータ２８，２９で反転さ
れマルチプレクサ３０により選択されてRAM１
のアドレス制御回路に供給される。即ち、誤り位
置ｉ及びｊは、誤りの発生したシンボルのアドレ
スを指定し、そのシンボルの訂正を行うために使
用される。ここで、インバータ２８，２９によつ
てデータｉ及びｊを反転するのは、前述した如
く、シンボルD0〜D31のアドレスを逆に付与した
ため、それを元に戻すためである。
誤差算出手段３１は、レジスタ２１に記憶され
たS0′＋S1′とａレジスタ１３に記憶された誤り位
置情報ai-jを入力し、(9)式に基いて誤り位置ｉの
シンボルの誤差成分Eiを算出するものであり、１
＋αi-jをαxに変換するデコーダ方式が用いられ、
演算を単純化している。加算手段３２は、誤差成
分EiとEjの和であるS0′（シンドロームS0と等し
い）と誤差算出手段３１で算出された誤差成分Ei
とのモジロ２の和を求めるものであり、各ビツト
毎のＥ−ORにより誤差成分Ejを求める。算出さ
れた誤差成分Ei及びEjは、各々マルチプレクサ３
３に印加され、マルチプレクサ３３と同じ制御信
号SELによつて選択出力される。即ち、マルチプ
レクサ３０に於いて、誤り位置データｉが選択出
力されたときには、マルチプレクサ３３からは誤
差成分Eiが出力され、誤り位置データｊが選択さ
れたときには誤差成分Ejが選択される。マルチプ
レクサ３３の出力が印加された加算手段３４と８
ビツトのＤ−FFから成るレジスタ３５は、誤り
訂正を行うものであり、マルチプレクサ３０から
選択されてアドレス制御回路に印加された誤り位
置データｉまたはｊに基いてRAM１から読み出
された誤りシンボルDiあるいはDjがレジスタ３５
に保持され、加算手段３４に於いて、誤りシンボ
ルDiあるいはDjと誤差成分EiあるいはEjのモジロ
２の和が為され、その加算結果、即ち、訂正され
たシンボルは、再び、RAM１の同じアドレスに
記憶される。加算手段３４の動作は、訂正制御手
段２３から出力される制御信号ENAによつて制
御され、誤り無しと訂正不能の場合には、加算動
作は為されず、単一誤りと二重誤りの場合に加算
動作が為される。
たS0′＋S1′とａレジスタ１３に記憶された誤り位
置情報ai-jを入力し、(9)式に基いて誤り位置ｉの
シンボルの誤差成分Eiを算出するものであり、１
＋αi-jをαxに変換するデコーダ方式が用いられ、
演算を単純化している。加算手段３２は、誤差成
分EiとEjの和であるS0′（シンドロームS0と等し
い）と誤差算出手段３１で算出された誤差成分Ei
とのモジロ２の和を求めるものであり、各ビツト
毎のＥ−ORにより誤差成分Ejを求める。算出さ
れた誤差成分Ei及びEjは、各々マルチプレクサ３
３に印加され、マルチプレクサ３３と同じ制御信
号SELによつて選択出力される。即ち、マルチプ
レクサ３０に於いて、誤り位置データｉが選択出
力されたときには、マルチプレクサ３３からは誤
差成分Eiが出力され、誤り位置データｊが選択さ
れたときには誤差成分Ejが選択される。マルチプ
レクサ３３の出力が印加された加算手段３４と８
ビツトのＤ−FFから成るレジスタ３５は、誤り
訂正を行うものであり、マルチプレクサ３０から
選択されてアドレス制御回路に印加された誤り位
置データｉまたはｊに基いてRAM１から読み出
された誤りシンボルDiあるいはDjがレジスタ３５
に保持され、加算手段３４に於いて、誤りシンボ
ルDiあるいはDjと誤差成分EiあるいはEjのモジロ
２の和が為され、その加算結果、即ち、訂正され
たシンボルは、再び、RAM１の同じアドレスに
記憶される。加算手段３４の動作は、訂正制御手
段２３から出力される制御信号ENAによつて制
御され、誤り無しと訂正不能の場合には、加算動
作は為されず、単一誤りと二重誤りの場合に加算
動作が為される。
以上、説明した誤り検出及び訂正回路は、C1
誤り検出及び訂正とC2誤り検出及び訂正の両方
に使用される回路であるが、C2誤り検出及び訂
正の場合には、シンボルの数がD0〜D27の28個と
なるため、シンドローム演算手段３，４，５，６
でシンドロームS0，S1，S2，S3を計算するタイミ
ング数は、28個であり、また、１，α，α2，α3で
割る回数は、27回となる。そこで、C2誤り検出
及び訂正を行う期間では、最初にカウンタ１６に
「４」をプリセツトするようにしている。この点
についての詳細は後述する。
誤り検出及び訂正とC2誤り検出及び訂正の両方
に使用される回路であるが、C2誤り検出及び訂
正の場合には、シンボルの数がD0〜D27の28個と
なるため、シンドローム演算手段３，４，５，６
でシンドロームS0，S1，S2，S3を計算するタイミ
ング数は、28個であり、また、１，α，α2，α3で
割る回数は、27回となる。そこで、C2誤り検出
及び訂正を行う期間では、最初にカウンタ１６に
「４」をプリセツトするようにしている。この点
についての詳細は後述する。
次に、第１図に示された回路の主な具体例を以
下に説明する。
下に説明する。
第２図は、シンドローム演算手段３，４，５，
６を実現する回路図であり、データバス２に送出
されたシンボルの各ビツトb0〜b7が各々印加され
るＥ−ORゲート３６と、Ｅ−ORゲート３６の
出力が印加された８個のＤ−FF３７と、Ｄ−FF
３７の出力が各々印加されたαn演算素子３８及び
１／αn演算素子３９と、各演算素子３８，３９の出 力を選択してＥ−ORゲート３６の各入力に印加
するマルチプレクサ４０とから構成される。Ｄ−
FF３７は、前述したタイミング信号SYRAMと
タイミング信号SYNDCLで作られるクロツクパ
ルスSCLKで動作し、マルチプレクサ４０は、シ
ンドロームS0，S1，S2，S3の計算と１，α，α2，
α3の割算とを切換える制御信号SCONTにより制
御される。即ち、シンドロームS0，S1，S2，S3の
計算を行う際には、αn演算素子３８が用いられ、
割算によりS0′，S1′，S2′，S3′を算出する際には
１／αn演算素子３９が用いられる。
６を実現する回路図であり、データバス２に送出
されたシンボルの各ビツトb0〜b7が各々印加され
るＥ−ORゲート３６と、Ｅ−ORゲート３６の
出力が印加された８個のＤ−FF３７と、Ｄ−FF
３７の出力が各々印加されたαn演算素子３８及び
１／αn演算素子３９と、各演算素子３８，３９の出 力を選択してＥ−ORゲート３６の各入力に印加
するマルチプレクサ４０とから構成される。Ｄ−
FF３７は、前述したタイミング信号SYRAMと
タイミング信号SYNDCLで作られるクロツクパ
ルスSCLKで動作し、マルチプレクサ４０は、シ
ンドロームS0，S1，S2，S3の計算と１，α，α2，
α3の割算とを切換える制御信号SCONTにより制
御される。即ち、シンドロームS0，S1，S2，S3の
計算を行う際には、αn演算素子３８が用いられ、
割算によりS0′，S1′，S2′，S3′を算出する際には
１／αn演算素子３９が用いられる。
ところで、シンドローム演算手段３では、(1)′
式から明らかな如く、シンドロームS0はシンボル
D31〜D0の和であり、また、S0′はS0を「１」で割
つたものであるから、演算素子３８はα0であり、
演算素子３９は１／α0である。即ち、シンドローム 演算手段３の場合には、演算素子３８，３９及び
マルチプレクサ４０は不要であり、Ｄ−FF３７
の各出力Q0〜Q7を各々Ｅ−ORゲート３６に直接
印加すれば良い。従つて、シンボルD31〜D0を順
次RAM１から読み出すタイミング信号SYRAM
により、最初に読み出されたシンボルD31がＤ−
FF３７に入力され、次に読み出されたシンボル
D30は、Ｄ−FF３７の出力、即ち、D31とＥ−OR
ゲート３６でモジロ２の加算処理されてＤ−FF
３７に保持される。この動作を32回（D31からD0
が読み出されるまで）繰り返えすことにより、シ
ンボルD0が読み出されたときには、Ｄ−FF３７
の出力は、シンドロームS0となる。
式から明らかな如く、シンドロームS0はシンボル
D31〜D0の和であり、また、S0′はS0を「１」で割
つたものであるから、演算素子３８はα0であり、
演算素子３９は１／α0である。即ち、シンドローム 演算手段３の場合には、演算素子３８，３９及び
マルチプレクサ４０は不要であり、Ｄ−FF３７
の各出力Q0〜Q7を各々Ｅ−ORゲート３６に直接
印加すれば良い。従つて、シンボルD31〜D0を順
次RAM１から読み出すタイミング信号SYRAM
により、最初に読み出されたシンボルD31がＤ−
FF３７に入力され、次に読み出されたシンボル
D30は、Ｄ−FF３７の出力、即ち、D31とＥ−OR
ゲート３６でモジロ２の加算処理されてＤ−FF
３７に保持される。この動作を32回（D31からD0
が読み出されるまで）繰り返えすことにより、シ
ンボルD0が読み出されたときには、Ｄ−FF３７
の出力は、シンドロームS0となる。
また、シンドローム演算手段４では、演算素子
３８はαであり、演算素子３９は１／αである。こ のα演算素子３８は、第３図ａに示される如く、
入力I0〜I7と出力O0〜O7が結線され、３個のＥ−
ORゲート４１が設けられたものであり、また、
１／α演算素子３９は、第３図ｂに示される如く、 入力I0〜I7と出力O0〜O7が結線され、同じく３個
のＥ−ORゲート４２が設けられたものである。
従つて、シンドローム演算手段４では、タイミン
グ信号SYRAMにより、最初にRAM１から読み
出されＤ−FF３７に記憶されたシンボルD31は、
α演算素子３８によりαD31の乗算結果としてＥ
−ORゲート３６に印加され、次にシンボルD30
が読み出されたときには、Ｅ−ORゲート３６に
於いて、αD31＋D30の加算が為され、その結果が
Ｄ−FF３７に記憶される。この動作を32回繰り
返えすことにより、(1)′式に示されたシンドロー
ムＳ１・が算出され、Ｄ−FF３７の出力Q0〜Q7か
ら出力される。一方、１／α演算素子３９を選択し てＥ−ORゲート３６の入力b0〜b7を“０”とし
た状態でタイミング信号SYNDCLを１個印加す
る毎に、Ｄ−FF３７に保持されたシンドローム
S1が１／α演算素子３９により１／αされてＤ−FF３ ７に保持され、出力Q0〜Q7は、S1′＝S1／αとなる。
３８はαであり、演算素子３９は１／αである。こ のα演算素子３８は、第３図ａに示される如く、
入力I0〜I7と出力O0〜O7が結線され、３個のＥ−
ORゲート４１が設けられたものであり、また、
１／α演算素子３９は、第３図ｂに示される如く、 入力I0〜I7と出力O0〜O7が結線され、同じく３個
のＥ−ORゲート４２が設けられたものである。
従つて、シンドローム演算手段４では、タイミン
グ信号SYRAMにより、最初にRAM１から読み
出されＤ−FF３７に記憶されたシンボルD31は、
α演算素子３８によりαD31の乗算結果としてＥ
−ORゲート３６に印加され、次にシンボルD30
が読み出されたときには、Ｅ−ORゲート３６に
於いて、αD31＋D30の加算が為され、その結果が
Ｄ−FF３７に記憶される。この動作を32回繰り
返えすことにより、(1)′式に示されたシンドロー
ムＳ１・が算出され、Ｄ−FF３７の出力Q0〜Q7か
ら出力される。一方、１／α演算素子３９を選択し てＥ−ORゲート３６の入力b0〜b7を“０”とし
た状態でタイミング信号SYNDCLを１個印加す
る毎に、Ｄ−FF３７に保持されたシンドローム
S1が１／α演算素子３９により１／αされてＤ−FF３ ７に保持され、出力Q0〜Q7は、S1′＝S1／αとなる。
従つて、タイミング信号SYNDCLを順次31個印
加することにより、S1／αからS1／α31までのS1′が算
出 できる。
加することにより、S1／αからS1／α31までのS1′が算
出 できる。
更に、シンドローム演算手段５の演算素子３８
はα2であり、演算素子３９は１／α2である。このα2 演算素子３８は、第３図Ｃに示される入出力関係
にある素子であり、これは、第３図ａのα演算素
子を２段直列接続したものである。一方、１／α2演 算素子３９は、第３図ｄに示される入出力関係に
ある素子で、これも、第３図ｂの１／α演算素子を ２段直列接続したものである。また、シンドロー
ム演算手段６の演算素子３８はα3であり、演算素
子３９は１／α3である。α3演算素子は、第３図ａを ３段直列接続したもので、１／α3演算素子は第３図 ｂを３段直列接続したものである。いずれのシン
ドローム演算手段５，６も前述と同様にタイミン
グ信号SYRAMにより(1)′式のシンドロームS2及
びS3を算出し、タイミング信号SYNDCLにより、
各々(3)式の演算が為され、１／α2〜１／α62のS2′と
１／α3 〜１／α93のS3′が算出できる。
はα2であり、演算素子３９は１／α2である。このα2 演算素子３８は、第３図Ｃに示される入出力関係
にある素子であり、これは、第３図ａのα演算素
子を２段直列接続したものである。一方、１／α2演 算素子３９は、第３図ｄに示される入出力関係に
ある素子で、これも、第３図ｂの１／α演算素子を ２段直列接続したものである。また、シンドロー
ム演算手段６の演算素子３８はα3であり、演算素
子３９は１／α3である。α3演算素子は、第３図ａを ３段直列接続したもので、１／α3演算素子は第３図 ｂを３段直列接続したものである。いずれのシン
ドローム演算手段５，６も前述と同様にタイミン
グ信号SYRAMにより(1)′式のシンドロームS2及
びS3を算出し、タイミング信号SYNDCLにより、
各々(3)式の演算が為され、１／α2〜１／α62のS2′と
１／α3 〜１／α93のS3′が算出できる。
第４図は、二重誤り検出手段１２の構成を示す
ブロツク図である。二重誤り検出手段１２は、31
個従続接続された１／α演算素子４３と、31個従続 接続された１／α2演算素子４４と、各段の演算素子 ４３，４４の出力と加算手段７からの出力S0′＋
S1′が印加された一致検出回路４５とから構成さ
れ、初段の１／α演算素子４３にS1′＋S2′が印加さ れ、初段の１／α2演算素子４４にS2′＋S3′が印加さ れるここで、１／α演算素子４３は第３図ｂに示さ れた素子であり、１／α2演算素子４４は第３図ｄに 示された素子である。また、一致検出回路４５
は、第５図に示される如く、S0′＋S1′の各ビツト
が印加され１／α演算素子４３の各ビツト出力が印 加されたＥ−ORゲート４６と、S0′＋S1′の各ビ
ツトが印加され１／α2演算素子４４の各ビツト出力 が印加されたＥ−ORゲート４７と、Ｅ−ORゲ
ート４６及び４７の出力が印加されたNORゲー
ト４８とから構成され、(8)式が成立することを検
出する。即ち、１段目に設けられた一致検出回路
４５の出力a1は、ｉ−ｊ＝１のとき“１”となる
出力であり、２段目に設けられた一致検出回路４
５の出力a2は、ｉ−ｊ＝２のとき“１”となる出
力であり、同様に31段目の出力a31までｉ−ｊの
数値に対対応して順次“１”となる。従つて、シ
ンドローム演算手段３，４，５，６で１，α，
α2，α3で１回割算が実行される毎に、二重誤り検
出手段１２に於いて、(8)式が成立するか否かが判
定され、二重誤りがあれば、ｊ回目の割算の結果
を判定したとき、a1〜a31のいずれかが“１”と
なることにより、二重誤り検出と誤り位置情報ｉ
−ｊが得られる。尚、一致値検出回路４５′はｉ
−ｊ＝０を検出するものであり、単一誤りのとき
“１”を出力する。
ブロツク図である。二重誤り検出手段１２は、31
個従続接続された１／α演算素子４３と、31個従続 接続された１／α2演算素子４４と、各段の演算素子 ４３，４４の出力と加算手段７からの出力S0′＋
S1′が印加された一致検出回路４５とから構成さ
れ、初段の１／α演算素子４３にS1′＋S2′が印加さ れ、初段の１／α2演算素子４４にS2′＋S3′が印加さ れるここで、１／α演算素子４３は第３図ｂに示さ れた素子であり、１／α2演算素子４４は第３図ｄに 示された素子である。また、一致検出回路４５
は、第５図に示される如く、S0′＋S1′の各ビツト
が印加され１／α演算素子４３の各ビツト出力が印 加されたＥ−ORゲート４６と、S0′＋S1′の各ビ
ツトが印加され１／α2演算素子４４の各ビツト出力 が印加されたＥ−ORゲート４７と、Ｅ−ORゲ
ート４６及び４７の出力が印加されたNORゲー
ト４８とから構成され、(8)式が成立することを検
出する。即ち、１段目に設けられた一致検出回路
４５の出力a1は、ｉ−ｊ＝１のとき“１”となる
出力であり、２段目に設けられた一致検出回路４
５の出力a2は、ｉ−ｊ＝２のとき“１”となる出
力であり、同様に31段目の出力a31までｉ−ｊの
数値に対対応して順次“１”となる。従つて、シ
ンドローム演算手段３，４，５，６で１，α，
α2，α3で１回割算が実行される毎に、二重誤り検
出手段１２に於いて、(8)式が成立するか否かが判
定され、二重誤りがあれば、ｊ回目の割算の結果
を判定したとき、a1〜a31のいずれかが“１”と
なることにより、二重誤り検出と誤り位置情報ｉ
−ｊが得られる。尚、一致値検出回路４５′はｉ
−ｊ＝０を検出するものであり、単一誤りのとき
“１”を出力する。
第６図は、誤差算出手段３１の回路図であり、
二重誤り検出手段１２からの検出出力a1〜a31を
入力するROM４９と、ROM４９の出力により、
S0′＋S1′の８ビツトデータ下位ビツトからＡ，
Ｂ，Ｃ，……Ｇ，Ｈとする）を選択的に加算し、
誤差成分Eiの各ビツトEi-0〜Ei-7（計８ビツト）を
作成する選択加算回路５０とから構成される。前
述した如く、誤差算出手段３１は、(9)式を演算す
るものであり、この場合、１＋αi-jはαxと変換す
ることができ、ROM４９は、１＋αi-jからαxの
変換を行うと共に、８ビツトのデータをαxで割つ
た場合の結果の各ビツト構成を決定するものであ
る。例えば、ｉ−ｊ＝１の場合、１＋αはα25と
変換され、S0′＋S1′をα25で割つた結果得られる誤
差成分Eiの各ビツトは、 Ei-7＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ Ei-6＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ Ei-5＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ Ei-4＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ Ei-3＝Ｅ＋Ｆ＋Ｇ＋Ｈ Ei-2＝Ａ＋Ｂ＋Ｃ Ei-1＝Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ Ei-0＝Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ となる。従つて、各Ei-7〜Ei-0を作成する選択
加算回路５０は、ANDゲート５１に於いて、
ROM４９から各々出力された信号に基いて、
S0′＋S1′の８ビツトデータＡ〜Ｈを選択し、Ｅ−
ORゲート５２によりモジロ２の加算を行う。従
つて、実際の割算を行わなくとも、検出出力a1〜
a31の印加により、誤差成分Eiがリアルタイムで
得られる。
二重誤り検出手段１２からの検出出力a1〜a31を
入力するROM４９と、ROM４９の出力により、
S0′＋S1′の８ビツトデータ下位ビツトからＡ，
Ｂ，Ｃ，……Ｇ，Ｈとする）を選択的に加算し、
誤差成分Eiの各ビツトEi-0〜Ei-7（計８ビツト）を
作成する選択加算回路５０とから構成される。前
述した如く、誤差算出手段３１は、(9)式を演算す
るものであり、この場合、１＋αi-jはαxと変換す
ることができ、ROM４９は、１＋αi-jからαxの
変換を行うと共に、８ビツトのデータをαxで割つ
た場合の結果の各ビツト構成を決定するものであ
る。例えば、ｉ−ｊ＝１の場合、１＋αはα25と
変換され、S0′＋S1′をα25で割つた結果得られる誤
差成分Eiの各ビツトは、 Ei-7＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ Ei-6＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ Ei-5＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ Ei-4＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ Ei-3＝Ｅ＋Ｆ＋Ｇ＋Ｈ Ei-2＝Ａ＋Ｂ＋Ｃ Ei-1＝Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ Ei-0＝Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ となる。従つて、各Ei-7〜Ei-0を作成する選択
加算回路５０は、ANDゲート５１に於いて、
ROM４９から各々出力された信号に基いて、
S0′＋S1′の８ビツトデータＡ〜Ｈを選択し、Ｅ−
ORゲート５２によりモジロ２の加算を行う。従
つて、実際の割算を行わなくとも、検出出力a1〜
a31の印加により、誤差成分Eiがリアルタイムで
得られる。
次に、第１図に示された回路によりC1及びC2
誤り検出及び訂正の動作を第７図を参照して簡単
に説明する。
誤り検出及び訂正の動作を第７図を参照して簡単
に説明する。
第７図に示す如く、１フレームの処理時間は、
T1〜T6のタイミングとT1〜T6の各々を構成する
t0〜t48の49個のタイミングから成る。C1誤り検出
及び訂正は、T1〜T3のタイミングで実行され、
C2誤り検出及び訂正は、T4〜T6のタイミングで
実行される。先ず、タイミングT1のt0に於いて発
生するクリアパルスCINTにより、シンドローム
演算手段３，４，５，６及び各部のＤ−FF等が
リセツトされる。このタイミングT1は、RAM１
に記憶された32個のシンボルD31〜D0を順次読み
出してシンドロームS0，S1，S2，S3を計算するタ
イミングであり、タイミングt0〜t48の中にタイミ
ング信号SYRAMが32個発生するよう振り分け
られている。従つて、32個目のタイミング信号
SYRAMが発生したときには、シンドロームS0，
S1，S2，S3が計算し終わる。次に、タイミング
T2は、誤り検出を行うタイミングであり、その
中にタイミング信号SYNDCLが32個発生するよ
うに振り分けられている。また、タイミングT2
のタイミングt0で発生するクリアパルスSINTに
より、第１図に示されたANDゲート５３の出力
が発生しカウンタ１６に「０」がプリセツトされ
る。従つて、タイミング信号SYNDCLが発生す
る毎に、カウンタ１６がカウントアツプすると共
に、シンドローム演算手段３，４，５，６に於い
て１，α，α2，α3の割算が１回実行され、その結
果に基いて単一誤り検出及び二重誤り検出が為さ
れる。タイミング信号SYNDCLが32個発生し終
つた時、単一誤りあるいは二重誤りがあつた場合
には、その誤り位置の一方ｊがレジスタ１７に保
持され、また、シンドロームS0，S1，S2，S3を
１，α，α2，α3でｊ回割つたときのデータS0′が
レジスタ２０に、S0′＋S1′がレジスタ２１に、更
に、二重誤り検出結果a1〜31がａレジスタ１３に
保持されている。更に、誤り無し、単一誤り、二
重誤り、あるいは訂正不能の検出結果は、訂正制
御手段２３及び訂正不能判定手段２２に指示され
ている。タイミングT3は訂正の実行を行うタイ
ミングであり、T3のタイミング中に制御信号
SELにより誤り位置ｉを選択してそのアドレスの
シンボルDiを読み出すタイミングと、加算手段３
４で訂正されたシンボルDiを再びRAM１の同一
アドレスに書き込むタイミングとが振り分けら
れ、同様に誤り位置ｊの訂正を行う読み出し及び
書き込みのタイミングが設けられている。従つ
て、タイミングT3では、タイミングT2に於いて、
レジスタ１３，２０及び２１に保持されたデータ
に基いて前述の処理が為され、その結果を使用し
た訂正が実行される。
T1〜T6のタイミングとT1〜T6の各々を構成する
t0〜t48の49個のタイミングから成る。C1誤り検出
及び訂正は、T1〜T3のタイミングで実行され、
C2誤り検出及び訂正は、T4〜T6のタイミングで
実行される。先ず、タイミングT1のt0に於いて発
生するクリアパルスCINTにより、シンドローム
演算手段３，４，５，６及び各部のＤ−FF等が
リセツトされる。このタイミングT1は、RAM１
に記憶された32個のシンボルD31〜D0を順次読み
出してシンドロームS0，S1，S2，S3を計算するタ
イミングであり、タイミングt0〜t48の中にタイミ
ング信号SYRAMが32個発生するよう振り分け
られている。従つて、32個目のタイミング信号
SYRAMが発生したときには、シンドロームS0，
S1，S2，S3が計算し終わる。次に、タイミング
T2は、誤り検出を行うタイミングであり、その
中にタイミング信号SYNDCLが32個発生するよ
うに振り分けられている。また、タイミングT2
のタイミングt0で発生するクリアパルスSINTに
より、第１図に示されたANDゲート５３の出力
が発生しカウンタ１６に「０」がプリセツトされ
る。従つて、タイミング信号SYNDCLが発生す
る毎に、カウンタ１６がカウントアツプすると共
に、シンドローム演算手段３，４，５，６に於い
て１，α，α2，α3の割算が１回実行され、その結
果に基いて単一誤り検出及び二重誤り検出が為さ
れる。タイミング信号SYNDCLが32個発生し終
つた時、単一誤りあるいは二重誤りがあつた場合
には、その誤り位置の一方ｊがレジスタ１７に保
持され、また、シンドロームS0，S1，S2，S3を
１，α，α2，α3でｊ回割つたときのデータS0′が
レジスタ２０に、S0′＋S1′がレジスタ２１に、更
に、二重誤り検出結果a1〜31がａレジスタ１３に
保持されている。更に、誤り無し、単一誤り、二
重誤り、あるいは訂正不能の検出結果は、訂正制
御手段２３及び訂正不能判定手段２２に指示され
ている。タイミングT3は訂正の実行を行うタイ
ミングであり、T3のタイミング中に制御信号
SELにより誤り位置ｉを選択してそのアドレスの
シンボルDiを読み出すタイミングと、加算手段３
４で訂正されたシンボルDiを再びRAM１の同一
アドレスに書き込むタイミングとが振り分けら
れ、同様に誤り位置ｊの訂正を行う読み出し及び
書き込みのタイミングが設けられている。従つ
て、タイミングT3では、タイミングT2に於いて、
レジスタ１３，２０及び２１に保持されたデータ
に基いて前述の処理が為され、その結果を使用し
た訂正が実行される。
C2誤り検出及び訂正の場合、対象となるシン
ボルはD27〜D0の28個である。従つて、タイミン
グT4に於いて、シンボルD27〜D0を読み出しシン
ドロームS0，S1，S2，S3を計算するタイミング信
号SYRAMは28個である。タイミングt0で発生す
るクリアパルスSINTにより、C1誤り検出及び訂
正時に保持されたデータをすべてクリアし、その
後、28個のタイミング信号SYRAMにより、C2
のシンドロームS0，S1，S2，S3が得られる。タイ
ミングT5に於いて、タイミングt0でクリアパルス
SINTが発生すると第１図のANDゲート５４の
出力によりカウンタ１６に「４」がプリセツトさ
れる。
ボルはD27〜D0の28個である。従つて、タイミン
グT4に於いて、シンボルD27〜D0を読み出しシン
ドロームS0，S1，S2，S3を計算するタイミング信
号SYRAMは28個である。タイミングt0で発生す
るクリアパルスSINTにより、C1誤り検出及び訂
正時に保持されたデータをすべてクリアし、その
後、28個のタイミング信号SYRAMにより、C2
のシンドロームS0，S1，S2，S3が得られる。タイ
ミングT5に於いて、タイミングt0でクリアパルス
SINTが発生すると第１図のANDゲート５４の
出力によりカウンタ１６に「４」がプリセツトさ
れる。
ここで、「４」をプリセツトする意味を説明す
る。前述した如くRAM１内には、 アドレス ０ １ ２ ３……30 31 シンボル D0 D1 D2 D3……D30 D31 ｉ，ｊの値 31 30 29 28……１ ０ のように、デイスクから読み出されたシンボル
順にアドレスが付されている。しかし、(1)式の如
く、シンボルD0〜D31に乗算されるαの指数は、
アドレスと逆であり、第１図の回路で求められる
ｉ及びｊは実際のアドレスと逆になる。従つて、
第１図に示される如く、ｉ及びｊを表わす５ビツ
トのバイナリーデータ（25＝32である）をインバ
ータ２８，２９で反転することで実際のアドレス
が得られる。しかし、C2誤り検出及び訂正の場
合には、処理されるシンボルは、アドレス０〜27
までのシンボルであるため、ｉ及びｊの取り得る
数値は０〜27となる。従つて、ｉ，ｊの数値をそ
のまま反転したのでは、実際のアドレスと「４」
ずれてしまうので、反転する前に「４」を加算し
なければならない。即ち、「４」を加算する加算
回路が必要となるが、ｊを計数するカウンタ１６
に予め「４」をプリセツトしておけば加算回路は
不必要で、全く同じ回路を使用することができ
る。
る。前述した如くRAM１内には、 アドレス ０ １ ２ ３……30 31 シンボル D0 D1 D2 D3……D30 D31 ｉ，ｊの値 31 30 29 28……１ ０ のように、デイスクから読み出されたシンボル
順にアドレスが付されている。しかし、(1)式の如
く、シンボルD0〜D31に乗算されるαの指数は、
アドレスと逆であり、第１図の回路で求められる
ｉ及びｊは実際のアドレスと逆になる。従つて、
第１図に示される如く、ｉ及びｊを表わす５ビツ
トのバイナリーデータ（25＝32である）をインバ
ータ２８，２９で反転することで実際のアドレス
が得られる。しかし、C2誤り検出及び訂正の場
合には、処理されるシンボルは、アドレス０〜27
までのシンボルであるため、ｉ及びｊの取り得る
数値は０〜27となる。従つて、ｉ，ｊの数値をそ
のまま反転したのでは、実際のアドレスと「４」
ずれてしまうので、反転する前に「４」を加算し
なければならない。即ち、「４」を加算する加算
回路が必要となるが、ｊを計数するカウンタ１６
に予め「４」をプリセツトしておけば加算回路は
不必要で、全く同じ回路を使用することができ
る。
カウンタ１６に「４」がプリセツトされた後、
タイミングT5中に発生されるタイミング信号
SYNDCLは、28個であり、この信号により前述
のタイミングT2と全く同様の動作によりC2の誤
り検出が為される。そして、タイミングT6に於
いて、タイミングT3と同じ動作によりC2の誤り
訂正が実行される。
タイミングT5中に発生されるタイミング信号
SYNDCLは、28個であり、この信号により前述
のタイミングT2と全く同様の動作によりC2の誤
り検出が為される。そして、タイミングT6に於
いて、タイミングT3と同じ動作によりC2の誤り
訂正が実行される。
(ト) 発明の効果
上述の如く本発明によれば、RAMからシンボ
ルを読み出すと共にシンドロームを計算するタイ
ミング信号とシンドロームS0，S1，S2，S3を１，
α，α2，α3で割るタイミングにより誤り検出が実
現できるため、演算に必要なタイミング信号の数
が減少する。また、誤り検出の演算を直接行うた
めの対数変換等のROMが不必要となり、回路構
成が簡単となつて素子数が減少する利点がある。
更に、誤り検出速度も速くなる利点も有してい
る。
ルを読み出すと共にシンドロームを計算するタイ
ミング信号とシンドロームS0，S1，S2，S3を１，
α，α2，α3で割るタイミングにより誤り検出が実
現できるため、演算に必要なタイミング信号の数
が減少する。また、誤り検出の演算を直接行うた
めの対数変換等のROMが不必要となり、回路構
成が簡単となつて素子数が減少する利点がある。
更に、誤り検出速度も速くなる利点も有してい
る。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図に示されたシンドローム演算手段の
具体的な構成を示すブロツク図、第３図は第２図
に示されたαn及び１／αn演算素子を示す回路図、第 ４図は第１図に示された二重誤り検出手段の具体
的なブロツク図、第５図は第４図に示された一致
検出回路の回路図、第６図は誤差算出手段の構成
を示す回路図、第７図は第１図の実施例の動作を
示すタイミング図である。 １…RAM、２…データバス、３，４，５，６
…シンドローム演算手段、７，８，９…加算手
段、１０…誤りゼロ検出手段、１１…単一誤り検
出手段、１２…二重誤り検出手段、１３…ａレジ
スタ、１５…計数手段、１８…ラツチパルス発生
手段、２０，２１…レジスタ、２２…訂正不能判
定手段、２３…訂正制御手段、２６…エンコー
ダ、２７…誤り位置算出手段、３０，３３…マル
チプレクサ、２８，２９…インバータ、３１…誤
差算出手段、５５…プリセツト手段。
２図は第１図に示されたシンドローム演算手段の
具体的な構成を示すブロツク図、第３図は第２図
に示されたαn及び１／αn演算素子を示す回路図、第 ４図は第１図に示された二重誤り検出手段の具体
的なブロツク図、第５図は第４図に示された一致
検出回路の回路図、第６図は誤差算出手段の構成
を示す回路図、第７図は第１図の実施例の動作を
示すタイミング図である。 １…RAM、２…データバス、３，４，５，６
…シンドローム演算手段、７，８，９…加算手
段、１０…誤りゼロ検出手段、１１…単一誤り検
出手段、１２…二重誤り検出手段、１３…ａレジ
スタ、１５…計数手段、１８…ラツチパルス発生
手段、２０，２１…レジスタ、２２…訂正不能判
定手段、２３…訂正制御手段、２６…エンコー
ダ、２７…誤り位置算出手段、３０，３３…マル
チプレクサ、２８，２９…インバータ、３１…誤
差算出手段、５５…プリセツト手段。
Claims (1)
- 【特許請求の範囲】 １ リード・ソロモン符号に基いたデータの誤り
を検出するデータ誤り検出回路に於いて、シンド
ロームの演算を制御するクロツク信号に同期して
入力されるデータに、１クロツク前の演算結果に
１，α，α2，α3（αは８次の原始多項式）を乗算
した結果を加算する動作を繰り返し行うことによ
つてシンドロームS0，S1，S2，S3を算出するとと
もに、誤り検出を行うための割算を制御するクロ
ツク信号により、算出されたシンドロームS0，
S1，S2，S3を１，α，α2，α3で順次割算するシン
ドローム演算手段と、該シンドローム演算手段か
ら出力されるシンドロームS0，S1，S2，S3がすべ
て「０」であることを検出する誤りゼロ検出手段
と、前記シンドローム演算手段から一回の割り算
毎に出力される割算結果S0′，S1′，S2′，S3′に基
いてS0′＋S1′，S1′＋S2′，S2′＋S3′を算出する加
算
手段と、該加算手段の出力により前記S0′＋S1′，
S1′＋S2′，S2′＋S3′がすべて「０」となつたこと
を検出する単一誤り検出手段と、前記加算手段か
ら出力された前記S1′＋S2′，S2′＋S3′を各々α，
α2で順次割り、 S0′＋S1′＝S1′＋S2′／αa＝S2′＋S3′／α2a となつたときの誤り位置の差ａ（ａ＝ｉ−ｊ，ｉ，
ｊは誤り位置）を検出する二重誤り検出手段と、
前記シンドローム演算手段の割算を制御するクロ
ツク信号を計数し、前記単一誤り検出手段の検出
出力に基づき誤り位置を示す数値ｊを保持する計
数手段と、該計数手段に「０」と「４」を選択的
に設定するプリセツト手段と、前記計数手段に保
持されたｊと前記二重検出手段から出力されるａ
からｉを求める誤り位置算出手段と、前記単一誤
り検出手段の検出出力が発生した時の前記加算手
段から出力されるS0′＋S1′と前記誤り位置検出手
段からの出力ａに基いて誤差成分を算出する誤差
算出手段とを備え、前記プリセツト手段は、C1
誤り検出時に前記計数手段に「０」を設定し、
C2誤り検出時に「４」を設定することを特徴と
するデータ誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24793986A JPS63219231A (ja) | 1986-10-17 | 1986-10-17 | デ−タ誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24793986A JPS63219231A (ja) | 1986-10-17 | 1986-10-17 | デ−タ誤り検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63219231A JPS63219231A (ja) | 1988-09-12 |
| JPH0518490B2 true JPH0518490B2 (ja) | 1993-03-12 |
Family
ID=17170799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24793986A Granted JPS63219231A (ja) | 1986-10-17 | 1986-10-17 | デ−タ誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63219231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0852298A (ja) * | 1994-08-10 | 1996-02-27 | I S K Kk | 物干し |
-
1986
- 1986-10-17 JP JP24793986A patent/JPS63219231A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0852298A (ja) * | 1994-08-10 | 1996-02-27 | I S K Kk | 物干し |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63219231A (ja) | 1988-09-12 |
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