JPS63219231A - デ−タ誤り検出回路 - Google Patents
デ−タ誤り検出回路Info
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- JPS63219231A JPS63219231A JP24793986A JP24793986A JPS63219231A JP S63219231 A JPS63219231 A JP S63219231A JP 24793986 A JP24793986 A JP 24793986A JP 24793986 A JP24793986 A JP 24793986A JP S63219231 A JPS63219231 A JP S63219231A
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- Granted
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- 208000011580 syndromic disease Diseases 0.000 claims abstract description 71
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- 238000006243 chemical reaction Methods 0.000 description 3
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Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は、コンパクトディスク(CD)再生装置に使用
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。
(ロ)従来の技術
CD再生装置は、ディスクからEFM信号の形で読み出
されたデータから8ビツトのシンボルを作成し音楽信号
データを復元しているが、このシンボルにデータの誤り
が発生ずることがある。これは、ディスクにピットを書
き込む際の欠陥、ディスクの取扱い中に生じたキズ等に
よる欠陥、あるいは、再生装置の機械的な変動や乱れに
よって発生する欠陥に原因する。そこで、データ誤りの
検出及び訂正のために、CDではクロス・リンターリー
ブ・リード・ソロモン符号(CIRC)と呼ばれる方式
が用いられている。
されたデータから8ビツトのシンボルを作成し音楽信号
データを復元しているが、このシンボルにデータの誤り
が発生ずることがある。これは、ディスクにピットを書
き込む際の欠陥、ディスクの取扱い中に生じたキズ等に
よる欠陥、あるいは、再生装置の機械的な変動や乱れに
よって発生する欠陥に原因する。そこで、データ誤りの
検出及び訂正のために、CDではクロス・リンターリー
ブ・リード・ソロモン符号(CIRC)と呼ばれる方式
が用いられている。
この方式を概略説明する。先ず、ディスクにデータを記
録する場合、右チヘ・ンネルと左チャンネルの各々6個
の16ビツト音楽信号データを各々8ビツトのシンボル
に分割し、合計24個のシンボルが作成される。これら
は、選択的に遅延され組み替えられた後、リード・ソロ
モン符号法に基いてC2のパリティデータQ。、 Q、
、 Q、 、 Qs (各8ビツト)が付される。更
に、この28個のシンボルは、各々異なった時間遅延さ
れ、CIのパリティデータP。+p++p2+rs(各
8ビツト)力釈同様にリード・ソロモン符号法に基いて
作成きれ付加きれる。そして、合計32個のシンボルは
選択的に遅延され、そのうちのパリティデータQo+Q
+。
録する場合、右チヘ・ンネルと左チャンネルの各々6個
の16ビツト音楽信号データを各々8ビツトのシンボル
に分割し、合計24個のシンボルが作成される。これら
は、選択的に遅延され組み替えられた後、リード・ソロ
モン符号法に基いてC2のパリティデータQ。、 Q、
、 Q、 、 Qs (各8ビツト)が付される。更
に、この28個のシンボルは、各々異なった時間遅延さ
れ、CIのパリティデータP。+p++p2+rs(各
8ビツト)力釈同様にリード・ソロモン符号法に基いて
作成きれ付加きれる。そして、合計32個のシンボルは
選択的に遅延され、そのうちのパリティデータQo+Q
+。
Q、 、 Q、及びPo、 P、 、 P、 、 P、
が反転されて書き込み用のデータ群となり、EFM(8
−14変調)変調されてフレーム同期信号と共にディス
クに記録される。
が反転されて書き込み用のデータ群となり、EFM(8
−14変調)変調されてフレーム同期信号と共にディス
クに記録される。
また、ディスクの再生時には、読み出されたEFM信号
から32個の8ビツトのシンボルが作成され、これらは
、記録時と逆の処理が為される。
から32個の8ビツトのシンボルが作成され、これらは
、記録時と逆の処理が為される。
即ち、32個のシンボルは、選択的に遅延され、パリテ
ィデータQo 、 Q、 、 Q、 、 Q、及びP
O+ PI + P2 TP3が反転されてC,デコー
ド処理される。C1デコード処理は、各シンボルに基い
てシンドロームラ計算し、算出されたシンドロームから
リード・ソロモン符号法に従って、誤り検出及び誤り訂
正を行う。更に、CIデコード処理きれた28個のシン
ボルは、各々異なった時間遅延された後、C2デコード
処理される。C2テコード処理も同様に、各シンボルか
らシンドロームを計算し、算出されたシンドロームから
リード、ソロモン符号法に従って、誤り検出及び誤り訂
正を行う。そして、C,デコード処理後の24個のシン
ボルは、組み替えられて選択的に遅延され、元の音楽信
号データに戻される。
ィデータQo 、 Q、 、 Q、 、 Q、及びP
O+ PI + P2 TP3が反転されてC,デコー
ド処理される。C1デコード処理は、各シンボルに基い
てシンドロームラ計算し、算出されたシンドロームから
リード・ソロモン符号法に従って、誤り検出及び誤り訂
正を行う。更に、CIデコード処理きれた28個のシン
ボルは、各々異なった時間遅延された後、C2デコード
処理される。C2テコード処理も同様に、各シンボルか
らシンドロームを計算し、算出されたシンドロームから
リード、ソロモン符号法に従って、誤り検出及び誤り訂
正を行う。そして、C,デコード処理後の24個のシン
ボルは、組み替えられて選択的に遅延され、元の音楽信
号データに戻される。
尚、クロス・インターリーブ・リード・ソロモン符号法
を使用したCD方式については、昭和57年11月25
日に発行された「図解コンパクトディスク読本、(オー
ム社)の第103頁から第110頁までに詳細に記載き
れている。
を使用したCD方式については、昭和57年11月25
日に発行された「図解コンパクトディスク読本、(オー
ム社)の第103頁から第110頁までに詳細に記載き
れている。
従来、リード・ソロモン符号法に基いて誤り検出する場
合、シンドロームの計算を次式に従って行う。
合、シンドロームの計算を次式に従って行う。
尚、αは8次の原始多項式
%式%
上記計算の結果、シンドロームS。、Sr、Sz、Ss
がすべて「OJであれば誤り無しと判別きれる。
がすべて「OJであれば誤り無しと判別きれる。
一方、1番目のデータD、のみに誤りがあった場合には
、 Sr”=So・S2+ Sg”=S+・53S0≠O
,S、≠0.S2≠0.S3≠0が成り立つことを検出
することにより、判別さ一4= れ、誤りデータ位置は、 を算出し、その対数をとることによって求められる。
、 Sr”=So・S2+ Sg”=S+・53S0≠O
,S、≠0.S2≠0.S3≠0が成り立つことを検出
することにより、判別さ一4= れ、誤りデータ位置は、 を算出し、その対数をとることによって求められる。
また、データD、とDlとに誤りがあった場合には、0
≦j、i≦31.j≠i が成立するので、これにより、j及びiが求められたと
き二重誤りと判別される。更に、により、データ誤差E
、及びElが求められる。
≦j、i≦31.j≠i が成立するので、これにより、j及びiが求められたと
き二重誤りと判別される。更に、により、データ誤差E
、及びElが求められる。
上述のリード・ソロモン符号法によるCDのデータ誤り
検出及び訂正については、特開昭60−77529号公
報に詳細に記載されている。
検出及び訂正については、特開昭60−77529号公
報に詳細に記載されている。
(ハ)発明が解決しようとする問題点
しかしながら、上述したデータ誤り検出及び訂正を実行
する回路は、対数変換用のROMや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返し行わなければならないため、誤り検出や誤り位
置の算出に時間がかかり、また、計算のために必要なタ
イミング信号の数が多くなる欠点があった。
する回路は、対数変換用のROMや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返し行わなければならないため、誤り検出や誤り位
置の算出に時間がかかり、また、計算のために必要なタ
イミング信号の数が多くなる欠点があった。
(ニ)問題点を解決するための手段
本発明は、」二連した点に鑑みて為きれたものであり、
入力されたデータからシンドロームS。、Sl。
入力されたデータからシンドロームS。、Sl。
S、、S、を算出し、更に、シンドロームs、、s、、
s、、s。
s、、s。
を1.α、α2.α3(αは8次の原始多項式の根)で
割るシンドローム演算手段と、シンドロームSo。
割るシンドローム演算手段と、シンドロームSo。
So、Sa、Ssがすべて「0」であることを検出する
誤りゼロ検出手段と、シンドローム演算手段で1゜α、
α2.α8で割算した回数jを計数保持する計数手段と
、該計数手段に「0」と「4」を設定するプリセット手
段と、前記演算手段の結果S。ZSI’+s、’、s、
’に基いて、So’+S+’ 、 S+’+S*” 、
Sx’ +Ss′を算出する加算手段と、前記S。’
十S、’ 、 5+ ’ + 5x ’+S%+Ss
’がすべて「0」となったことを検出する単−誤り検出
手段と、前記S+’ +SQ’ 、 St’+Ss’を
各々α、α2で順次割り、 となったときのa(−i−j 、 i 、 jは誤り位
置)を検出する二重誤り検出手段と、前記計数手段に保
持きれたjと前記aからiを求める誤り位置算出手段と
前記So’+s+’及びaに基いて誤差成分を算出する
誤差算出手段とを備えたものである。
誤りゼロ検出手段と、シンドローム演算手段で1゜α、
α2.α8で割算した回数jを計数保持する計数手段と
、該計数手段に「0」と「4」を設定するプリセット手
段と、前記演算手段の結果S。ZSI’+s、’、s、
’に基いて、So’+S+’ 、 S+’+S*” 、
Sx’ +Ss′を算出する加算手段と、前記S。’
十S、’ 、 5+ ’ + 5x ’+S%+Ss
’がすべて「0」となったことを検出する単−誤り検出
手段と、前記S+’ +SQ’ 、 St’+Ss’を
各々α、α2で順次割り、 となったときのa(−i−j 、 i 、 jは誤り位
置)を検出する二重誤り検出手段と、前記計数手段に保
持きれたjと前記aからiを求める誤り位置算出手段と
前記So’+s+’及びaに基いて誤差成分を算出する
誤差算出手段とを備えたものである。
(ネ)作用
上述の手段によれば、シンドローム計算手段は、シンボ
ルが順次印加されるタイミングにより、シンボルに各々
、1.α、α2.α3を乗算し、その乗算結果と次に印
加されるシンボルの和を求め、更に、その和に1.α、
α2.α3を乗算することにより、前述した(1)式の
計算を行い、シンドロームS。、Sl、Sa、Ssを求
める。算出されたシンドロームS0、Sl、St、Ss
がすべて「0」であれば誤りゼロ検出回路により、読み
出されたデータがすべて正しいものと判別される。一方
、誤りがあった場合には、演算手段は、シンドロームs
、、s、、s、、s、を各々1゜α、α2.α3で割り
、更1乙次のタイミングで前回の計算結果を1.α、α
2.α3で割る動作を繰り返えす。また、この割算が実
行される毎に、割算結果S、 ’、51 ’、52 ’
、5m ’に基いて加算手段によりS。′+S+’ 、
S+’+S*’ 、 St’ +Ss’が求められ、
更に、So’+S+’ 、 S+’+52’ 、 Sa
’+Ss’は単−誤り検出手段に印加されると共に二重
誤り検出手段に印加される。更に、割算の回数は計数手
段に計数保持される。即ち、単−誤り検出手段によりS
o ’ + Sr ’ = SI’ + 52’=St
’ + Ss’= Oが検出されたとき、データの誤り
が1個であることが検出され、そのときの計数手段の内
容で誤り位置jが判別できる。また、二重誤り検出手段
により、 となったときの検出出力により、2個のデータ誤りがあ
ったこと、及び、その誤り位置間の差a(=i−j)が
判別され、また、そのときの計数手段の内容で誤り位置
jが判別できる。よって、aとjにより誤り位置算出手
段は、誤り位置iを求めることができる。このような検
出動作をC8誤り検出とC2誤り検出で同じくするため
に、プリセット手段はCI誤り検出のときには計数手段
に「0」を設定し、CQ誤り検出のときには「4.を計
数手段に設定する。これにより、処理するシンボル数が
異なっても同じ動作で検出が行える。
ルが順次印加されるタイミングにより、シンボルに各々
、1.α、α2.α3を乗算し、その乗算結果と次に印
加されるシンボルの和を求め、更に、その和に1.α、
α2.α3を乗算することにより、前述した(1)式の
計算を行い、シンドロームS。、Sl、Sa、Ssを求
める。算出されたシンドロームS0、Sl、St、Ss
がすべて「0」であれば誤りゼロ検出回路により、読み
出されたデータがすべて正しいものと判別される。一方
、誤りがあった場合には、演算手段は、シンドロームs
、、s、、s、、s、を各々1゜α、α2.α3で割り
、更1乙次のタイミングで前回の計算結果を1.α、α
2.α3で割る動作を繰り返えす。また、この割算が実
行される毎に、割算結果S、 ’、51 ’、52 ’
、5m ’に基いて加算手段によりS。′+S+’ 、
S+’+S*’ 、 St’ +Ss’が求められ、
更に、So’+S+’ 、 S+’+52’ 、 Sa
’+Ss’は単−誤り検出手段に印加されると共に二重
誤り検出手段に印加される。更に、割算の回数は計数手
段に計数保持される。即ち、単−誤り検出手段によりS
o ’ + Sr ’ = SI’ + 52’=St
’ + Ss’= Oが検出されたとき、データの誤り
が1個であることが検出され、そのときの計数手段の内
容で誤り位置jが判別できる。また、二重誤り検出手段
により、 となったときの検出出力により、2個のデータ誤りがあ
ったこと、及び、その誤り位置間の差a(=i−j)が
判別され、また、そのときの計数手段の内容で誤り位置
jが判別できる。よって、aとjにより誤り位置算出手
段は、誤り位置iを求めることができる。このような検
出動作をC8誤り検出とC2誤り検出で同じくするため
に、プリセット手段はCI誤り検出のときには計数手段
に「0」を設定し、CQ誤り検出のときには「4.を計
数手段に設定する。これにより、処理するシンボル数が
異なっても同じ動作で検出が行える。
(へ)実施例
先ず、実施例を説明する前に本発明のデータ誤り検出に
ついて説明する。C1誤り検出の場合、前述した(1)
式によりシンボルからシンドロームS。。
ついて説明する。C1誤り検出の場合、前述した(1)
式によりシンボルからシンドロームS。。
S、、S、、S3を求めるのであるが、本発明の場合(
1)式を次のように書き変える。
1)式を次のように書き変える。
これは、(1)式に於けるシンボルD。−D!+の添字
を逆に付は替えたものであり、(1)’式のシンボルD
31は実際のシンボルのり。である。即ち、実際のシン
ポルはディスクから読み出された順にDo 、 D I
、 Do・・・DIl+としているが、本発明では、逆
にDs+rD3o・・・D。
を逆に付は替えたものであり、(1)’式のシンボルD
31は実際のシンボルのり。である。即ち、実際のシン
ポルはディスクから読み出された順にDo 、 D I
、 Do・・・DIl+としているが、本発明では、逆
にDs+rD3o・・・D。
としているので、所謂、アドレスが逆に付されたものと
なっている。
なっている。
シンボルD31〜D、に誤りがなければ、シンドローム
So、S+、Sx、Ssはすべて「0.となる。しかし
、シンボルD、とD+(j≦i)に誤りが発生した場合
シンドロームは、 となる。尚、E、及びElは各々誤差成分である。
So、S+、Sx、Ssはすべて「0.となる。しかし
、シンボルD、とD+(j≦i)に誤りが発生した場合
シンドロームは、 となる。尚、E、及びElは各々誤差成分である。
この算出されたシンドロームs0.s、、s、、s、ヲ
各々1.α、α2.α3でj回割ったとき、各々50゛
。
各々1.α、α2.α3でj回割ったとき、各々50゛
。
St ’、Sz ’、S3’となったとすると、となる
。従って、(3〉式から So’+S+’=E+(1+α’−’) −・
団・(4)S+’+Sx’=α’−’El(1+α1−
リ ・・団・(5)Sx ’ + Ss ’ =α2
日−1)E、(1+α+−j> 、・−=<6>が求め
られる。
。従って、(3〉式から So’+S+’=E+(1+α’−’) −・
団・(4)S+’+Sx’=α’−’El(1+α1−
リ ・・団・(5)Sx ’ + Ss ’ =α2
日−1)E、(1+α+−j> 、・−=<6>が求め
られる。
ここで、単−誤りの場合、i=j、E、=0と考えると
(4)(5)(6)式は So′十SI′−51′十52゛=52′+S3゛=o
・・・・・・(7)となる。従って、(7)式が成立す
ることを検出することにより単−誤りを検出できる。尚
、誤り位置は、シンドロームSo、S+、Sg、Ssを
割った回数jで示され、誤差成分E、はシンドロームS
。の値となる。
(4)(5)(6)式は So′十SI′−51′十52゛=52′+S3゛=o
・・・・・・(7)となる。従って、(7)式が成立す
ることを検出することにより単−誤りを検出できる。尚
、誤り位置は、シンドロームSo、S+、Sg、Ssを
割った回数jで示され、誤差成分E、はシンドロームS
。の値となる。
一方、二重誤りの場合、(4)(5)(6)式からが求
められる。(8)式に於いて1−j=aとすれば、i及
びjは共に0〜31であるから1≦a≦31となる。従
って、S+’+S、’、St’+Ss’を各々α。
められる。(8)式に於いて1−j=aとすれば、i及
びjは共に0〜31であるから1≦a≦31となる。従
って、S+’+S、’、St’+Ss’を各々α。
α2でa回割ったとき(8)式が成立することにより二
重誤りが検出できる。また、誤り位置目よa十jにより
求めることができる。更に、誤差成分E。
重誤りが検出できる。また、誤り位置目よa十jにより
求めることができる。更に、誤差成分E。
は(4)式から
と求められる。(9)式に於いて、1+αI−1はガロ
アフィールドに於けるα1と変換することができ、前記
aからα′に変換してE+を求め、更に、s。
アフィールドに於けるα1と変換することができ、前記
aからα′に変換してE+を求め、更に、s。
= E、 + E、からEI=So−E、により求めら
れる。
れる。
単−誤り訂正は、検出された誤り位置jのシンボルに誤
差成分E、を加算することにより為され、二重誤り訂正
は、検出された誤り位置iとjのシンボルに誤差成分E
、とElを各々加算することによって為される。
差成分E、を加算することにより為され、二重誤り訂正
は、検出された誤り位置iとjのシンボルに誤差成分E
、とElを各々加算することによって為される。
第1図は、上述した誤り検出を実現する本発明の実施例
を示すブロック図である。第1図に於いて、RAM(1
)は、ディスクから読み出され、EFM変換された各々
のフレームのシンボル00〜DIll(添字ハ実際のア
ドレス順序を示す)がアドレス制御回路(図示せず)に
より予め定められた順序で書き込まれ、また、CIとc
2の誤り検出及び訂正時やDA変換への出力時に読み出
し及び書き込みが為されるメモリであり、8ビツトのデ
ータバス(2)に接続されている。シンドローム演算手
段(3)(4)(5)(6)は、各々データバス(2)
に接続され、RAM(1)から順次読み出されて来るシ
ンボルD31〜D、(添字は実際と逆のアドレスであり
、以下逆のアドレスを使用する。)を入力して、前述し
た(1)′式の演算を行うと共に、算出きれたシンドロ
ームS。、S、、S、、S、を各々1.α、α2.α3
で割り、s、 ’、s、 ’、s、 ’、s、 ’を算
出するものである。また、シンドローム演算手段(3)
(4)(5)(6)は、RAM(1)からシンボルD、
I−D0を読み出すタイミング信号SYRAMと割算を
実行させるタイミング信号5YNDCLで作られるクロ
ックパルス5CLKで動作し、シンドロームの計算と割
算の切換えが制御信号5CONTで為される。加算手段
(7)(8)(9〉は、各々シンドローム演算手段(3
)(4)(5)(6)の出力So’、S+’、S2’、
Ss’を入力して、So’+S+’、S+’+ St’
、Sx’ + Ss’を出力するものであり、各ビット
のE−ORにより、モジ口2の和を行う。加算手段(7
)(8)(9)の各出力は、誤り検出手段(10)及び
単−誤り検出手段(11)に印加されると共に二重誤り
検出手段(12)に印加される。誤りゼロ検出手段(1
0)は、シンドロームSfi、S1.S2.S、を算出
した時点に於いて、50=0であり、且つ、So 十S
1= S1+Sx =Sa + Ss = Oであるこ
とを検出したとき、シンボルD$1〜Doは正しく誤り
がないと判別して信号ZEを出力する。一方、単−誤り
検出手段(11)は、シンドローム演算手段(3)(4
)(5)(6)で計算されたシンドロームS。、S+、
S2.Ssを1.α、α2.α3で1回割る毎に、(7
)式が成立することを検出するものであり、(7)式が
成立するとシンボルに単−誤りがあったとして検出出力
IEを出力する。二重誤り検出手段(12)は、前述と
同様に、シンドローム演算手段(3)(4)(5)(6
)で割算が行われる毎に、(8〉式が成立することを検
出するものであり、す、その割算結果とS。’+51’
の一致を検出することにより、誤りがあること及び誤り
位置情報a=i−jが得られる。そして、二重誤り検出
手段(12)からは誤り位置情報aを示す32本の検出
出力a l−1が出力される。即ち、シンボルDs+”
Doのり。
を示すブロック図である。第1図に於いて、RAM(1
)は、ディスクから読み出され、EFM変換された各々
のフレームのシンボル00〜DIll(添字ハ実際のア
ドレス順序を示す)がアドレス制御回路(図示せず)に
より予め定められた順序で書き込まれ、また、CIとc
2の誤り検出及び訂正時やDA変換への出力時に読み出
し及び書き込みが為されるメモリであり、8ビツトのデ
ータバス(2)に接続されている。シンドローム演算手
段(3)(4)(5)(6)は、各々データバス(2)
に接続され、RAM(1)から順次読み出されて来るシ
ンボルD31〜D、(添字は実際と逆のアドレスであり
、以下逆のアドレスを使用する。)を入力して、前述し
た(1)′式の演算を行うと共に、算出きれたシンドロ
ームS。、S、、S、、S、を各々1.α、α2.α3
で割り、s、 ’、s、 ’、s、 ’、s、 ’を算
出するものである。また、シンドローム演算手段(3)
(4)(5)(6)は、RAM(1)からシンボルD、
I−D0を読み出すタイミング信号SYRAMと割算を
実行させるタイミング信号5YNDCLで作られるクロ
ックパルス5CLKで動作し、シンドロームの計算と割
算の切換えが制御信号5CONTで為される。加算手段
(7)(8)(9〉は、各々シンドローム演算手段(3
)(4)(5)(6)の出力So’、S+’、S2’、
Ss’を入力して、So’+S+’、S+’+ St’
、Sx’ + Ss’を出力するものであり、各ビット
のE−ORにより、モジ口2の和を行う。加算手段(7
)(8)(9)の各出力は、誤り検出手段(10)及び
単−誤り検出手段(11)に印加されると共に二重誤り
検出手段(12)に印加される。誤りゼロ検出手段(1
0)は、シンドロームSfi、S1.S2.S、を算出
した時点に於いて、50=0であり、且つ、So 十S
1= S1+Sx =Sa + Ss = Oであるこ
とを検出したとき、シンボルD$1〜Doは正しく誤り
がないと判別して信号ZEを出力する。一方、単−誤り
検出手段(11)は、シンドローム演算手段(3)(4
)(5)(6)で計算されたシンドロームS。、S+、
S2.Ssを1.α、α2.α3で1回割る毎に、(7
)式が成立することを検出するものであり、(7)式が
成立するとシンボルに単−誤りがあったとして検出出力
IEを出力する。二重誤り検出手段(12)は、前述と
同様に、シンドローム演算手段(3)(4)(5)(6
)で割算が行われる毎に、(8〉式が成立することを検
出するものであり、す、その割算結果とS。’+51’
の一致を検出することにより、誤りがあること及び誤り
位置情報a=i−jが得られる。そして、二重誤り検出
手段(12)からは誤り位置情報aを示す32本の検出
出力a l−1が出力される。即ち、シンボルDs+”
Doのり。
とり、に誤りがあった場合には、(3)式乃至(8)式
から明らかな如く、シンドロームS。、Sl、S2.S
lを1゜α7α2.C3でj回割ったときに32本の検
出出力a、−1の1本のみが“1”となる。しかし、三
重誤り以上の誤りがあった場合には、シンドローム演算
手段(3)(4)(5)(6)に31回の割算を行わせ
る間に、検出出力a I−、に複数回検出出力が現われ
る。検出出力a1−4は、32ビツトのD−FFから成
るaレジスタ(13)に印加されると共にa。
から明らかな如く、シンドロームS。、Sl、S2.S
lを1゜α7α2.C3でj回割ったときに32本の検
出出力a、−1の1本のみが“1”となる。しかし、三
重誤り以上の誤りがあった場合には、シンドローム演算
手段(3)(4)(5)(6)に31回の割算を行わせ
る間に、検出出力a I−、に複数回検出出力が現われ
る。検出出力a1−4は、32ビツトのD−FFから成
るaレジスタ(13)に印加されると共にa。
(i=jのとき)を除いてORゲート(14)に印加さ
れ、ORゲート(14)の出力が誤り検出出力2Eとし
て出力される。計数手段(15〉は、シンドローム演算
手段(3)(4)(5)(6)に1.α、α2.α3の
割算を実行きせるタイミング信号5YNDCLを計数し
て、その割算した回数を計数する5ビツトのカウンタ(
16)と、カウンタ(16)の出力が印加され、その計
数内容を記憶する5ビツトのD−FFから成るレジスタ
(17)とから構成される。プリセット手段(55〉は
、C4誤り検出時のタイミングT2とクリアパルス5I
NTが印加されたANDゲート(53)と、C2誤り検
出時のタイミングT4とクリアパルス5INTが印加さ
れたANDゲート(54)とから成り、C1誤り検出時
に「0」を、C2誤り検出時に「4」をカウンタ()に
設定する。ラッチパルス発生手段(18)は、単−誤り
検出手段(11)からの検出出力IE及び二重誤り検出
手段(12)からORゲート(14)を介して出力され
る検出出力2Eが印加され、各々の検出出力IEと2E
に基いてカウンタ(16)の計数内容を5ビツトのレジ
スタ(17)に保持きせるパルスjLPをORゲー1−
(19)から出力する。また、パルスjLPは、シンド
ローム演算手段(3)の出力50′を記憶保持する8ビ
ツトのD−FFから成るレジスタ(20)、検出出力a
、−4を記憶する32ビツトのaレジスタ(13)、及
び、So′+S1゛を記憶する8ビツトのI)−FFか
ら成るレジスタ(21)のクロックとなる。更に、検出
出力2Eに基いてラッチパルス発生手段(18)から出
力されるラッチパルスは、訂正不能判定手段(22)に
印加される。訂正不能判定手段(22)は、印加された
ラッチパルスが1個の場合には二重誤りであると判定し
、訂正制御手段(23)に訂正を指示すると共にフラグ
制御手段(24)にC1あるいはC2のフラグの付加を
指示する制御信号2ESIGを出力し、また、ラッチパ
ルスが2個以上印加された場合には、三重誤り以上であ
ると判定し、訂正制御手段(23)に訂正の禁止を指示
すると共にフラグ制御手段(24〉にC1あるいはC2
フラグをフラグレジスタ(25)に付加することを指示
する制御信号NGを出力する。これら、ラッチパルス発
生手段(18)、訂正不能判定手段(22)及び訂正制
御手段(23)には、誤りゼロ検出手段(10)からの
検出出力ZEが印加され、誤り無しと検出された場合に
は、これらの動作が禁止きれる。aレジスタ(13)に
保持された検出出力a、−、が印加されたエンコーダ(
26〉は、32本の信号を5ビツトのバイナリ−データ
に変換するものであり、変換後の5ビツトデータは誤り
位置算出手段(27)に印加される。誤り位置算出手段
(27)は、計数手段(15)のレジスタけ7)に保持
されたデータ、即ち、シンドロームS o 、 S +
、S t 、S sを1、α、α2.α3で各々割っ
た回数jとi−jの5ビツトデータを加算し、誤り位置
iを算出する加算回路である。誤り位置算出手段(27
)の出力i(5ビツト)とレジスタ(17〉の出力jは
、共にインバータ(28)(29)で反転されマルチプ
レクサ(30)により選択されてRAM(1)のアドレ
ス制御回路に供給される。即ち、誤り位置i及びjは、
誤りの発生したシンボルのアドレスを指定し、そのシン
ボルの訂正を行うために使用きれる。ここで、インバー
タ(28)(29)によってデータi及びjを反転する
のは、前述した如く、シンボルD0〜D!1のアドレス
を逆に付与したため、それを元に戻すためである。
れ、ORゲート(14)の出力が誤り検出出力2Eとし
て出力される。計数手段(15〉は、シンドローム演算
手段(3)(4)(5)(6)に1.α、α2.α3の
割算を実行きせるタイミング信号5YNDCLを計数し
て、その割算した回数を計数する5ビツトのカウンタ(
16)と、カウンタ(16)の出力が印加され、その計
数内容を記憶する5ビツトのD−FFから成るレジスタ
(17)とから構成される。プリセット手段(55〉は
、C4誤り検出時のタイミングT2とクリアパルス5I
NTが印加されたANDゲート(53)と、C2誤り検
出時のタイミングT4とクリアパルス5INTが印加さ
れたANDゲート(54)とから成り、C1誤り検出時
に「0」を、C2誤り検出時に「4」をカウンタ()に
設定する。ラッチパルス発生手段(18)は、単−誤り
検出手段(11)からの検出出力IE及び二重誤り検出
手段(12)からORゲート(14)を介して出力され
る検出出力2Eが印加され、各々の検出出力IEと2E
に基いてカウンタ(16)の計数内容を5ビツトのレジ
スタ(17)に保持きせるパルスjLPをORゲー1−
(19)から出力する。また、パルスjLPは、シンド
ローム演算手段(3)の出力50′を記憶保持する8ビ
ツトのD−FFから成るレジスタ(20)、検出出力a
、−4を記憶する32ビツトのaレジスタ(13)、及
び、So′+S1゛を記憶する8ビツトのI)−FFか
ら成るレジスタ(21)のクロックとなる。更に、検出
出力2Eに基いてラッチパルス発生手段(18)から出
力されるラッチパルスは、訂正不能判定手段(22)に
印加される。訂正不能判定手段(22)は、印加された
ラッチパルスが1個の場合には二重誤りであると判定し
、訂正制御手段(23)に訂正を指示すると共にフラグ
制御手段(24)にC1あるいはC2のフラグの付加を
指示する制御信号2ESIGを出力し、また、ラッチパ
ルスが2個以上印加された場合には、三重誤り以上であ
ると判定し、訂正制御手段(23)に訂正の禁止を指示
すると共にフラグ制御手段(24〉にC1あるいはC2
フラグをフラグレジスタ(25)に付加することを指示
する制御信号NGを出力する。これら、ラッチパルス発
生手段(18)、訂正不能判定手段(22)及び訂正制
御手段(23)には、誤りゼロ検出手段(10)からの
検出出力ZEが印加され、誤り無しと検出された場合に
は、これらの動作が禁止きれる。aレジスタ(13)に
保持された検出出力a、−、が印加されたエンコーダ(
26〉は、32本の信号を5ビツトのバイナリ−データ
に変換するものであり、変換後の5ビツトデータは誤り
位置算出手段(27)に印加される。誤り位置算出手段
(27)は、計数手段(15)のレジスタけ7)に保持
されたデータ、即ち、シンドロームS o 、 S +
、S t 、S sを1、α、α2.α3で各々割っ
た回数jとi−jの5ビツトデータを加算し、誤り位置
iを算出する加算回路である。誤り位置算出手段(27
)の出力i(5ビツト)とレジスタ(17〉の出力jは
、共にインバータ(28)(29)で反転されマルチプ
レクサ(30)により選択されてRAM(1)のアドレ
ス制御回路に供給される。即ち、誤り位置i及びjは、
誤りの発生したシンボルのアドレスを指定し、そのシン
ボルの訂正を行うために使用きれる。ここで、インバー
タ(28)(29)によってデータi及びjを反転する
のは、前述した如く、シンボルD0〜D!1のアドレス
を逆に付与したため、それを元に戻すためである。
誤差算出手段(31)は、レジスタ(21〉に記憶され
たSo”S1’とaレジスタ(13)に記憶きれた誤り
位置情報a1−3を入力し、(9)式に基いて誤り位置
iのシンボルの誤差成分E、を算出するものであり、1
+αl−jをα°に変換するデコーダ方式が用いられ、
演算を単純化している。加算手段(32)は、誤差成分
E、とE、の和であるS′、(シンドロームS、と等し
い)と誤差算出手段(31)で算出された誤差成分E1
とのモジ口2の和を求めるものであり、各ビット毎のE
−ORにより誤差成分E、を求める。算出された誤差成
分E、及びE、は、各々マルチプレクサ(33)に印加
され、マルチプレクサ(33)と同じ制御信号SELに
よって選択出力される。即ち、マルチプレクサ(30)
に於いて、誤り位置データiが選択出力きれたときには
、マルチプレクサ(33)からは誤差成分E1が出力さ
れ、誤り位置データjが選択されたときには誤差成分E
、が選択される。マルチプレクサ(33)の出力が印加
された加算手段(34)と8ビツトのD−FFから成る
レジスタ(35)は、誤り訂正を行うものであり、マル
チプレクサ(30)から選択されてアドレス制御回路に
印加許れた誤り位置データiまたはjに基いてRAM(
1)から読み出された誤りシンボルD、あるいはり、が
レジスタ(35)に保持され、加算手段(34〉に於い
て、誤りシンボルD、あるいはり、と誤差成分E、ある
いはE、のモジ口2の和が為され、その加算結果、即ち
、訂正されたシンボルは、再び、RAM(1)の同しア
ドレスに記憶される。加算手段(34)の動作は、訂正
制御手段(23〉から出力される制御信号ENAによっ
て制御され、誤り無しと訂正不能の場合には、加算動作
は為されず、単−誤りと二重誤りの場合に加算動作が為
きれる。
たSo”S1’とaレジスタ(13)に記憶きれた誤り
位置情報a1−3を入力し、(9)式に基いて誤り位置
iのシンボルの誤差成分E、を算出するものであり、1
+αl−jをα°に変換するデコーダ方式が用いられ、
演算を単純化している。加算手段(32)は、誤差成分
E、とE、の和であるS′、(シンドロームS、と等し
い)と誤差算出手段(31)で算出された誤差成分E1
とのモジ口2の和を求めるものであり、各ビット毎のE
−ORにより誤差成分E、を求める。算出された誤差成
分E、及びE、は、各々マルチプレクサ(33)に印加
され、マルチプレクサ(33)と同じ制御信号SELに
よって選択出力される。即ち、マルチプレクサ(30)
に於いて、誤り位置データiが選択出力きれたときには
、マルチプレクサ(33)からは誤差成分E1が出力さ
れ、誤り位置データjが選択されたときには誤差成分E
、が選択される。マルチプレクサ(33)の出力が印加
された加算手段(34)と8ビツトのD−FFから成る
レジスタ(35)は、誤り訂正を行うものであり、マル
チプレクサ(30)から選択されてアドレス制御回路に
印加許れた誤り位置データiまたはjに基いてRAM(
1)から読み出された誤りシンボルD、あるいはり、が
レジスタ(35)に保持され、加算手段(34〉に於い
て、誤りシンボルD、あるいはり、と誤差成分E、ある
いはE、のモジ口2の和が為され、その加算結果、即ち
、訂正されたシンボルは、再び、RAM(1)の同しア
ドレスに記憶される。加算手段(34)の動作は、訂正
制御手段(23〉から出力される制御信号ENAによっ
て制御され、誤り無しと訂正不能の場合には、加算動作
は為されず、単−誤りと二重誤りの場合に加算動作が為
きれる。
以上、説明した誤り検出及び訂正回路は、CI誤り検出
及び訂正とC2誤り検出及び訂正の両方に使用される回
路であるが、C2誤り検出及び訂正の場合には、シンボ
ルの数がり、〜D27の28個となるため、シンドロー
ム演算手段(3)(4)(5)(6>でシンドロームS
。、S、、S、、S3を計算するタイミング数は、28
個であり、また、1.α、α2.α3で割る回数は、2
7回となる。そこで、C2誤り検出及び訂正を行う期間
では、最初にカウンタ(16)に「4Jをブリセットす
るようにしている。この点についての詳細は後述する。
及び訂正とC2誤り検出及び訂正の両方に使用される回
路であるが、C2誤り検出及び訂正の場合には、シンボ
ルの数がり、〜D27の28個となるため、シンドロー
ム演算手段(3)(4)(5)(6>でシンドロームS
。、S、、S、、S3を計算するタイミング数は、28
個であり、また、1.α、α2.α3で割る回数は、2
7回となる。そこで、C2誤り検出及び訂正を行う期間
では、最初にカウンタ(16)に「4Jをブリセットす
るようにしている。この点についての詳細は後述する。
次に、第1図に示きれた回路の主な具体例を以下に説明
する。
する。
第2図は、シンドローム演算手段(3)(4)<5)(
6)を実現する回路図であり、データバス(2)に送出
されたシンボルの各ビットb0〜b7が各々印加される
E−ORゲート(36)と、E−ORゲート(36)の
出力が印加された8個のD−FF(37)と、D−F出
力を選択してE−ORゲート(36)の各入力に印加す
るマルチプレクサ(40)とから構成される。D−F
F (37)は、前述したタイミング信号SYRAMと
タイミング信号5YNDCLで作られるクロックパルス
5CLKで動作し、マルチプレクサ(40〉は、シンド
ロームS o 、 S I、S 2 、S sの計算と
1.α。
6)を実現する回路図であり、データバス(2)に送出
されたシンボルの各ビットb0〜b7が各々印加される
E−ORゲート(36)と、E−ORゲート(36)の
出力が印加された8個のD−FF(37)と、D−F出
力を選択してE−ORゲート(36)の各入力に印加す
るマルチプレクサ(40)とから構成される。D−F
F (37)は、前述したタイミング信号SYRAMと
タイミング信号5YNDCLで作られるクロックパルス
5CLKで動作し、マルチプレクサ(40〉は、シンド
ロームS o 、 S I、S 2 、S sの計算と
1.α。
α2.α3の割算とを切換える制御信号5CONTによ
り制御される。即ち、シンドロームS。、 S 、 、
S。
り制御される。即ち、シンドロームS。、 S 、 、
S。
、S3の計算を行う際には、α°演算素子(38)が用
いられ、割算によりs、’、s、’、s2’、s、’を
算出する際ところで、シンドローム演算手段(3)では
、(1)’式から明らかな如く、シンドローム、56は
シンボルDs+””Doの和であり、また、So′はS
、を「1」で割ったものであるから、演算素子(38)
はα0であり、演算手段(3)の場合には、演算素子(
38)(39>及びマルチプレクサ<40)は不要であ
り、D−FF(37)の各出力Q0〜Q7を各々E−O
Rゲート(36〉に直接印加すれば良い。従って、シン
ボルD31〜D0を順次RAM(1)から読み出すタイ
ミング信号SVRAMにより、最初に読み出されたシン
ボルD31がD−F F (37>に入力され、次に読
み出されたシンボルD、。は、D−FF(37)の出力
、即ち、D31とE−ORゲート(36)でモジ口2の
加算処理されてD−FF(37)に保持される。この動
作を32回(D31からDoが読み出されるまで)繰り
返えすことにより、シンボルD0が読み出されたときに
は、D−FF (37)の出力は、シンドロームS0と
なる。
いられ、割算によりs、’、s、’、s2’、s、’を
算出する際ところで、シンドローム演算手段(3)では
、(1)’式から明らかな如く、シンドローム、56は
シンボルDs+””Doの和であり、また、So′はS
、を「1」で割ったものであるから、演算素子(38)
はα0であり、演算手段(3)の場合には、演算素子(
38)(39>及びマルチプレクサ<40)は不要であ
り、D−FF(37)の各出力Q0〜Q7を各々E−O
Rゲート(36〉に直接印加すれば良い。従って、シン
ボルD31〜D0を順次RAM(1)から読み出すタイ
ミング信号SVRAMにより、最初に読み出されたシン
ボルD31がD−F F (37>に入力され、次に読
み出されたシンボルD、。は、D−FF(37)の出力
、即ち、D31とE−ORゲート(36)でモジ口2の
加算処理されてD−FF(37)に保持される。この動
作を32回(D31からDoが読み出されるまで)繰り
返えすことにより、シンボルD0が読み出されたときに
は、D−FF (37)の出力は、シンドロームS0と
なる。
また、シンドローム演算手段(4)では、演算素子(3
8)はαであり、演算素子(39〉は−である。こα のα演算素子(38)は、第3図(a>に示される如く
、入力10〜I7と出力00〜07が結線され、3個の
E−ORゲート(41)が設けられたものであり、また
、力10〜■7と出力0゜〜07が結線され、同じく3
個のE−ORゲート(42)が設けられたものである。
8)はαであり、演算素子(39〉は−である。こα のα演算素子(38)は、第3図(a>に示される如く
、入力10〜I7と出力00〜07が結線され、3個の
E−ORゲート(41)が設けられたものであり、また
、力10〜■7と出力0゜〜07が結線され、同じく3
個のE−ORゲート(42)が設けられたものである。
従って、シンドローム演算手段(4)では、タイミング
信号SVRAMにより、最初にRAM(1)から読み出
されD−FF(37)に記憶されたシンボルD31は、
α演算素子(38)によりαD3Iの乗算結果としてE
−ORゲート(36)に印加され、次にシンボルDao
が読み出されたときには、E−ORゲート(36)に於
いて、αD31+Dsoの加算が為され、その結果がD
−FF(37)に記憶される。この動作を32回繰り返
えすことにより、(1)′式に示されたシンドロームS
、が算出され、D−FF(37)の出力00〜Q。
信号SVRAMにより、最初にRAM(1)から読み出
されD−FF(37)に記憶されたシンボルD31は、
α演算素子(38)によりαD3Iの乗算結果としてE
−ORゲート(36)に印加され、次にシンボルDao
が読み出されたときには、E−ORゲート(36)に於
いて、αD31+Dsoの加算が為され、その結果がD
−FF(37)に記憶される。この動作を32回繰り返
えすことにより、(1)′式に示されたシンドロームS
、が算出され、D−FF(37)の出力00〜Q。
てE−ORゲート(36)の入力す。−b、を“0゛′
とし一23= た状態でタイミング信号5YNDCLを1個印加する毎
に、D−FF(37)に保持されたシンドロー従って、
タイミング信号5YNDCLを順次31算出できる。
とし一23= た状態でタイミング信号5YNDCLを1個印加する毎
に、D−FF(37)に保持されたシンドロー従って、
タイミング信号5YNDCLを順次31算出できる。
更に、シンドローム演算手段(5)の演算素子(38)
α2演算素子(38)は、第3図(C)に示される入出
力関係にある素子であり、これは、第3図(a)のα演
算素子を2段直列接続したものである。一方、子を2段
直列接続したものである。また、シンドローム演算手段
(6)の演算素子(38)はα3であり、は第3図(b
)を3段直列接続したものである。
α2演算素子(38)は、第3図(C)に示される入出
力関係にある素子であり、これは、第3図(a)のα演
算素子を2段直列接続したものである。一方、子を2段
直列接続したものである。また、シンドローム演算手段
(6)の演算素子(38)はα3であり、は第3図(b
)を3段直列接続したものである。
いずれのシンドローム演算手段(5)(6)も前述と同
24一 様にタイミング信号SVRAMにより(1)式のシンド
ロームS、及びS3を算出し、タイミング信号S第4図
は、二重誤り検出手段(12)の構成を示すブロック図
である。二重誤り検出手段(12)は、31個従統接続
されたー演算素子(43〉と、31個従統(43)(4
4>の出力と加算手段(7)からの出力S。’+5.’
が印加された一致検出回路(45)とから構成きれ、初
段の一演算素子(43)にs、’+s、’が印加され、
初れた素子である。また、−数構出回路(45)は、第
5図に示される如く、So”St’の各ビットが印加さ
れ−演算素子(43〉の各ビット出力が印加されたα E−ORゲート(46)と、So”S1’の各ビットが
印れたE−ORゲート(47)と、E−ORゲート(4
6)及び(47)の出力が印加されたNORゲー)(4
8>とから構成され、(8)式が成立することを検出す
る。
24一 様にタイミング信号SVRAMにより(1)式のシンド
ロームS、及びS3を算出し、タイミング信号S第4図
は、二重誤り検出手段(12)の構成を示すブロック図
である。二重誤り検出手段(12)は、31個従統接続
されたー演算素子(43〉と、31個従統(43)(4
4>の出力と加算手段(7)からの出力S。’+5.’
が印加された一致検出回路(45)とから構成きれ、初
段の一演算素子(43)にs、’+s、’が印加され、
初れた素子である。また、−数構出回路(45)は、第
5図に示される如く、So”St’の各ビットが印加さ
れ−演算素子(43〉の各ビット出力が印加されたα E−ORゲート(46)と、So”S1’の各ビットが
印れたE−ORゲート(47)と、E−ORゲート(4
6)及び(47)の出力が印加されたNORゲー)(4
8>とから構成され、(8)式が成立することを検出す
る。
即ち、1段目に設けられた一致検出回路(45)の出力
a、は、1−j=1のとき“1″となる出力であり、2
段目に設けられた一致検出回路<45)の出力a、は、
1−j=2のとき“1”となる出力であり、同様に31
段目の出力as+までi−jの数値に対応して順次“1
′′となる。従って、シンドローム演算手段(3)(4
)(5)(6)で1.α、α2.α3で1回割算が実行
される毎に、二重誤り検出手段(12)に於いて、(8
)式が成立するか否かが判定され、二重誤りがあれば、
j回目の割算の結果を判定したとき、a1〜aS+のい
ずれかが“1″となることにより、二重誤り検出と誤り
位置情報i−jが得られる。尚、−数値検出回路(45
’)は1−j=0を検出するものであり、単−誤りのと
き1“′を出力する。
a、は、1−j=1のとき“1″となる出力であり、2
段目に設けられた一致検出回路<45)の出力a、は、
1−j=2のとき“1”となる出力であり、同様に31
段目の出力as+までi−jの数値に対応して順次“1
′′となる。従って、シンドローム演算手段(3)(4
)(5)(6)で1.α、α2.α3で1回割算が実行
される毎に、二重誤り検出手段(12)に於いて、(8
)式が成立するか否かが判定され、二重誤りがあれば、
j回目の割算の結果を判定したとき、a1〜aS+のい
ずれかが“1″となることにより、二重誤り検出と誤り
位置情報i−jが得られる。尚、−数値検出回路(45
’)は1−j=0を検出するものであり、単−誤りのと
き1“′を出力する。
第6図は、誤差算出手段(31)の回路図であり、二重
誤り検出手段(12)からの検出出力a、〜aJIを入
力するR OM(49)と、ROM(49)の出力によ
り、s0’+s、’の8ビツトデータ下位ビットからA
。
誤り検出手段(12)からの検出出力a、〜aJIを入
力するR OM(49)と、ROM(49)の出力によ
り、s0’+s、’の8ビツトデータ下位ビットからA
。
B、C,・・・・・・G、Hとする)を選択的に加算し
、誤差成分E1の各ビットE + −o ” E +−
7(計8ビット)を作成する選択加算回路(50)とか
ら構成きれる。前述した如く、誤差算出手段(31)は
、(9)式を演算するものであり、この場合、1+α1
−1はα′と変換することができ、ROM(49)は、
1+αI−1からα”の変換を行うと共に、8ビツトの
データをC1で割った場合の結果の各ビット構成を決定
するものである。例えば、1−j=1の場合、1十αは
α25と変換され、SO”51″をα26で割った結果
書られる誤差成分E+の各ビットは、E + −t =
A + B + C+ D + E + F + G
十HE+−s = A 十B 十C十D + E +
F 十GE+−a=A+B 十c十り+E十F E、−□=A+B+C+D+E El−s= E 十F + G 十H E+−*= A 十B 十G El−1=c+D+E+F+G+H E、−0=B十C+D十E十F十G+Hとなる。従って
、各El−7〜E+=。を作成する選択加算回路(50
)は、ANDゲート(51)に於いて、ROM (49
)から各々出力された信号に基いて、S0′+S、゛の
8ビットデータA−Hを選択し、E−ORゲート(52
)によりモジ口2の加算を行う、従って、実際の割算を
行わなくとも、検出出力a、〜as+の印加により、誤
差成分E1がリアルタイムで得られる。
、誤差成分E1の各ビットE + −o ” E +−
7(計8ビット)を作成する選択加算回路(50)とか
ら構成きれる。前述した如く、誤差算出手段(31)は
、(9)式を演算するものであり、この場合、1+α1
−1はα′と変換することができ、ROM(49)は、
1+αI−1からα”の変換を行うと共に、8ビツトの
データをC1で割った場合の結果の各ビット構成を決定
するものである。例えば、1−j=1の場合、1十αは
α25と変換され、SO”51″をα26で割った結果
書られる誤差成分E+の各ビットは、E + −t =
A + B + C+ D + E + F + G
十HE+−s = A 十B 十C十D + E +
F 十GE+−a=A+B 十c十り+E十F E、−□=A+B+C+D+E El−s= E 十F + G 十H E+−*= A 十B 十G El−1=c+D+E+F+G+H E、−0=B十C+D十E十F十G+Hとなる。従って
、各El−7〜E+=。を作成する選択加算回路(50
)は、ANDゲート(51)に於いて、ROM (49
)から各々出力された信号に基いて、S0′+S、゛の
8ビットデータA−Hを選択し、E−ORゲート(52
)によりモジ口2の加算を行う、従って、実際の割算を
行わなくとも、検出出力a、〜as+の印加により、誤
差成分E1がリアルタイムで得られる。
次に、第1図に示された回路によりC4及びC8誤り検
出及び訂正の動作を第7図を参照して罰単に説明する。
出及び訂正の動作を第7図を参照して罰単に説明する。
第7図に示す如く、1フレームの処理期間は、1、−T
6のタイミングとT、−T、の各々を構成するt。〜t
4aの49個のタイミングから成る。C1誤り検出及び
訂正は、■1〜T、のタイミングで実行され、C8誤り
検出及び訂正は、T4〜T、のタイミングで実行される
。先ず、タイミングT、のtoに於いて発生するクリア
パルスCINTにより、シンドローム演算手段(3)(
4)<5)(6)及び各部のD−FF等がリセットされ
る。このタイミングT+は、RAM(1>に記憶された
32個のシンボルD31〜D、を順次読み出してシンド
ロームSo 、51.52 、S3を計算するタイミン
グであり、タイミングt0〜t4.の中にタイミング信
号SVRAMが32個発生するよう振り分けられている
。従って、32個目のタイミング信号SYRAMが発生
したときには、シンドロームS0.S+、St、Ssが
計算し終わる。次に、タイミングT、は、誤り検出を行
うタイミングであり、その中にタイミング信号5YND
CLが32個発生するように振り分けられている。また
、タイミングT、のタイミングt。で発生するクリアパ
ルス5INTにより、第1図に示されたANDゲート(
53)の出力が発生しカウンタ(16)に「0」がプリ
セットされる。従って、タイミング信号5YNDCLが
発生する毎に、カウンタ(16)がカウントアツプする
と共に、シンドローム演算手段(3)(4)(5)(6
)に於いて1.α、α2.α3の割算が1口実行され、
その結果に基いて単−誤り検出及び二重誤り検出が為き
れる。タイミング信号5YNDCLが32個発生し終っ
た時、単−誤りあるいは二重誤りがあった場合には、そ
の誤り位置の一方jがレジスタ(17)に保持され、ま
た、シンドロームSo、S+、Ss、5sを1.α、α
2.α3でj回割ったときのデータS。゛がレジスタフ
20)に、So”S+’がレジスタ(21)に、更に、
二重誤り検出結果a1〜.Iがaレジスタ(13)に保
持されている。更に、誤り無し、単−誤り、二重誤り、
あるいは訂正不能の検出結果は、訂正制御手段(23)
及び訂正不能判定手段(22)に指示されている。タイ
ミングT3は訂正の実行を行うタイミングであり、T、
のタイミング中に制御信号SELにより誤り位置iを選
択してそのアドレスのシンボルD1を読み出すタイミン
グと、加算手段(34)で訂正されたシンボル囚を再び
RAM(1)の同一アドレスに書き込むタイミングとが
振り分けられ、同様に誤り位置jの訂正を行う読み出し
及び書き込みのタイミングが設けられている。従って、
タイミングT3では、タイミングT、に於いて、レジス
タ(13) 、 (20)及び(21)に保持されたデ
ータに基いて前述の処理が為され、その結果を使用した
訂正が実行される。
6のタイミングとT、−T、の各々を構成するt。〜t
4aの49個のタイミングから成る。C1誤り検出及び
訂正は、■1〜T、のタイミングで実行され、C8誤り
検出及び訂正は、T4〜T、のタイミングで実行される
。先ず、タイミングT、のtoに於いて発生するクリア
パルスCINTにより、シンドローム演算手段(3)(
4)<5)(6)及び各部のD−FF等がリセットされ
る。このタイミングT+は、RAM(1>に記憶された
32個のシンボルD31〜D、を順次読み出してシンド
ロームSo 、51.52 、S3を計算するタイミン
グであり、タイミングt0〜t4.の中にタイミング信
号SVRAMが32個発生するよう振り分けられている
。従って、32個目のタイミング信号SYRAMが発生
したときには、シンドロームS0.S+、St、Ssが
計算し終わる。次に、タイミングT、は、誤り検出を行
うタイミングであり、その中にタイミング信号5YND
CLが32個発生するように振り分けられている。また
、タイミングT、のタイミングt。で発生するクリアパ
ルス5INTにより、第1図に示されたANDゲート(
53)の出力が発生しカウンタ(16)に「0」がプリ
セットされる。従って、タイミング信号5YNDCLが
発生する毎に、カウンタ(16)がカウントアツプする
と共に、シンドローム演算手段(3)(4)(5)(6
)に於いて1.α、α2.α3の割算が1口実行され、
その結果に基いて単−誤り検出及び二重誤り検出が為き
れる。タイミング信号5YNDCLが32個発生し終っ
た時、単−誤りあるいは二重誤りがあった場合には、そ
の誤り位置の一方jがレジスタ(17)に保持され、ま
た、シンドロームSo、S+、Ss、5sを1.α、α
2.α3でj回割ったときのデータS。゛がレジスタフ
20)に、So”S+’がレジスタ(21)に、更に、
二重誤り検出結果a1〜.Iがaレジスタ(13)に保
持されている。更に、誤り無し、単−誤り、二重誤り、
あるいは訂正不能の検出結果は、訂正制御手段(23)
及び訂正不能判定手段(22)に指示されている。タイ
ミングT3は訂正の実行を行うタイミングであり、T、
のタイミング中に制御信号SELにより誤り位置iを選
択してそのアドレスのシンボルD1を読み出すタイミン
グと、加算手段(34)で訂正されたシンボル囚を再び
RAM(1)の同一アドレスに書き込むタイミングとが
振り分けられ、同様に誤り位置jの訂正を行う読み出し
及び書き込みのタイミングが設けられている。従って、
タイミングT3では、タイミングT、に於いて、レジス
タ(13) 、 (20)及び(21)に保持されたデ
ータに基いて前述の処理が為され、その結果を使用した
訂正が実行される。
C2誤り検出及び訂正の場合、対象となるシンボルはI
)27〜D、の28個である。従って、タイミングT4
に於いて、シンボルI)a7〜D0を読み出しシンドロ
ームS。、S、、S、、S、を計算するタイミング信号
SYRAMは28個である。タイミングt。で発生する
クリアパルス5INTにより、CI誤り検出及び訂正時
に保持されたデータをすべてクリアし、その後、28個
のタイミング信号SYRAMにより、C2のシンドロー
ムSo、S+、Sz、Ssが得られる。
)27〜D、の28個である。従って、タイミングT4
に於いて、シンボルI)a7〜D0を読み出しシンドロ
ームS。、S、、S、、S、を計算するタイミング信号
SYRAMは28個である。タイミングt。で発生する
クリアパルス5INTにより、CI誤り検出及び訂正時
に保持されたデータをすべてクリアし、その後、28個
のタイミング信号SYRAMにより、C2のシンドロー
ムSo、S+、Sz、Ssが得られる。
タイミングT6に於いて、タイミングt0でクリアパル
ス5INTが発生すると第1図のANDゲート(54)
の出力によりカウンタ(16)に14」がプリセットさ
れる。
ス5INTが発生すると第1図のANDゲート(54)
の出力によりカウンタ(16)に14」がプリセットさ
れる。
ここで、r4」をプリセットする意味を説明する。前述
した如<RAM(1)内には、アドレス 0123
・・・・・・・・・3031シンボル D。DI
Di Di・・・・・・・・・D、。[)S+i、j
の値 31 30 29 28・・・・・・・・・10
のように、ディスクから読み出されたシンボル順にアド
レスが付されている。しかし、(1)式の如く、シンボ
ルD0〜D31に乗算されるαの指数は、アドレスと逆
であり、第1図の回路で求められるi及びjは実際のア
ドレスと逆になる。従って、第1図に示される如く、i
及びjを表わす5ビツトのバイナリ−データ(2’=3
2である)をインバータ(28)(29)で反転するこ
とで実際のアドレスが得られる。しかし、C2誤り検出
及び訂正の場合には、処理されるシンボルは、アドレス
0〜27までのシンボルであるため、i及びjの取り得
る数値はO〜27となる。従って、i、jの数値をその
まま反転したのでは、実際のアドレスとr4゜ずれてし
まうので、反転する前に「4」を加算しなければならな
い。即ち、「4」を加算する加算回路が必要となるが、
jを計数するカウンタ(16)に予め「4.をプリセッ
トしておけば加算回路は不必要で、全く同じ回路を使用
することができる。
した如<RAM(1)内には、アドレス 0123
・・・・・・・・・3031シンボル D。DI
Di Di・・・・・・・・・D、。[)S+i、j
の値 31 30 29 28・・・・・・・・・10
のように、ディスクから読み出されたシンボル順にアド
レスが付されている。しかし、(1)式の如く、シンボ
ルD0〜D31に乗算されるαの指数は、アドレスと逆
であり、第1図の回路で求められるi及びjは実際のア
ドレスと逆になる。従って、第1図に示される如く、i
及びjを表わす5ビツトのバイナリ−データ(2’=3
2である)をインバータ(28)(29)で反転するこ
とで実際のアドレスが得られる。しかし、C2誤り検出
及び訂正の場合には、処理されるシンボルは、アドレス
0〜27までのシンボルであるため、i及びjの取り得
る数値はO〜27となる。従って、i、jの数値をその
まま反転したのでは、実際のアドレスとr4゜ずれてし
まうので、反転する前に「4」を加算しなければならな
い。即ち、「4」を加算する加算回路が必要となるが、
jを計数するカウンタ(16)に予め「4.をプリセッ
トしておけば加算回路は不必要で、全く同じ回路を使用
することができる。
カウンタ(16)にr4.がプリセットされた後、タイ
ミング信号中に発生されるタイミング信号5YNDCL
は、28個であり、この信号により前述のタイミングT
2と全く同様の動作によりC2の誤り検出が為される。
ミング信号中に発生されるタイミング信号5YNDCL
は、28個であり、この信号により前述のタイミングT
2と全く同様の動作によりC2の誤り検出が為される。
そして、タイミングT6に於いて、タイミングT、と同
じ動作によりC1の誤り訂正が実行される。
じ動作によりC1の誤り訂正が実行される。
(ト)発明の効果
上述の如く本発明によれば、RAMからシンボルを読み
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームS。、S、、S、、S、を1.α。
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームS。、S、、S、、S、を1.α。
C2,C3で割るタイミング信号により誤り検出が実現
できるため、演算に必要なタイミング信号の数が減少す
る。また、誤り検出の演算を直接行うための対数変換等
のROMが不必要となり、回路構成が簡単となって素子
数が減少する利点がある。
できるため、演算に必要なタイミング信号の数が減少す
る。また、誤り検出の演算を直接行うための対数変換等
のROMが不必要となり、回路構成が簡単となって素子
数が減少する利点がある。
更に、誤り検出速度も速くなる利点も有している。
第1図は本発明の実施例を示すブロック図、第2図は第
1図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第3図は第2図第4図は第1図に示さ
れた二重誤り検出手段の具体的なブロック図、第5図は
第4図に示された−数構出回路の回路図、第6図は誤差
算出手段の構成を示す回路図、第7図は第1図の実施例
の動作を示すタイミング図である。 (1)・・・RAM、 (2)・・・データバス、
(3)(4)(5)(6)・・・シンドローム演算手
段、 (7)(8)(9)・・・加算手段、 (10)
・・・誤りゼロ検出手段、 (11)・・・単−誤り検
出手段、 り12)・・・二重誤り検出手段、(13〉
・・・aレジスタ、(15)・・・計数手段、 (18
)・・・ラッチパルス発生手段、(20)(21)・・
・レジスタ、(22)・・・訂正不能判定手段、(23
)・・・訂正制御手段、(26)・・・エンコーダ、
(27)・・・誤り位置算出手段、(30)(33)・
・・マルチプレクサ、 (28)(29)・・・インバ
ータ、 (31)・・・誤差算出手段、 (55)・・
・プリセット手段。 出願人 三洋電機株式会社外1名 代理人 弁理士 西野車嗣 外1名 第2図 1n 第3図 ■。I、 17エスエ。エシェ& I。 工oI+ 工z 工、 14r、 ■、工。
1図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第3図は第2図第4図は第1図に示さ
れた二重誤り検出手段の具体的なブロック図、第5図は
第4図に示された−数構出回路の回路図、第6図は誤差
算出手段の構成を示す回路図、第7図は第1図の実施例
の動作を示すタイミング図である。 (1)・・・RAM、 (2)・・・データバス、
(3)(4)(5)(6)・・・シンドローム演算手
段、 (7)(8)(9)・・・加算手段、 (10)
・・・誤りゼロ検出手段、 (11)・・・単−誤り検
出手段、 り12)・・・二重誤り検出手段、(13〉
・・・aレジスタ、(15)・・・計数手段、 (18
)・・・ラッチパルス発生手段、(20)(21)・・
・レジスタ、(22)・・・訂正不能判定手段、(23
)・・・訂正制御手段、(26)・・・エンコーダ、
(27)・・・誤り位置算出手段、(30)(33)・
・・マルチプレクサ、 (28)(29)・・・インバ
ータ、 (31)・・・誤差算出手段、 (55)・・
・プリセット手段。 出願人 三洋電機株式会社外1名 代理人 弁理士 西野車嗣 外1名 第2図 1n 第3図 ■。I、 17エスエ。エシェ& I。 工oI+ 工z 工、 14r、 ■、工。
Claims (1)
- 1、リード・ソロモン符号に基いたデータの誤りを検出
するデータ誤り検出回路に於いて、入力されたデータか
らシンドロームS_0、S_1、S_2、及びS_3を
算出し、該シンドロームS_0、S_1、S_2、及び
S_3を1、α、α^2、α^3(αは8次の原始多項
式の根)で割るシンドローム演算手段と、前記シンドロ
ームS_0、S_1、S_2、及びS_3がすべて「0
」であることを検出する誤りゼロ検出手段と、前記シン
ドローム演算手段で1、α、α^2、α^3で割算した
回数jを計数保持する計数手段と、該計数手段に「4」
と「0」を設定するプリセット手段と、前記割算の結果
S_0′、S_1′、S_2′、S_3′に基いてS_
0′+S_1′、S_1′+S_2′、S_2+S_3
′を算出する加算手段と、該S_0′+S_1′、S_
1′+S_2′、S_2′+S_3′がすべて「0」と
なったことを検出する単一誤り検出手段と、前記S_1
′+S_2′、S_2′+S_3′を各々α、α^2で
順次割り、S_0′+S_1′=(S_1′+S_2′
)/α^a=(S_2+S_3′)/α^2^aとなっ
たときのa(a=i−j、i、jは誤り位置)を検出す
る二重誤り検出手段と、前記計数手段に保持されたjと
前記aからiを求める誤り位置算出手段と、前記S_0
′+S_1′及びaに基いて誤差成分を算出する誤差算
出手段とを備え、前記プリセット手段は、C_1誤り検
出時に前記計数手段に「0」を設定し、C_2誤り検出
時に「4」を設定することを特徴とするデータ誤り検出
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24793986A JPS63219231A (ja) | 1986-10-17 | 1986-10-17 | デ−タ誤り検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24793986A JPS63219231A (ja) | 1986-10-17 | 1986-10-17 | デ−タ誤り検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63219231A true JPS63219231A (ja) | 1988-09-12 |
JPH0518490B2 JPH0518490B2 (ja) | 1993-03-12 |
Family
ID=17170799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24793986A Granted JPS63219231A (ja) | 1986-10-17 | 1986-10-17 | デ−タ誤り検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63219231A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0852298A (ja) * | 1994-08-10 | 1996-02-27 | I S K Kk | 物干し |
-
1986
- 1986-10-17 JP JP24793986A patent/JPS63219231A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0518490B2 (ja) | 1993-03-12 |
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