JPS63219231A - デ−タ誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、コンパクトディスク（ＣＤ）再生装置に使用
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。

（ロ）従来の技術 ＣＤ再生装置は、ディスクからＥＦＭ信号の形で読み出
されたデータから８ビツトのシンボルを作成し音楽信号
データを復元しているが、このシンボルにデータの誤り
が発生ずることがある。これは、ディスクにピットを書
き込む際の欠陥、ディスクの取扱い中に生じたキズ等に
よる欠陥、あるいは、再生装置の機械的な変動や乱れに
よって発生する欠陥に原因する。そこで、データ誤りの
検出及び訂正のために、ＣＤではクロス・リンターリー
ブ・リード・ソロモン符号（ＣＩＲＣ）と呼ばれる方式
が用いられている。

この方式を概略説明する。先ず、ディスクにデータを記
録する場合、右チヘ・ンネルと左チャンネルの各々６個
の１６ビツト音楽信号データを各々８ビツトのシンボル
に分割し、合計２４個のシンボルが作成される。これら
は、選択的に遅延され組み替えられた後、リード・ソロ
モン符号法に基いてＣ２のパリティデータＱ。、　Ｑ、
　、　Ｑ、　、　Ｑｓ　（各８ビツト）が付される。更
に、この２８個のシンボルは、各々異なった時間遅延さ
れ、ＣＩのパリティデータＰ。＋ｐ＋＋ｐ２＋ｒｓ（各
８ビツト）力釈同様にリード・ソロモン符号法に基いて
作成きれ付加きれる。そして、合計３２個のシンボルは
選択的に遅延され、そのうちのパリティデータＱｏ＋Ｑ
＋。

Ｑ、　、　Ｑ、及びＰｏ、　Ｐ、　、　Ｐ、　、　Ｐ、
が反転されて書き込み用のデータ群となり、ＥＦＭ（８
−１４変調）変調されてフレーム同期信号と共にディス
クに記録される。

また、ディスクの再生時には、読み出されたＥＦＭ信号
から３２個の８ビツトのシンボルが作成され、これらは
、記録時と逆の処理が為される。

即ち、３２個のシンボルは、選択的に遅延され、パリテ
ィデータＱｏ　、　Ｑ、　、　Ｑ、　、　Ｑ、及びＰ　
Ｏ＋　ＰＩ　＋　Ｐ２　ＴＰ３が反転されてＣ，デコー
ド処理される。Ｃ１デコード処理は、各シンボルに基い
てシンドロームラ計算し、算出されたシンドロームから
リード・ソロモン符号法に従って、誤り検出及び誤り訂
正を行う。更に、ＣＩデコード処理きれた２８個のシン
ボルは、各々異なった時間遅延された後、Ｃ２デコード
処理される。Ｃ２テコード処理も同様に、各シンボルか
らシンドロームを計算し、算出されたシンドロームから
リード、ソロモン符号法に従って、誤り検出及び誤り訂
正を行う。そして、Ｃ，デコード処理後の２４個のシン
ボルは、組み替えられて選択的に遅延され、元の音楽信
号データに戻される。

尚、クロス・インターリーブ・リード・ソロモン符号法
を使用したＣＤ方式については、昭和５７年１１月２５
日に発行された「図解コンパクトディスク読本、（オー
ム社）の第１０３頁から第１１０頁までに詳細に記載き
れている。

従来、リード・ソロモン符号法に基いて誤り検出する場
合、シンドロームの計算を次式に従って行う。

尚、αは８次の原始多項式 ％式％ 上記計算の結果、シンドロームＳ。、Ｓｒ、Ｓｚ、Ｓｓ
がすべて「ＯＪであれば誤り無しと判別きれる。

一方、１番目のデータＤ、のみに誤りがあった場合には
、 Ｓｒ”＝Ｓｏ・Ｓ２＋　　Ｓｇ”＝Ｓ＋・５３Ｓ０≠Ｏ
，Ｓ、≠０．Ｓ２≠０．Ｓ３≠０が成り立つことを検出
することにより、判別さ一４＝ れ、誤りデータ位置は、 を算出し、その対数をとることによって求められる。

また、データＤ、とＤｌとに誤りがあった場合には、０
≦ｊ、ｉ≦３１．ｊ≠ｉ が成立するので、これにより、ｊ及びｉが求められたと
き二重誤りと判別される。更に、により、データ誤差Ｅ
、及びＥｌが求められる。

上述のリード・ソロモン符号法によるＣＤのデータ誤り
検出及び訂正については、特開昭６０−７７５２９号公
報に詳細に記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、上述したデータ誤り検出及び訂正を実行
する回路は、対数変換用のＲＯＭや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返し行わなければならないため、誤り検出や誤り位
置の算出に時間がかかり、また、計算のために必要なタ
イミング信号の数が多くなる欠点があった。

（ニ）問題点を解決するための手段 本発明は、」二連した点に鑑みて為きれたものであり、
入力されたデータからシンドロームＳ。、Ｓｌ。

Ｓ、、Ｓ、を算出し、更に、シンドロームｓ、、ｓ、、
ｓ、、ｓ。

を１．α、α２．α３（αは８次の原始多項式の根）で
割るシンドローム演算手段と、シンドロームＳｏ。

Ｓｏ、Ｓａ、Ｓｓがすべて「０」であることを検出する
誤りゼロ検出手段と、シンドローム演算手段で１゜α、
α２．α８で割算した回数ｊを計数保持する計数手段と
、該計数手段に「０」と「４」を設定するプリセット手
段と、前記演算手段の結果Ｓ。ＺＳＩ’＋ｓ、’、ｓ、
’に基いて、Ｓｏ’＋Ｓ＋’　、　Ｓ＋’＋Ｓ＊”　、
　Ｓｘ’　＋Ｓｓ′を算出する加算手段と、前記Ｓ。’
　十Ｓ、’　、　５＋　’　＋　５ｘ　’＋Ｓ％＋Ｓｓ
’がすべて「０」となったことを検出する単−誤り検出
手段と、前記Ｓ＋’　＋ＳＱ’　、　Ｓｔ’＋Ｓｓ’を
各々α、α２で順次割り、 となったときのａ（−ｉ−ｊ　、　ｉ　、　ｊは誤り位
置）を検出する二重誤り検出手段と、前記計数手段に保
持きれたｊと前記ａからｉを求める誤り位置算出手段と
前記Ｓｏ’＋ｓ＋’及びａに基いて誤差成分を算出する
誤差算出手段とを備えたものである。

（ネ）作用 上述の手段によれば、シンドローム計算手段は、シンボ
ルが順次印加されるタイミングにより、シンボルに各々
、１．α、α２．α３を乗算し、その乗算結果と次に印
加されるシンボルの和を求め、更に、その和に１．α、
α２．α３を乗算することにより、前述した（１）式の
計算を行い、シンドロームＳ。、Ｓｌ、Ｓａ、Ｓｓを求
める。算出されたシンドロームＳ０、Ｓｌ、Ｓｔ、Ｓｓ
がすべて「０」であれば誤りゼロ検出回路により、読み
出されたデータがすべて正しいものと判別される。一方
、誤りがあった場合には、演算手段は、シンドロームｓ
、、ｓ、、ｓ、、ｓ、を各々１゜α、α２．α３で割り
、更１乙次のタイミングで前回の計算結果を１．α、α
２．α３で割る動作を繰り返えす。また、この割算が実
行される毎に、割算結果Ｓ、　’、５１　’、５２　’
、５ｍ　’に基いて加算手段によりＳ。′＋Ｓ＋’　、
　Ｓ＋’＋Ｓ＊’　、　Ｓｔ’　＋Ｓｓ’が求められ、
更に、Ｓｏ’＋Ｓ＋’　、　Ｓ＋’＋５２’　、　Ｓａ
’＋Ｓｓ’は単−誤り検出手段に印加されると共に二重
誤り検出手段に印加される。更に、割算の回数は計数手
段に計数保持される。即ち、単−誤り検出手段によりＳ
ｏ　’　＋　Ｓｒ　’　＝　ＳＩ’　＋　５２’＝Ｓｔ
’　＋　Ｓｓ’＝　Ｏが検出されたとき、データの誤り
が１個であることが検出され、そのときの計数手段の内
容で誤り位置ｊが判別できる。また、二重誤り検出手段
により、 となったときの検出出力により、２個のデータ誤りがあ
ったこと、及び、その誤り位置間の差ａ（＝ｉ−ｊ）が
判別され、また、そのときの計数手段の内容で誤り位置
ｊが判別できる。よって、ａとｊにより誤り位置算出手
段は、誤り位置ｉを求めることができる。このような検
出動作をＣ８誤り検出とＣ２誤り検出で同じくするため
に、プリセット手段はＣＩ誤り検出のときには計数手段
に「０」を設定し、ＣＱ誤り検出のときには「４．を計
数手段に設定する。これにより、処理するシンボル数が
異なっても同じ動作で検出が行える。

（へ）実施例 先ず、実施例を説明する前に本発明のデータ誤り検出に
ついて説明する。Ｃ１誤り検出の場合、前述した（１）
式によりシンボルからシンドロームＳ。。

Ｓ、、Ｓ、、Ｓ３を求めるのであるが、本発明の場合（
１）式を次のように書き変える。

これは、（１）式に於けるシンボルＤ。−Ｄ！＋の添字
を逆に付は替えたものであり、（１）’式のシンボルＤ
３１は実際のシンボルのり。である。即ち、実際のシン
ポルはディスクから読み出された順にＤｏ　、　Ｄ　Ｉ
、　Ｄｏ・・・ＤＩｌ＋としているが、本発明では、逆
にＤｓ＋ｒＤ３ｏ・・・Ｄ。

としているので、所謂、アドレスが逆に付されたものと
なっている。

シンボルＤ３１〜Ｄ、に誤りがなければ、シンドローム
Ｓｏ、Ｓ＋、Ｓｘ、Ｓｓはすべて「０．となる。しかし
、シンボルＤ、とＤ＋（ｊ≦ｉ）に誤りが発生した場合
シンドロームは、 となる。尚、Ｅ、及びＥｌは各々誤差成分である。

この算出されたシンドロームｓ０．ｓ、、ｓ、、ｓ、ヲ
各々１．α、α２．α３でｊ回割ったとき、各々５０゛
。

Ｓｔ　’、Ｓｚ　’、Ｓ３’となったとすると、となる
。従って、（３〉式から Ｓｏ’＋Ｓ＋’＝Ｅ＋（１＋α’−’）　　　　　−・
団・（４）Ｓ＋’＋Ｓｘ’＝α’−’Ｅｌ（１＋α１−
リ　　・・団・（５）Ｓｘ　’　＋　Ｓｓ　’　＝α２
日−１）Ｅ、（１＋α＋−ｊ＞　、・−＝＜６＞が求め
られる。

ここで、単−誤りの場合、ｉ＝ｊ、Ｅ、＝０と考えると
（４）（５）（６）式は Ｓｏ′十ＳＩ′−５１′十５２゛＝５２′＋Ｓ３゛＝ｏ
・・・・・・（７）となる。従って、（７）式が成立す
ることを検出することにより単−誤りを検出できる。尚
、誤り位置は、シンドロームＳｏ、Ｓ＋、Ｓｇ、Ｓｓを
割った回数ｊで示され、誤差成分Ｅ、はシンドロームＳ
。の値となる。

一方、二重誤りの場合、（４）（５）（６）式からが求
められる。（８）式に於いて１−ｊ＝ａとすれば、ｉ及
びｊは共に０〜３１であるから１≦ａ≦３１となる。従
って、Ｓ＋’＋Ｓ、’、Ｓｔ’＋Ｓｓ’を各々α。

α２でａ回割ったとき（８）式が成立することにより二
重誤りが検出できる。また、誤り位置目よａ十ｊにより
求めることができる。更に、誤差成分Ｅ。

は（４）式から と求められる。（９）式に於いて、１＋αＩ−１はガロ
アフィールドに於けるα１と変換することができ、前記
ａからα′に変換してＥ＋を求め、更に、ｓ。

＝　Ｅ、　＋　Ｅ、からＥＩ＝Ｓｏ−Ｅ、により求めら
れる。

単−誤り訂正は、検出された誤り位置ｊのシンボルに誤
差成分Ｅ、を加算することにより為され、二重誤り訂正
は、検出された誤り位置ｉとｊのシンボルに誤差成分Ｅ
、とＥｌを各々加算することによって為される。

第１図は、上述した誤り検出を実現する本発明の実施例
を示すブロック図である。第１図に於いて、ＲＡＭ（１
）は、ディスクから読み出され、ＥＦＭ変換された各々
のフレームのシンボル００〜ＤＩｌｌ（添字ハ実際のア
ドレス順序を示す）がアドレス制御回路（図示せず）に
より予め定められた順序で書き込まれ、また、ＣＩとｃ
２の誤り検出及び訂正時やＤＡ変換への出力時に読み出
し及び書き込みが為されるメモリであり、８ビツトのデ
ータバス（２）に接続されている。シンドローム演算手
段（３）（４）（５）（６）は、各々データバス（２）
に接続され、ＲＡＭ（１）から順次読み出されて来るシ
ンボルＤ３１〜Ｄ、（添字は実際と逆のアドレスであり
、以下逆のアドレスを使用する。）を入力して、前述し
た（１）′式の演算を行うと共に、算出きれたシンドロ
ームＳ。、Ｓ、、Ｓ、、Ｓ、を各々１．α、α２．α３
で割り、ｓ、　’、ｓ、　’、ｓ、　’、ｓ、　’を算
出するものである。また、シンドローム演算手段（３）
（４）（５）（６）は、ＲＡＭ（１）からシンボルＤ、
Ｉ−Ｄ０を読み出すタイミング信号ＳＹＲＡＭと割算を
実行させるタイミング信号５ＹＮＤＣＬで作られるクロ
ックパルス５ＣＬＫで動作し、シンドロームの計算と割
算の切換えが制御信号５ＣＯＮＴで為される。加算手段
（７）（８）（９〉は、各々シンドローム演算手段（３
）（４）（５）（６）の出力Ｓｏ’、Ｓ＋’、Ｓ２’、
Ｓｓ’を入力して、Ｓｏ’＋Ｓ＋’、Ｓ＋’＋　Ｓｔ’
、Ｓｘ’　＋　Ｓｓ’を出力するものであり、各ビット
のＥ−ＯＲにより、モジ口２の和を行う。加算手段（７
）（８）（９）の各出力は、誤り検出手段（１０）及び
単−誤り検出手段（１１）に印加されると共に二重誤り
検出手段（１２）に印加される。誤りゼロ検出手段（１
０）は、シンドロームＳｆｉ、Ｓ１．Ｓ２．Ｓ、を算出
した時点に於いて、５０＝０であり、且つ、Ｓｏ　十Ｓ
１＝　Ｓ１＋Ｓｘ　＝Ｓａ　＋　Ｓｓ　＝　Ｏであるこ
とを検出したとき、シンボルＤ＄１〜Ｄｏは正しく誤り
がないと判別して信号ＺＥを出力する。一方、単−誤り
検出手段（１１）は、シンドローム演算手段（３）（４
）（５）（６）で計算されたシンドロームＳ。、Ｓ＋、
Ｓ２．Ｓｓを１．α、α２．α３で１回割る毎に、（７
）式が成立することを検出するものであり、（７）式が
成立するとシンボルに単−誤りがあったとして検出出力
ＩＥを出力する。二重誤り検出手段（１２）は、前述と
同様に、シンドローム演算手段（３）（４）（５）（６
）で割算が行われる毎に、（８〉式が成立することを検
出するものであり、す、その割算結果とＳ。’＋５１’
の一致を検出することにより、誤りがあること及び誤り
位置情報ａ＝ｉ−ｊが得られる。そして、二重誤り検出
手段（１２）からは誤り位置情報ａを示す３２本の検出
出力ａ　ｌ−１が出力される。即ち、シンボルＤｓ＋”
Ｄｏのり。

とり、に誤りがあった場合には、（３）式乃至（８）式
から明らかな如く、シンドロームＳ。、Ｓｌ、Ｓ２．Ｓ
ｌを１゜α７α２．Ｃ３でｊ回割ったときに３２本の検
出出力ａ、−１の１本のみが“１”となる。しかし、三
重誤り以上の誤りがあった場合には、シンドローム演算
手段（３）（４）（５）（６）に３１回の割算を行わせ
る間に、検出出力ａ　Ｉ−、に複数回検出出力が現われ
る。検出出力ａ１−４は、３２ビツトのＤ−ＦＦから成
るａレジスタ（１３）に印加されると共にａ。

（ｉ＝ｊのとき）を除いてＯＲゲート（１４）に印加さ
れ、ＯＲゲート（１４）の出力が誤り検出出力２Ｅとし
て出力される。計数手段（１５〉は、シンドローム演算
手段（３）（４）（５）（６）に１．α、α２．α３の
割算を実行きせるタイミング信号５ＹＮＤＣＬを計数し
て、その割算した回数を計数する５ビツトのカウンタ（
１６）と、カウンタ（１６）の出力が印加され、その計
数内容を記憶する５ビツトのＤ−ＦＦから成るレジスタ
（１７）とから構成される。プリセット手段（５５〉は
、Ｃ４誤り検出時のタイミングＴ２とクリアパルス５Ｉ
ＮＴが印加されたＡＮＤゲート（５３）と、Ｃ２誤り検
出時のタイミングＴ４とクリアパルス５ＩＮＴが印加さ
れたＡＮＤゲート（５４）とから成り、Ｃ１誤り検出時
に「０」を、Ｃ２誤り検出時に「４」をカウンタ（）に
設定する。ラッチパルス発生手段（１８）は、単−誤り
検出手段（１１）からの検出出力ＩＥ及び二重誤り検出
手段（１２）からＯＲゲート（１４）を介して出力され
る検出出力２Ｅが印加され、各々の検出出力ＩＥと２Ｅ
に基いてカウンタ（１６）の計数内容を５ビツトのレジ
スタ（１７）に保持きせるパルスｊＬＰをＯＲゲー１−
（１９）から出力する。また、パルスｊＬＰは、シンド
ローム演算手段（３）の出力５０′を記憶保持する８ビ
ツトのＤ−ＦＦから成るレジスタ（２０）、検出出力ａ
、−４を記憶する３２ビツトのａレジスタ（１３）、及
び、Ｓｏ′＋Ｓ１゛を記憶する８ビツトのＩ）−ＦＦか
ら成るレジスタ（２１）のクロックとなる。更に、検出
出力２Ｅに基いてラッチパルス発生手段（１８）から出
力されるラッチパルスは、訂正不能判定手段（２２）に
印加される。訂正不能判定手段（２２）は、印加された
ラッチパルスが１個の場合には二重誤りであると判定し
、訂正制御手段（２３）に訂正を指示すると共にフラグ
制御手段（２４）にＣ１あるいはＣ２のフラグの付加を
指示する制御信号２ＥＳＩＧを出力し、また、ラッチパ
ルスが２個以上印加された場合には、三重誤り以上であ
ると判定し、訂正制御手段（２３）に訂正の禁止を指示
すると共にフラグ制御手段（２４〉にＣ１あるいはＣ２
フラグをフラグレジスタ（２５）に付加することを指示
する制御信号ＮＧを出力する。これら、ラッチパルス発
生手段（１８）、訂正不能判定手段（２２）及び訂正制
御手段（２３）には、誤りゼロ検出手段（１０）からの
検出出力ＺＥが印加され、誤り無しと検出された場合に
は、これらの動作が禁止きれる。ａレジスタ（１３）に
保持された検出出力ａ、−、が印加されたエンコーダ（
２６〉は、３２本の信号を５ビツトのバイナリ−データ
に変換するものであり、変換後の５ビツトデータは誤り
位置算出手段（２７）に印加される。誤り位置算出手段
（２７）は、計数手段（１５）のレジスタけ７）に保持
されたデータ、即ち、シンドロームＳ　ｏ　、　Ｓ　＋
　、Ｓ　ｔ　、Ｓ　ｓを１、α、α２．α３で各々割っ
た回数ｊとｉ−ｊの５ビツトデータを加算し、誤り位置
ｉを算出する加算回路である。誤り位置算出手段（２７
）の出力ｉ（５ビツト）とレジスタ（１７〉の出力ｊは
、共にインバータ（２８）（２９）で反転されマルチプ
レクサ（３０）により選択されてＲＡＭ（１）のアドレ
ス制御回路に供給される。即ち、誤り位置ｉ及びｊは、
誤りの発生したシンボルのアドレスを指定し、そのシン
ボルの訂正を行うために使用きれる。ここで、インバー
タ（２８）（２９）によってデータｉ及びｊを反転する
のは、前述した如く、シンボルＤ０〜Ｄ！１のアドレス
を逆に付与したため、それを元に戻すためである。

誤差算出手段（３１）は、レジスタ（２１〉に記憶され
たＳｏ”Ｓ１’とａレジスタ（１３）に記憶きれた誤り
位置情報ａ１−３を入力し、（９）式に基いて誤り位置
ｉのシンボルの誤差成分Ｅ、を算出するものであり、１
＋αｌ−ｊをα°に変換するデコーダ方式が用いられ、
演算を単純化している。加算手段（３２）は、誤差成分
Ｅ、とＥ、の和であるＳ′、（シンドロームＳ、と等し
い）と誤差算出手段（３１）で算出された誤差成分Ｅ１
とのモジ口２の和を求めるものであり、各ビット毎のＥ
−ＯＲにより誤差成分Ｅ、を求める。算出された誤差成
分Ｅ、及びＥ、は、各々マルチプレクサ（３３）に印加
され、マルチプレクサ（３３）と同じ制御信号ＳＥＬに
よって選択出力される。即ち、マルチプレクサ（３０）
に於いて、誤り位置データｉが選択出力きれたときには
、マルチプレクサ（３３）からは誤差成分Ｅ１が出力さ
れ、誤り位置データｊが選択されたときには誤差成分Ｅ
、が選択される。マルチプレクサ（３３）の出力が印加
された加算手段（３４）と８ビツトのＤ−ＦＦから成る
レジスタ（３５）は、誤り訂正を行うものであり、マル
チプレクサ（３０）から選択されてアドレス制御回路に
印加許れた誤り位置データｉまたはｊに基いてＲＡＭ（
１）から読み出された誤りシンボルＤ、あるいはり、が
レジスタ（３５）に保持され、加算手段（３４〉に於い
て、誤りシンボルＤ、あるいはり、と誤差成分Ｅ、ある
いはＥ、のモジ口２の和が為され、その加算結果、即ち
、訂正されたシンボルは、再び、ＲＡＭ（１）の同しア
ドレスに記憶される。加算手段（３４）の動作は、訂正
制御手段（２３〉から出力される制御信号ＥＮＡによっ
て制御され、誤り無しと訂正不能の場合には、加算動作
は為されず、単−誤りと二重誤りの場合に加算動作が為
きれる。

以上、説明した誤り検出及び訂正回路は、ＣＩ誤り検出
及び訂正とＣ２誤り検出及び訂正の両方に使用される回
路であるが、Ｃ２誤り検出及び訂正の場合には、シンボ
ルの数がり、〜Ｄ２７の２８個となるため、シンドロー
ム演算手段（３）（４）（５）（６＞でシンドロームＳ
。、Ｓ、、Ｓ、、Ｓ３を計算するタイミング数は、２８
個であり、また、１．α、α２．α３で割る回数は、２
７回となる。そこで、Ｃ２誤り検出及び訂正を行う期間
では、最初にカウンタ（１６）に「４Ｊをブリセットす
るようにしている。この点についての詳細は後述する。

次に、第１図に示きれた回路の主な具体例を以下に説明
する。

第２図は、シンドローム演算手段（３）（４）＜５）（
６）を実現する回路図であり、データバス（２）に送出
されたシンボルの各ビットｂ０〜ｂ７が各々印加される
Ｅ−ＯＲゲート（３６）と、Ｅ−ＯＲゲート（３６）の
出力が印加された８個のＤ−ＦＦ（３７）と、Ｄ−Ｆ出
力を選択してＥ−ＯＲゲート（３６）の各入力に印加す
るマルチプレクサ（４０）とから構成される。Ｄ−Ｆ　
Ｆ　（３７）は、前述したタイミング信号ＳＹＲＡＭと
タイミング信号５ＹＮＤＣＬで作られるクロックパルス
５ＣＬＫで動作し、マルチプレクサ（４０〉は、シンド
ロームＳ　ｏ　、　Ｓ　Ｉ、Ｓ　２　、Ｓ　ｓの計算と
１．α。

α２．α３の割算とを切換える制御信号５ＣＯＮＴによ
り制御される。即ち、シンドロームＳ。、　Ｓ　、　、
　Ｓ。

、Ｓ３の計算を行う際には、α°演算素子（３８）が用
いられ、割算によりｓ、’、ｓ、’、ｓ２’、ｓ、’を
算出する際ところで、シンドローム演算手段（３）では
、（１）’式から明らかな如く、シンドローム、５６は
シンボルＤｓ＋””Ｄｏの和であり、また、Ｓｏ′はＳ
、を「１」で割ったものであるから、演算素子（３８）
はα０であり、演算手段（３）の場合には、演算素子（
３８）（３９＞及びマルチプレクサ＜４０）は不要であ
り、Ｄ−ＦＦ（３７）の各出力Ｑ０〜Ｑ７を各々Ｅ−Ｏ
Ｒゲート（３６〉に直接印加すれば良い。従って、シン
ボルＤ３１〜Ｄ０を順次ＲＡＭ（１）から読み出すタイ
ミング信号ＳＶＲＡＭにより、最初に読み出されたシン
ボルＤ３１がＤ−Ｆ　Ｆ　（３７＞に入力され、次に読
み出されたシンボルＤ、。は、Ｄ−ＦＦ（３７）の出力
、即ち、Ｄ３１とＥ−ＯＲゲート（３６）でモジ口２の
加算処理されてＤ−ＦＦ（３７）に保持される。この動
作を３２回（Ｄ３１からＤｏが読み出されるまで）繰り
返えすことにより、シンボルＤ０が読み出されたときに
は、Ｄ−ＦＦ　（３７）の出力は、シンドロームＳ０と
なる。

また、シンドローム演算手段（４）では、演算素子（３
８）はαであり、演算素子（３９〉は−である。こα のα演算素子（３８）は、第３図（ａ＞に示される如く
、入力１０〜Ｉ７と出力００〜０７が結線され、３個の
Ｅ−ＯＲゲート（４１）が設けられたものであり、また
、力１０〜■７と出力０゜〜０７が結線され、同じく３
個のＥ−ＯＲゲート（４２）が設けられたものである。

従って、シンドローム演算手段（４）では、タイミング
信号ＳＶＲＡＭにより、最初にＲＡＭ（１）から読み出
されＤ−ＦＦ（３７）に記憶されたシンボルＤ３１は、
α演算素子（３８）によりαＤ３Ｉの乗算結果としてＥ
−ＯＲゲート（３６）に印加され、次にシンボルＤａｏ
が読み出されたときには、Ｅ−ＯＲゲート（３６）に於
いて、αＤ３１＋Ｄｓｏの加算が為され、その結果がＤ
−ＦＦ（３７）に記憶される。この動作を３２回繰り返
えすことにより、（１）′式に示されたシンドロームＳ
、が算出され、Ｄ−ＦＦ（３７）の出力００〜Ｑ。

てＥ−ＯＲゲート（３６）の入力す。−ｂ、を“０゛′
とし一２３＝ た状態でタイミング信号５ＹＮＤＣＬを１個印加する毎
に、Ｄ−ＦＦ（３７）に保持されたシンドロー従って、
タイミング信号５ＹＮＤＣＬを順次３１算出できる。

更に、シンドローム演算手段（５）の演算素子（３８）
α２演算素子（３８）は、第３図（Ｃ）に示される入出
力関係にある素子であり、これは、第３図（ａ）のα演
算素子を２段直列接続したものである。一方、子を２段
直列接続したものである。また、シンドローム演算手段
（６）の演算素子（３８）はα３であり、は第３図（ｂ
）を３段直列接続したものである。

いずれのシンドローム演算手段（５）（６）も前述と同
２４一 様にタイミング信号ＳＶＲＡＭにより（１）式のシンド
ロームＳ、及びＳ３を算出し、タイミング信号Ｓ第４図
は、二重誤り検出手段（１２）の構成を示すブロック図
である。二重誤り検出手段（１２）は、３１個従統接続
されたー演算素子（４３〉と、３１個従統（４３）（４
４＞の出力と加算手段（７）からの出力Ｓ。’＋５．’
が印加された一致検出回路（４５）とから構成きれ、初
段の一演算素子（４３）にｓ、’＋ｓ、’が印加され、
初れた素子である。また、−数構出回路（４５）は、第
５図に示される如く、Ｓｏ”Ｓｔ’の各ビットが印加さ
れ−演算素子（４３〉の各ビット出力が印加されたα Ｅ−ＯＲゲート（４６）と、Ｓｏ”Ｓ１’の各ビットが
印れたＥ−ＯＲゲート（４７）と、Ｅ−ＯＲゲート（４
６）及び（４７）の出力が印加されたＮＯＲゲー）（４
８＞とから構成され、（８）式が成立することを検出す
る。

即ち、１段目に設けられた一致検出回路（４５）の出力
ａ、は、１−ｊ＝１のとき“１″となる出力であり、２
段目に設けられた一致検出回路＜４５）の出力ａ、は、
１−ｊ＝２のとき“１”となる出力であり、同様に３１
段目の出力ａｓ＋までｉ−ｊの数値に対応して順次“１
′′となる。従って、シンドローム演算手段（３）（４
）（５）（６）で１．α、α２．α３で１回割算が実行
される毎に、二重誤り検出手段（１２）に於いて、（８
）式が成立するか否かが判定され、二重誤りがあれば、
ｊ回目の割算の結果を判定したとき、ａ１〜ａＳ＋のい
ずれかが“１″となることにより、二重誤り検出と誤り
位置情報ｉ−ｊが得られる。尚、−数値検出回路（４５
’）は１−ｊ＝０を検出するものであり、単−誤りのと
き１“′を出力する。

第６図は、誤差算出手段（３１）の回路図であり、二重
誤り検出手段（１２）からの検出出力ａ、〜ａＪＩを入
力するＲ　ＯＭ（４９）と、ＲＯＭ（４９）の出力によ
り、ｓ０’＋ｓ、’の８ビツトデータ下位ビットからＡ
。

Ｂ、Ｃ，・・・・・・Ｇ、Ｈとする）を選択的に加算し
、誤差成分Ｅ１の各ビットＥ　＋　−ｏ　”　Ｅ　＋−
７（計８ビット）を作成する選択加算回路（５０）とか
ら構成きれる。前述した如く、誤差算出手段（３１）は
、（９）式を演算するものであり、この場合、１＋α１
−１はα′と変換することができ、ＲＯＭ（４９）は、
１＋αＩ−１からα”の変換を行うと共に、８ビツトの
データをＣ１で割った場合の結果の各ビット構成を決定
するものである。例えば、１−ｊ＝１の場合、１十αは
α２５と変換され、ＳＯ”５１″をα２６で割った結果
書られる誤差成分Ｅ＋の各ビットは、Ｅ　＋　−ｔ　＝
　Ａ　＋　Ｂ　＋　Ｃ＋　Ｄ　＋　Ｅ　＋　Ｆ　＋　Ｇ
　十ＨＥ＋−ｓ　＝　Ａ　十Ｂ　十Ｃ十Ｄ　＋　Ｅ　＋
　Ｆ　十ＧＥ＋−ａ＝Ａ＋Ｂ　十ｃ十り＋Ｅ十Ｆ Ｅ、−□＝Ａ＋Ｂ＋Ｃ＋Ｄ＋Ｅ Ｅｌ−ｓ＝　Ｅ　十Ｆ　＋　Ｇ　十Ｈ Ｅ＋−＊＝　Ａ　十Ｂ　十Ｇ Ｅｌ−１＝ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈ Ｅ、−０＝Ｂ十Ｃ＋Ｄ十Ｅ十Ｆ十Ｇ＋Ｈとなる。従って
、各Ｅｌ−７〜Ｅ＋＝。を作成する選択加算回路（５０
）は、ＡＮＤゲート（５１）に於いて、ＲＯＭ　（４９
）から各々出力された信号に基いて、Ｓ０′＋Ｓ、゛の
８ビットデータＡ−Ｈを選択し、Ｅ−ＯＲゲート（５２
）によりモジ口２の加算を行う、従って、実際の割算を
行わなくとも、検出出力ａ、〜ａｓ＋の印加により、誤
差成分Ｅ１がリアルタイムで得られる。

次に、第１図に示された回路によりＣ４及びＣ８誤り検
出及び訂正の動作を第７図を参照して罰単に説明する。

第７図に示す如く、１フレームの処理期間は、１、−Ｔ
６のタイミングとＴ、−Ｔ、の各々を構成するｔ。〜ｔ
４ａの４９個のタイミングから成る。Ｃ１誤り検出及び
訂正は、■１〜Ｔ、のタイミングで実行され、Ｃ８誤り
検出及び訂正は、Ｔ４〜Ｔ、のタイミングで実行される
。先ず、タイミングＴ、のｔｏに於いて発生するクリア
パルスＣＩＮＴにより、シンドローム演算手段（３）（
４）＜５）（６）及び各部のＤ−ＦＦ等がリセットされ
る。このタイミングＴ＋は、ＲＡＭ（１＞に記憶された
３２個のシンボルＤ３１〜Ｄ、を順次読み出してシンド
ロームＳｏ　、５１．５２　、Ｓ３を計算するタイミン
グであり、タイミングｔ０〜ｔ４．の中にタイミング信
号ＳＶＲＡＭが３２個発生するよう振り分けられている
。従って、３２個目のタイミング信号ＳＹＲＡＭが発生
したときには、シンドロームＳ０．Ｓ＋、Ｓｔ、Ｓｓが
計算し終わる。次に、タイミングＴ、は、誤り検出を行
うタイミングであり、その中にタイミング信号５ＹＮＤ
ＣＬが３２個発生するように振り分けられている。また
、タイミングＴ、のタイミングｔ。で発生するクリアパ
ルス５ＩＮＴにより、第１図に示されたＡＮＤゲート（
５３）の出力が発生しカウンタ（１６）に「０」がプリ
セットされる。従って、タイミング信号５ＹＮＤＣＬが
発生する毎に、カウンタ（１６）がカウントアツプする
と共に、シンドローム演算手段（３）（４）（５）（６
）に於いて１．α、α２．α３の割算が１口実行され、
その結果に基いて単−誤り検出及び二重誤り検出が為き
れる。タイミング信号５ＹＮＤＣＬが３２個発生し終っ
た時、単−誤りあるいは二重誤りがあった場合には、そ
の誤り位置の一方ｊがレジスタ（１７）に保持され、ま
た、シンドロームＳｏ、Ｓ＋、Ｓｓ、５ｓを１．α、α
２．α３でｊ回割ったときのデータＳ。゛がレジスタフ
２０）に、Ｓｏ”Ｓ＋’がレジスタ（２１）に、更に、
二重誤り検出結果ａ１〜．Ｉがａレジスタ（１３）に保
持されている。更に、誤り無し、単−誤り、二重誤り、
あるいは訂正不能の検出結果は、訂正制御手段（２３）
及び訂正不能判定手段（２２）に指示されている。タイ
ミングＴ３は訂正の実行を行うタイミングであり、Ｔ、
のタイミング中に制御信号ＳＥＬにより誤り位置ｉを選
択してそのアドレスのシンボルＤ１を読み出すタイミン
グと、加算手段（３４）で訂正されたシンボル囚を再び
ＲＡＭ（１）の同一アドレスに書き込むタイミングとが
振り分けられ、同様に誤り位置ｊの訂正を行う読み出し
及び書き込みのタイミングが設けられている。従って、
タイミングＴ３では、タイミングＴ、に於いて、レジス
タ（１３）　、　（２０）及び（２１）に保持されたデ
ータに基いて前述の処理が為され、その結果を使用した
訂正が実行される。

Ｃ２誤り検出及び訂正の場合、対象となるシンボルはＩ
）２７〜Ｄ、の２８個である。従って、タイミングＴ４
に於いて、シンボルＩ）ａ７〜Ｄ０を読み出しシンドロ
ームＳ。、Ｓ、、Ｓ、、Ｓ、を計算するタイミング信号
ＳＹＲＡＭは２８個である。タイミングｔ。で発生する
クリアパルス５ＩＮＴにより、ＣＩ誤り検出及び訂正時
に保持されたデータをすべてクリアし、その後、２８個
のタイミング信号ＳＹＲＡＭにより、Ｃ２のシンドロー
ムＳｏ、Ｓ＋、Ｓｚ、Ｓｓが得られる。

タイミングＴ６に於いて、タイミングｔ０でクリアパル
ス５ＩＮＴが発生すると第１図のＡＮＤゲート（５４）
の出力によりカウンタ（１６）に１４」がプリセットさ
れる。

ここで、ｒ４」をプリセットする意味を説明する。前述
した如＜ＲＡＭ（１）内には、アドレス　　０１２３　
・・・・・・・・・３０３１シンボル　　Ｄ。ＤＩ　　
Ｄｉ　　Ｄｉ・・・・・・・・・Ｄ、。［）Ｓ＋ｉ、ｊ
の値　３１　３０　２９　２８・・・・・・・・・１０
のように、ディスクから読み出されたシンボル順にアド
レスが付されている。しかし、（１）式の如く、シンボ
ルＤ０〜Ｄ３１に乗算されるαの指数は、アドレスと逆
であり、第１図の回路で求められるｉ及びｊは実際のア
ドレスと逆になる。従って、第１図に示される如く、ｉ
及びｊを表わす５ビツトのバイナリ−データ（２’＝３
２である）をインバータ（２８）（２９）で反転するこ
とで実際のアドレスが得られる。しかし、Ｃ２誤り検出
及び訂正の場合には、処理されるシンボルは、アドレス
０〜２７までのシンボルであるため、ｉ及びｊの取り得
る数値はＯ〜２７となる。従って、ｉ、ｊの数値をその
まま反転したのでは、実際のアドレスとｒ４゜ずれてし
まうので、反転する前に「４」を加算しなければならな
い。即ち、「４」を加算する加算回路が必要となるが、
ｊを計数するカウンタ（１６）に予め「４．をプリセッ
トしておけば加算回路は不必要で、全く同じ回路を使用
することができる。

カウンタ（１６）にｒ４．がプリセットされた後、タイ
ミング信号中に発生されるタイミング信号５ＹＮＤＣＬ
は、２８個であり、この信号により前述のタイミングＴ
２と全く同様の動作によりＣ２の誤り検出が為される。

そして、タイミングＴ６に於いて、タイミングＴ、と同
じ動作によりＣ１の誤り訂正が実行される。

（ト）発明の効果 上述の如く本発明によれば、ＲＡＭからシンボルを読み
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームＳ。、Ｓ、、Ｓ、、Ｓ、を１．α。

Ｃ２，Ｃ３で割るタイミング信号により誤り検出が実現
できるため、演算に必要なタイミング信号の数が減少す
る。また、誤り検出の演算を直接行うための対数変換等
のＲＯＭが不必要となり、回路構成が簡単となって素子
数が減少する利点がある。

更に、誤り検出速度も速くなる利点も有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第３図は第２図第４図は第１図に示さ
れた二重誤り検出手段の具体的なブロック図、第５図は
第４図に示された−数構出回路の回路図、第６図は誤差
算出手段の構成を示す回路図、第７図は第１図の実施例
の動作を示すタイミング図である。 （１）・・・ＲＡＭ、　　（２）・・・データバス、　
　（３）（４）（５）（６）・・・シンドローム演算手
段、　（７）（８）（９）・・・加算手段、　（１０）
・・・誤りゼロ検出手段、　（１１）・・・単−誤り検
出手段、　り１２）・・・二重誤り検出手段、（１３〉
・・・ａレジスタ、（１５）・・・計数手段、　（１８
）・・・ラッチパルス発生手段、（２０）（２１）・・
・レジスタ、（２２）・・・訂正不能判定手段、（２３
）・・・訂正制御手段、（２６）・・・エンコーダ、　
（２７）・・・誤り位置算出手段、（３０）（３３）・
・・マルチプレクサ、　（２８）（２９）・・・インバ
ータ、　（３１）・・・誤差算出手段、　（５５）・・
・プリセット手段。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野車嗣　外１名 第２図 １ｎ 第３図 ■。Ｉ、　１７エスエ。エシェ＆　Ｉ。 工ｏＩ＋　　工ｚ　　工、　　１４ｒ、　　■、工。

Claims (1)

【特許請求の範囲】
1. １、リード・ソロモン符号に基いたデータの誤りを検出
   するデータ誤り検出回路に於いて、入力されたデータか
   らシンドロームＳ＿０、Ｓ＿１、Ｓ＿２、及びＳ＿３を
   算出し、該シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、及び
   Ｓ＿３を１、α、α＾２、α＾３（αは８次の原始多項
   式の根）で割るシンドローム演算手段と、前記シンドロ
   ームＳ＿０、Ｓ＿１、Ｓ＿２、及びＳ＿３がすべて「０
   」であることを検出する誤りゼロ検出手段と、前記シン
   ドローム演算手段で１、α、α＾２、α＾３で割算した
   回数ｊを計数保持する計数手段と、該計数手段に「４」
   と「０」を設定するプリセット手段と、前記割算の結果
   Ｓ＿０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′に基いてＳ＿
   ０′＋Ｓ＿１′、Ｓ＿１′＋Ｓ＿２′、Ｓ＿２＋Ｓ＿３
   ′を算出する加算手段と、該Ｓ＿０′＋Ｓ＿１′、Ｓ＿
   １′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿３′がすべて「０」と
   なったことを検出する単一誤り検出手段と、前記Ｓ＿１
   ′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿３′を各々α、α＾２で
   順次割り、Ｓ＿０′＋Ｓ＿１′＝（Ｓ＿１′＋Ｓ＿２′
   ）／α＾ａ＝（Ｓ＿２＋Ｓ＿３′）／α＾２＾ａとなっ
   たときのａ（ａ＝ｉ−ｊ、ｉ、ｊは誤り位置）を検出す
   る二重誤り検出手段と、前記計数手段に保持されたｊと
   前記ａからｉを求める誤り位置算出手段と、前記Ｓ＿０
   ′＋Ｓ＿１′及びａに基いて誤差成分を算出する誤差算
   出手段とを備え、前記プリセット手段は、Ｃ＿１誤り検
   出時に前記計数手段に「０」を設定し、Ｃ＿２誤り検出
   時に「４」を設定することを特徴とするデータ誤り検出
   回路。