JPS63219229A - デ−タ誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、コンパクトディスク（ＣＤ）再生装置に使用
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。

（ロ）従来の技術 ＣＤ再生装置は、ディスクからＥＦＭ信号の形で読み出
されたデータから８ビツトのシンボルを作成し音楽信号
データを復元しているが、このシンボルにデータの誤り
が発生することがある。これは、ディスクにピットを書
き込む際の欠陥、ディスクの取扱い中に生じたキズ等に
よる欠陥、あるいは、再生装置の機械的な変動や乱れに
よって発生する欠陥に原因する。そこで、データ誤りの
検出及び訂正のために、ＣＤではクロス・リンク−リー
ブ・リード・ソロモン符号（ＣＩ　ＲＣ）と呼ばれる方
式が用いられている。

この方式を概略説明する。先ず、ディスクにデータを記
録する場合、右チャンネルと左チャンネルの各々６個の
１６ビツト音楽信号データを各々８ビツトのシンボルに
分割し、合計２４個のシンボルが作成される。これらは
、選択的に遅延され組み替えられた後、リード・ソロモ
ン符号法に基いてＣ３のパリティデータＱｏ　、　Ｑ、
　、　Ｑ、　、　Ｑｓ　（各８ビツト）が付される。更
に、この２８個のシンボルは、各々異なった時間遅延さ
れ、ＣＩのパリティデータＰａ、Ｐ＋、Ｐｇ、Ｐｓ（各
８ビツト）が、同様にリード・ソロモン符号法に基いて
作成され付加きれる。そして、合計３２個のシンボルは
選択的に遅延され、そのうちのパリティデータＱ。、Ｑ
、。

Ｑ、　、　Ｑｓ及びＰ。＋　Ｐ１＋　Ｐ２　ｒ　Ｐｓが
反転されて書き込み用のデータ群となり、ＥＦＭ（８−
１４変調）変調されてフレーム同期信号と共にディスク
に記録される。

また、ディスクの再生時には、読み出されたＥＦＭ信号
から３２個の８ビツトのシンボルが作成され、これらは
、記録時と逆の処理が為される。

即ち、３２個のシンボルは、選択的に遅延され、パリテ
ィデータＱ。、　Ｑ、　、　Ｑ、　、　Ｑ、及びＰＯ＋
ＰＩＩＰ２＋Ｐ３が反転されてＣ１デコード処理される
。ＣＩデコード処理は、各シンボルに基いてシンドロー
ムを計算し、算出されたシンドロームからリード・ソロ
モン符号法に従って、誤り検出及び誤り訂正を行う。更
に、Ｃ１デコード処理された２８個のシンボルは、各々
異なった時間遅延された後、Ｃ２デコード処理される。

Ｃ２デコード処理も同様に、各シンボルからシンドロー
ムを計算し、算出されたシンドロームからリード、ソロ
モン符号法に従って、誤り検出及び誤り訂正を行う。そ
して、Ｃ，デコード処理後の２４個のシンボルは、組み
替えられて選択的に遅延され、元の音楽信号データに戻
される。

尚、クロス・インターリーブ・リード・ソロモン符号法
を使用したＣＤ方式については、昭和５７年１１月２５
日に発行された１図解コンパクトディスク読木Ｊ（オー
ム社）の第１０３頁から第１１０頁までに詳細に記載さ
れている。

従来、リード・ソロモン符号法に基いて誤り検出する場
合、シンドロームの計算を次式に従って行う。

尚、αは８次の原始多項式 Ｆ（Ｘ）−ＸＩｌ＋Ｘ’＋Ｘ”十Ｘ”＋　１（７）根で
ある。

上記計算の結果、シンドロームＳ。、Ｓ、、Ｓ、、Ｓ、
がすべて１０」であれば誤り無しと判別される。

一方、ｊ番目のデータＤ１のみに誤りがあった場合には
、 ｓ、　”　＝　Ｓｏ・ＳＲ、ＳＲ”＝ＳＩ　’　５ｓＳ
０≠０．Ｓ、≠０．　Ｓ２≠０．Ｓ、≠０が成り立つこ
とを検出することにより、判別され、誤りデータ位置は
、 を算出し、その対数をとることによって求められる。

また、データＤ、とＤｌとに誤りがあった場合には、０
≦ｊ、ｉ≦３１．ｊｆ−ｉ が成立するので、これにより、ｊ及びｉが求められたと
き二重誤りと判別される。更に、により、データ誤差Ｅ
、及びＥ、が求められる。

上述のリード・ソロモン符号法によるＣＤのデータ誤り
検出及び訂正については、特開昭６０−７７５２９号公
報に詳細に記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、上述したデータ誤り検出及び訂正を実行
する回路は、対数変換用のＲＯＭや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返し行わなければならないため、誤り検出や誤り位
置の算出に時間がかかり、また、計算のために必要なタ
イミング信号の数が多くなる欠点があった。

（ニ）問題点を解決するだめの手段 本発明は、上述した点に鑑みて為きれたものであり、入
力されたデータからシンドロームＳ、、Ｓ、。

Ｓｘ、Ｓｓを算出し、更に、シンドロームＳｏ、Ｓｔ、
ｓ、、ｓ。

を１．α、α２．α３（αは８次の原始多項式の根）で
割るシンドローム演算手段と、シンドロームＳ。。

Ｓ、、Ｓ、、Ｓ、がすべて「０」であることを検出する
誤りゼロ検出手段と、シンドローム演算手段で１゜α、
α２．α３で割算した回数ｊを計数保持する計数手段と
、前記演算手段の結果Ｓ。’、Ｓｒ’、Ｓｘ’、Ｓｓ”
に基いて、Ｓｏ’＋Ｓ＋’　、　Ｓ＋’＋Ｓｘ’　、　
Ｓｘ’＋Ｓｓ’を算出する加算手段と、前記Ｓｏ’＋Ｓ
ｌ’、Ｓｌ°＋Ｓｓ’、Ｓｚ’　十Ｓｓ’がすべて１０
」となったことを検出する単−誤り検出手段と、前記Ｓ
Ｉ’＋５２’　、　Ｓｔ’＋Ｓｓ’を各々α。

α２で順次割り、 となったときのａ（＝ｉ−ｊ、ｉ、ｊは誤り位置）を検
出する二重誤り検出手段と、前記計数手段に保持された
ｊと前記ａからｉを求める誤り位置算出手段と前記５０
’　＋　Ｓｔ　’及びａに基いて誤差成分を算出する誤
差算出手段とを備えたものである。

（、ホ）作用 上述の手段によれは、シンドローム計算手段は、シンボ
ルが順次印加されるタイミングにより、シンボルに各々
、１．α、α２．α３を乗算し、その乗算結果と次に印
加されるシンボルの和を求め、更に、その和に１．α、
α２．α３を乗算することにより、前述した（１）式の
計算を行い、シンドロームＳ。、Ｓｒ、Ｓｔ、Ｓｓを求
める。算出されたシンドロームＳＤ、Ｓ１．Ｓ２，５３
がずべて１０」であれば誤りゼロ検出回路により、読み
出されたデータがすベアー て正しいものと判別される。一方、誤りがあった場合に
は、演算手段は、シンドロームＳ。、Ｓｌ、Ｓ２．Ｓ。

を各々１．α、α２．α３で割り、更に、　次のタイミ
ングで前回の計算結果を１．α、α２．α３で割る動作
を繰り返えす。また、この割算が実行される毎に、割算
結果Ｓ。’、ｓ、　’、ｓ、’、ｓ、　’に基いて加算
手段によりＳｏ’　＋　Ｓｒ’　、　Ｓ＋’　＋　Ｓｔ
’　、　Ｓ２’＋５３”が求められ、更に、Ｓｏ’＋Ｆ
ｇ’　、　Ｓ＋’＋Ｓｔ’　、　Ｓｇ’＋Ｓｓ”は単−
誤り検出手段に印加きれると共に二重誤り検出手段に印
加される。更に、割算の回数は計数手段に計数保持され
る。即ち、単−誤り検出手段によりＳｏ’　十Ｓ＋　’
　＝Ｓ＋　’　＋Ｓｘ’　＝Ｓｚ’　＋Ｓｓ’　＝　Ｏ
が検出されたとき、データの誤りが１個であることが検
出され、そのときの計数手段の内容で誤り位置ｊが判別
できる。また、二重誤り検出手段により、となったとき
の検出出力により、２個のデータ誤りがあったこと、及
び、その誤り位置間の差ａ（＝ｉ−ｊ）が判別され、ま
た、そのときの計数８一 手段の内容で誤り位置ｊが判別できる。よって、ａとｊ
により誤り位置算出手段は誤り位置ｊを求めることがで
きる。一方、いずれの検出も為されなかった場合には、
３個以上の誤りがあった場合でこの場合には訂正不可能
となる。このように各手段が作用することにより、少な
いタイミング信号で簡単に誤り検出が行える。

（へ）実施例 先ず、実施例を説明する前に本発明のデータ誤り検出に
一ついて説明する。Ｃ８誤り検出の場合、前述した（１
）式によりシンボルからシンドロームＳｏ。

Ｓ　＋　、　Ｓ　ｘ　、　Ｓ　ｓを求めるのであるが、
本発明の場合（１〉式を次のように書き変える。

これは、（１〉式に於けるシンボルＤ０〜Ｄ３１の添字
を逆に付は替えたものであり、（１＞’式のシンボルＤ
３１は実際のシンボルのＤｏである。即ち、実際のシン
ボルはディスクから読み出された順にＤｏ、Ｄｌ、Ｄ２
・・・Ｉ）ａｔとしているが、本発明では、逆にＤ３□
、Ｄ３０・・・Ｄｏとしているので、所謂、アドレスが
逆に付されたものとなっている。

シンボルＤ３１〜Ｄ０に誤りがなければ、シンドローム
５．、Ｓ、、Ｓ、、５３はすべて「０」となる。しかし
、シンボルＤ、とＤｌ（ｊ≦ｉ）に誤りが発生した場合
シンドロームは、 となる。尚、Ｅ、及びＥ、は各々誤差成分である。

この算出されたシンドロームＳ。、５．．５２．５３を
各々１．α、α２．α３でｊ回割ったとき、各々３０′
。

Ｓ＋　’、Ｓｚ’、Ｓｇ’となったとすると、となる。

従って、（３〉式から Ｓゎ＋Ｓ、’＝Ｅ、（１＋αｌ−１）　　　　　・・・
・・・（４）Ｓ％＋Ｓｚ’−α’−’Ｅｌ（ｉ十αＩ〜
ｊ）　　・・・・・・（５）Ｓ２’　＋　Ｓｓ　’　＝
Ｃ２Ｏ−Ｊ）Ｅ、（１＋αｌ−１）・・・・・・（６）
が求められる。

ここで、単−誤りの場合、ｉ＝ｊ、Ｅ、＝０と考えると
（４）（５）（６）式は Ｓｏ　ｌ　＋ｓ１′＝５．　＋　＋５２１　＝５．’　
＋Ｓａ　４　＝　ｏ　””（７）となる。従って、（７
〉式が成立することを検出することにより単−誤りを検
出できる。尚、誤り位置は、シンドロームＳ。、Ｓ、、
Ｓ、、Ｓ、を割った回数ｊで示され、誤差成分Ｅ１はシ
ンドロームＳ。の値となる。

一方、二重誤りの場合、（４＞（５）（６）式から一１
１＝ が求められる。（８）式に於いて１−ｊ＝ａとすれば、
ｉ及びｊは共にθ〜３１であるから１≦ａ≦３１となる
。従って、ＳＩ’＋５２’、５２’　＋Ｓｇ’を各々α
。

Ｃ２でａ回割ったとき（８）式が成立することにより二
重誤りが検出できる。また、誤り位置ｉはａｔｊにより
求めることができる。更に、誤差成分Ｅ。

は（４）式から と求められる。（９）式に於いて、１＋α１−１はガロ
アフィールドに於けるＣ１と変換することができ、前記
ａからαゞに変換してＥ、を求め、更に、５０−Ｅ＋＋
Ｅ＋からＥ＋＝Ｓｏ　　Ｅ＋により求められる。

単−誤り訂正は、検出きれた誤り位置ｊのシンボルに誤
差成分Ｅ、を加算することにより為され、二重誤り訂正
は、検出された誤り位置ｉとｊのシンボルに誤差成分Ｅ
、とＥ、を各々加算することによって為される。

第１図は、上述した誤り検出を実現する本発明の実施例
を示すブロック図である。第１図に於い＝１２− て、ＲＡＭ（１）は、ディスクから読み出きれ、ＥＦＭ
変換された各々のフレームのシンボルＤ０〜Ｄ３１（添
字は実際のアドレス順序を示す）がアドレス制御回路（
図示せず）により予め定められた順序で書き込まれ、ま
た、ＣＩとＣ２の誤り検出及び訂正時やＤＡ変換への出
力時に読み出し及び書き込みが為されるメモリであり、
８ビツトのデータバス（２）に接続されている。シンド
ローム演算手段（３）（４＞（５）（６）は、各々デー
タバス（２）に接続きれ、ＲＡＭ（１）から順次読み出
されて来るシンボルＤ３１〜Ｄ。（添字は実際と逆のア
ドレスであり、以下逆のアドレスを使用する。）を入力
して、前述した（１〉式の演算を行うと共に、算出され
たシンドロームＳ。、　Ｓ　＋　、　Ｓ　Ｒ、Ｓ　ｓを
各々１．α、α２．α３で割り、Ｓｏ’、Ｓ＋’、Ｓａ
’、Ｓａ’を算出するものである。また、シンドローム
演算手段（３）（４）（５）（６）は、ＲＡＭ（１）か
らシンボルＤ＄１〜Ｄ０を読み出すタイミング信号ＳＹ
ＲＡＭと割算を実行させるタイミング信号５ＹＮＤＣＬ
で作られるクロックパルス５ＣＬＫで動作し、シンドロ
ームの計算と割算の切換えが制御信号５ＣＯＮＴで為さ
れる。加算手段（７）（８）（９〉は、各々シンドロー
ム演算手段（３）（４）（５）（６）の出力Ｓｏ’、Ｓ
＋’、Ｓ２’、Ｓｓ’を入力して、Ｓｏ’＋Ｓ＋’、Ｓ
＋’十Ｓｚ　’　、　Ｓ２　’　十Ｓｓ　’を出力する
ものであり、各ビットのＥ−ＯＲにより、モジ口２の和
を行う。加算手段＜７＞（８）（９）の各出力は、誤り
検出手段（１ｏ）及び単−誤り検出手段（１１）に印加
されると共に二重誤り検出手段（１２）に印加される。

誤りゼロ検出手段（１０）は、シンドロームＳｏ、Ｓ＋
、Ｓ２．Ｓｓを算出した時点に於イテ、５ｏ＝ｏであり
、且つ、ｓｏ＋ｓ＋＝ｓ＋＋５２＝Ｓｔ　＋　Ｓｓ　＝
　Ｏであることを検出したとき、シンボルＤ３１〜Ｄ０
は正しく誤りがないと判別して信号ＺＥを出力する。一
方、単−誤り検出手段（１１）は、シンドローム演算手
段（３）（４）（５）（６）で計算されたシンドローム
Ｓ　ｏ　＋　Ｓ　ｌ＋　Ｓ　ｚ　＋　Ｓ　ｓを１　、　
（Ｚ　、　（Ｚ　”、　Ｃ１”ｔ：’１回割る毎に、（
７）式が成立することを検出するものであり、（７）式
が成立するとシンボルに単−誤りがあったとして検出出
力ＩＥを出力する。二重誤り検出手段（１２）は、前述
と同様に、シンドローム演算手段（３）（４）（５バ６
）で割算が行われる毎に、（８）式が成立することを検
出するものであり、す、その割算結果とＳ０′→−８，
′の一致を検出することにより、誤りがあること及び誤
り位置情報ａ＝ｉ−ｊが得られる。そして、二重誤り検
出手段（１２）からは誤り位置情報ａを示す３２木の検
出出力ａ　＋−，が出力される。即ち、シンボルＤ３１
〜Ｄ、のＤｌとり、に誤りがあった場合には、（３）式
乃至（８）式から明らかな如く、シンドロームＳ。、Ｓ
、、Ｓ、、Ｓ、を１゜α、α２．α３でｊ回割ったとき
に３２本の検出出力ａ　Ｉ−１の１木のみが“１″とな
る。しかし、三重誤り以上の誤りがあった場合には、シ
ンドローム演算手段（３）（４）（５）（６）に３１回
の割算を行わせる間に、検出出力ａ１−１に複数回検出
出力が現われる。検出出力ａ　Ｉ−１は、３２ビツトの
Ｄ−ＦＦから成るａレジスタ（１３）に印加されると共
にａｏ（ｉ＝ｊのとき）を除いてＯＲゲート（１４）に
印加され、ＯＲゲート（１４）の出力が誤り検出出力２
Ｅとして出力される。計数手段（１５）は、シンドロー
ム演算手段（３）（４）（５）（６）に１．α、α２．
α３の割算を実行きせるタイミング信号５ＹＮＤＣＬを
計数して、その割算した回数を計数する５ビツトのカウ
ンタ（１６）と、カウンタ（１６）の出力が印加され、
その計数内容を記憶する５ビツトのＤ−ＦＦから成るレ
ジスタ（１７）とから構成きれる。ラッチパルス発生手
段（１８）は、単−誤り検出手段（１１）からの検出出
力ＩＥ及び二重誤り検出手段（１２）からＯＲゲート（
１４）を介して出力される検出出力２Ｅが印加され、各
々の検出出力ＩＥと２Ｅに基いてカウンタ（１６）の計
数内容を５ビツトのレジスタ（１７）に保持させるパル
スｊＬＰをＯＲゲート（１９）から出力する。また、パ
ルスｊＬＰは、シンドローム演算手段（３）の出力５０
゛を記憶保持する８ビツトのＤ−ＦＦから成るレジスタ
（２０）、検出出力ａ　Ｉ−、を記憶する３２ビツトの
ａレジスタ（１３）、及び、５０゛＋５１゛を記憶する
８ビツトのＤ−ＦＦから成るレジスタ（２１）のクロッ
クとなる。更に、検出出力２Ｅに基いてラッチパルス発
生手段（１８）から出力されるラッチパルスは、訂正不
能判定手段（２２）に印加きれる。訂正不能判定手段（
２２）は、印加されたラッチパルスが１個の場合には二
重誤りであると判定し、訂正制御手段（２３）に訂正を
指示すると共にフラグ制御手段（２４）にＣ８あるいは
Ｃ８のフラグの付加を指示する制御信号２ＥＳＩＧを出
力し、また、ラッチパルスが２個以上印加された場合に
は、三重誤り以上であると判定し、訂正制御手段（２３
〉に訂正の禁止を指示すると共にフラグ制御手段（２４
）にＣＩあるいはＣ２フラグをフラグレジスタ（２５）
に付加することを指示する制御信号ＮＧを出力する。こ
れら、ラッチパルス発生手段（１８）、訂正不能判定手
段（２２）及び訂正制御手段（２３）には、誤りゼロ検
出手段（１０）からの検出出力ＺＥが印加され、誤り無
しと検出された場合には、これらの動作が禁止される。

ａレジスタ（１３）に保持された検出出力ａ１−４が印
加されたエンコーダ（２６）は、３２本の信号を５ビツ
トのバイナリ−データに変換するものであり、変換後の
５ビツトデータは誤り位置算出手段（２７）に印加され
る。誤り位置算出手段（２７）は、計数手段（１５）の
レジスタ（１７）に保持されたデータ、即ち、シンドロ
ームｓ、、ｓ、、ｓ、、ｓ、を１．α、α２．α３で各
々割った回数ｊとｉ−ｊの５ビツトデータを加算し、誤
り位置ｉを算出する加算回路である。誤り位置算出手段
（２７）の出方ｉ（５ピツ）・）とレジスタ（１７）の
出力ｊは、共にインバータ（２８０２９）で反転きれマ
ルチプレクサ（３ｏ）により選択きれてＲＡＭ（１）の
アドレス制御回路に供給される。即ち、誤り位置ｉ及び
ｊは、誤りの発生したシンボルのアドレスを指定し、そ
のシンボルの訂正を行うために使用きれる。ここで、イ
ンパーク（２８）（２９）によってデータｊ及びｊを反
転するのは、前述した如く、シンボルＤ。−ＤＩｌｌの
アドレスを逆に付与したため、それを元に戻すためであ
る。

誤差算出手段（３１）は、レジスタ（２１）に記憶され
たＳ。’＋５．’とａレジスタ（１３〉に記憶された誤
り位置情報ａ　Ｉ−、を入力し、（９）式に基いて誤り
位置ｉのシンボルの誤差成分Ｅ１を算出するものであり
、１＋α１−３をα′に変換するデコーダ方式が用いら
れ、演算を単純化している。加算手段（３２〉は、誤差
成分Ｅ、とＥ、の和であるＳ’、（シンドロームＳ、と
等しい）と誤差算出手段（３１）で算出きれた誤差成分
Ｅ、とのモジ口２の和を求めるものであり、各ビット毎
のＥ−ＯＲにより誤差成分Ｅ１を求める。算出きれた誤
差成分Ｅ、及びＥ、は、各々マルチプレクサ（３３）に
印加され、マルチプレクサ（３３）と同じ制御信号ＳＥ
Ｌによって選択出力される。即ち、マルチプレクサ（３
０）に於いて、誤り位置データｉが選択出力されたとき
には、マルチプレクサク３３）からは誤差成分Ｅ１が出
力され、誤り位置データｊが選択されたときには誤差成
分Ｅ、が選択される。マルチプレクサ（３３）の出力が
印加された加算手段〈３４〉と８ビツトのＤ−ＦＦから
成るレジスタ（３５）は、誤り訂正を行うものであり、
マルチプレクサ（３０）から選択されてアドレス制御回
路に印加された誤り位置データｉまたはｊに基いてＲＡ
Ｍ（１）から読み出された誤りシンボルＤ、あるいはり
、がレジスタ（３５）に保持され、加算手段（３４）に
於いて、誤りシンボルＤ、あるいはり、と誤差成分Ｅ１
あるいはＥｌのモジ口２の和が為され、その加算結果、
即ち、訂正されたシンボルは、再び、ＲＡＭ（１）の同
じアドレスに記憶される。加算手段〈３４〉の動作は、
訂正制御手段（２３）から出力きれる制御信号ＥＮＡに
よって制御され、誤り無しと訂正不能の場合には、加算
動作は為されず、単−誤りと二重誤りの場合に加算動作
が為される。

以上、説明した誤り検出及び訂正回路は、Ｃ１誤り検出
及び訂正とＣ３誤り検出及び訂正の両方に使用される回
路であるが、Ｃ９誤り検出及び訂正の場合には、シンボ
ルの数がＤ０〜Ｄ１７の２８個となるため、シンドロー
ム演算手段（３）（４）（５）（６）でシンドロームＳ
　ｏ　、　Ｓ　ｒ　、Ｓ　ｘ　、Ｓ　ｓを計算するタイ
ミング数は、２８個であり、また、１．α。α２．α３
で割る回数は、２７回となる。そこで、Ｃ２誤り検出及
び訂正を行う期間では、最初にカウンタ（１６）にｒ４
．をプリセットするようにしている。この点についての
詳細は後述する。

次に、第１図に示された回路の主な具体例を以下に説明
する。

第２図は、シンドローム演算手段（３）（４）（５）（
６）を実現する回路図であり、データバス（２〉に送出
されたシンボルの各ビットｂ。−ｂ７が各々印加される
Ｅ−ＯＲゲート（３６）と、Ｅ−ＯＲゲート（３６）の
出力が印加された８個のＤ−ＦＦ（３７）と、Ｄ−ＦＦ
（３７）の出力が各々印加されたα・演算素子（３８）
出力を選択してＥ−ＯＲゲート（３６）の各入力に印加
するマルチプレクサ（４０）とから構成される。Ｄ−Ｆ
　Ｆ　（３７）は、前述したタイミング信号ＳＶＲＡＭ
とタイミング信号５ＹＮＤＣＬで作られるクロックパル
ス５ＣＬＫで動作し、マルチプレクサ（４０〉は、シン
ドロームＳＯ，Ｓ１．Ｓ２．Ｓ３の計算と１．α。

α２．α３の割算とを切換える制御信号５ＣＯＮＴによ
り制御きれる。即ち、シンドロームＳ。、Ｓ、、Ｓ。

、Ｓ３の計算を行う際には、α０演算素子（３８）が用
いられ、割算によりＳゎ、Ｓｌ’、Ｓｔ’、Ｓｓ’を算
出する際ところで、シンドローム演算手段（３）では、
（１）’式から明らかな如く、シンドロームＳ。はシン
ボルＤＪ＋”Ｄｏの和であり、また、Ｓｏ’はＳｏを「
１」で割ったものであるから、演算素子（３８）はα０
であり、演算手段（３）の場合には、演算素子（３８）
（３９＞及びマルチプレクサ（４０〉は不要であり、Ｄ
−ＦＦ（３７＞の各出力Ｑ。−Ｑ、を各々Ｅ−ＯＲゲー
ト（３６〉に直接印加ずれは良い。従って、シンボルＤ
、Ｉ−Ｄ０を順次ＲＡＭ（１）から読み出すタイミング
信号ＳＹＲＡＭにより、最初に読み出されたシンボルＤ
３□がＤ−ＦＦ（３７）に入力され、次に読み出きれた
シンボルＤ３゜は、Ｄ−ＦＦ（３７）の出力、即し、Ｄ
３＋とＥ−〇Ｒゲー１−（３６）でモジ口２の加算処理
されてＤ−Ｆ　Ｆ　（３７）に保持される。この動作を
３２回（Ｄ−１からり。が読み出詐れるまで）繰り返え
すことにより、シンボルＤ、が読み出されたときには、
Ｄ−ＦＦ（３７）の出力は、シンドロームＳ。となる。

また、シンドローム演算手段（４〉では、演算前のα演
算素子＜３８）は、第３図（ａ）に示される如く、入力
１゜〜■７と出力００〜０．が結線され、３個のＥ−〇
Ｒゲー１−（４１）が設けられたものであり、また、力
１゜〜■７と出力Ｏ８−０７が結線され、同じく３個の
Ｅ−ＯＲゲー１−　（４２）が設けられたものである。

従って、シンドローム演算手段（４）では、タイミング
信号ＳＹＲＡＭにより、最初にＲＡＭ（１）から読み出
されＤ−ＦＦ（３７）に記憶されたシンボルＤ３□は、
α演算素子（３８）によりαＤ３１の乗算結果としてＥ
−ＯＲゲート（３６）に印加され、次にシンボル１）ｉ
ｏが読み出されたときには、Ｅ−ＯＲゲート（３６）に
於いて、αＤ３１＋Ｄ３０の加算が為され、その結果が
Ｄ−ＦＦ（３７）に記憶きれる。この動作を３２回繰り
返えずことにより、り１）式に示されたシンドロームＳ
、が算出され、Ｄ−ＦＦ（３７）の出力Ｑ０〜Ｑ７てＥ
−ＯＲゲート（３６〉の入力す。−ｂ７を“０″とした
状態でタイミング信号５ＹＮＤＣＬを１個印加する毎に
、Ｄ−ＦＦ（３７）に保持されたシンドロー従って、タ
イミング信号５ＹＮＤＣＬを順次３１算出できる。

更に、シンドローム演算手段（５）の演算素子（３８）
α２演算素子（３８）は、第３図（Ｃ）に示される入出
力関係にある素子であり、これは、第３図（８）のα演
算素子を２段直列接続したものである。一方、子を２段
直列接続したものである。また、シンドローム演算手段
（６）の演算素子（３８）はα３であり、は第３図（ｂ
）を３段直列接続したものである。

いずれのシンドローム演算手段（５）（６）も前述と同
様にタイミング信号ＳＹＲＡＭにより（１）式のシンド
ロームＳ２及びＳ３を算出し、タイミング信号Ｓ第４図
は、二重誤り検出手段（１２）の構成を示すブロック図
である。二重誤り検出手段（１２）は、３１個従統接続
された一演箕素子（４３〉と、３１個従統（４３）（４
４）の出力と加算手段（７）からの出力Ｓ。’＋５．’
が印加きれた一致検出回路（４５）とから構成され、初
段の一演算素子（４３〉にＳ、”Ｓｔ’が印加され、初
れた素子である。また、−数枚出回路（４５）は、第５
図に示される如く、Ｓｏ’＋Ｓ％の各ビットが印加Ｅ−
ＯＲゲート（４６）と、Ｓｏ”Ｓｔ’の各ビットが印れ
たＥ−ＯＲゲート（４７）と、Ｅ−ＯＲゲート（４６）
及び（４７）の出力が印加されたＮＯＲゲート（４８）
とから構成され、（８）式が成立することを検出する。

即ち、１段目に設けられた一致検出回路（４５）の出力
ａｔは、１−ｊ＝１のとき“１′”となる出力であり、
２段目に設けられた一致検出回路（４５）の出力ａ、は
、１−ｊ＝２のとき“１′′となる出力であり、同様に
３１段目の出力ａｌｌまでｉ−ｊの数値に対応して順次
“１′″となる。従って、シンドローム演算手段（３）
（４）（５）（６）で１．α、α２．α３で１回割算が
実行される毎に、二重誤り検出手段（１２〉に於いて、
（８）式が成立するか否かが判定きれ、二重誤りがあれ
ば、ｊ回目の割算の結果を判定したとき、ａｌ”ａｌ１
のいずれかが“１”となることにより、二重誤り検出と
誤り位置情報ｉ−ｊが得られる。尚、−数棟出回路（４
５’）は１−ｊ−０を検出するものであり、単−誤りの
とき“１′′を出力する。

第６図は、誤差算出手段（３１）の回路図であり、二重
誤り検出手段（１２）からの検出出力ａ１〜ａ３１を入
力するＲＯＭ（４９）と、ＲＯＭ（４９）の出力により
、ｓ、’＋ｓ、’の８ビツトデ一ク下位ビットからＡ。

Ｂ、Ｃ，・・・・・・Ｇ、Ｈとする）を選択的に加算し
、誤差成分Ｅ、の各ビットＥ、−０〜Ｅｌ−７（計８ビ
ット）を作成する選択加算回路（５０）とから構成され
る。前述した如く、誤差算出手段（３１）は、（９）式
を演算するものであり、この場合、１＋αｌ−１はα゛
と変換することができ、ＲＯＭ（４９）は、１＋α′−
５からＣ０の変換を行うと共に、８ビツトのデータをα
”で割った場合の結果の各ビット構成を決定するもので
ある。例えは、１−ｊ＝１の場合、１十αはα２６と変
換され、Ｓｏ”Ｓｒ’をα２６で割った結果書られる誤
差成分Ｅ、の各ビットは、Ｅ　ｒ　−ｔ　＝　Ａ　＋　
Ｂ　＋　Ｃ十Ｄ　＋　Ｅ　十Ｆ　＋　Ｇ　十ＨＥ　ｒ　
−６＝　Ａ　＋　Ｂ　＋　Ｃ＋　Ｄ　＋　Ｅ　＋　Ｆ　
＋　ＧＥ＋−５＝Ａ＋Ｂ十Ｃ十Ｄ＋Ｅ＋Ｆ Ｅｌ−４−＝Ａ　十Ｂ　十〇　＋　Ｄ　＋　ＥＥ＋−ｓ
＝　Ｅ　＋　Ｆ　十Ｇ　＋　）（Ｅ＋−ａ＝　Ａ　＋　
Ｂ　＋　Ｃ Ｅ　＋　−＋　＝　Ｃ＋　Ｄ　＋　Ｅ　＋　Ｆ　十Ｇ　
＋　ＨＥ、−０＝Ｂ＋Ｃ＋Ｄ＋Ｅ＋Ｆ＋Ｇ＋Ｈとなる。

従って、各Ｅ１−７〜Ｅｌ−０を作成する選択加算回路
（５０）は、ＡＮＤゲート（５１）に於いて、ＲＯＭ（
４９）から各々出力きれた信号に基いて、Ｓ０′＋Ｓ、
′の８ビットデータＡ−Ｈを選択し、Ｅ−ＯＲゲート（
５２）によりモジ口２の加算を行う、従って、実際の割
算を行わなくとも、検出出力ａ、〜ａ□の印加により、
誤差成分Ｅ、かりアルタイムで得られる。

次に、第１図に示された回路によりＣ１及びＣ３誤り検
出及び訂正の動作を第７図を参照して簡単に説明する。

第７図に示す如く、１フレームの処理期間は、Ｔ１〜Ｔ
６のタイミングとＴ、〜Ｔ６の各々を構成するｔ。〜ｔ
４ｍの４９個のタイミングから成る。Ｃ０誤り検出及び
訂正は、ＩＩ−Ｔ、のタイミングで実行され、Ｃ１誤り
検出及び訂正は、Ｔ４〜Ｔ６のタイミングで実行される
。先ず、タイミングＴ１のｔ６に於いて発生するクリア
パルスＣＩＮＴにより、シンドローム演算手段（３）（
４）（５）（６）及び各部のＤ−ＦＦ等がリセットされ
る。このタイミングＴＩは、ＲＡＭ（１）に記憶された
３２個のシンボルＤＳＬ〜Ｄ０を順次読み出してシンド
ロームＳｏ　＋ＳＩ　、ＳＱ、５ｇを計算するタイミン
グであり、タイミングｔ０〜ｔ４ｇの中にタイミング信
号ＳＶＲＡＭが３２個発生するよう振り分けられている
。従って、３２個目のタイミング信号ＳＹＲＡＭが発生
したときには、シンドロームＳｏ、Ｓ＋＋Ｓ２．Ｓ３が
計算し終わる。次に、タイミングＴ、は、誤り検出を行
うタイミングであり、その中にタイミング信号５ＹＮＤ
ＣＬが３２個発生するように振り分けられている。また
、タイミングＴ、のタイミングｔ、で発生するクリアパ
ルス５ＩＮＴにより、第１図に示きれたＡＮＤゲート（
５３）の出力が発生しカウンタ（１６）にｒＯ」がプリ
セットされる。従って、タイミング信号５ＹＮＤＣＬが
発生する毎に、カランタフ１６）がカウントアツプする
と共に、シンドローム演算手段（３）（４）（５）（６
）に於いて１．α、α２．α３の割算が１回実行され、
その結果に基いて単−誤り検出及び二重誤り検出が為さ
れる。タイミング信号５ＹＮＤＣＬが３２個発生し終っ
た時、単−誤りあるいは二重誤りがあった場合には、そ
の誤り位置の一方３がレジスタ（１７）に保持され、ま
た、シンドロームＳｏ、Ｓ＋、Ｓｔ＋Ｓｓを１．α、α
２．α３でｊ回割ったときのデータＳｏ’がレジスタ（
２０）に、ｓ、’＋ｓ、’がレジスタ（２１〉に、更に
、二重誤り検出結果ａ、〜８．がａレジスタ（１３）に
保持されている。更（乙誤り無し、単−誤り、二重誤り
、あるいは訂正不能の検出結果は、訂正制御手段（２３
）及び訂正不能判定手段（２２）に指示されている。タ
イミングＴ、は訂正の実行を行うタイミングであり、■
、のタイミング中に制御信号ＳＥＬにより誤り位置ｉを
選択してそのアドレスのシンボルＤ、を読み出すタイミ
ングと、加算手段（３４）で訂正されたシンボル瞑を再
びＲＡＭ（１）の同一アドレスに書き込むタイミングと
が振り分けられ、同様に誤り位置ｊの訂正を行う読み出
し及び書き込みのタイミングが設けられている。従って
、タイミングＴ、では、タイミングＴ２に於いて、レジ
スフ（１３）　、　（２０）及びり２１）に保持きれた
データに基いて前述の処理が為きれ、その結果を使用し
た訂正が実行される。

Ｃ２誤り検出及び訂正の場合、対象となるシンボルは０
２１〜Ｄ０の２８個である。従って、タイミングＴ４に
於いて、シンボルＤ２７〜Ｄ、を読み出しシンドローム
ｓ、、ｓ、、ｓ、、ｓ、を計算するタイミング信号ＳＶ
ＲＡＭは２８個である。タイミングｔ０で発生するクリ
アパルス５ＩＮＴにより、ＣＩ誤り検出及び訂正時に保
持されたデータをすべてクリアし、その後、２８個のタ
イミング信号ＳＹＲＡＭにより、Ｃ２のシンドロームＳ
。、ＳＩ、Ｓ２，５３が得られる。

タイミングＴ６に於いて、タイミングｔ。でクリアパル
ス５ＩＮＴが発生すると第１図のＡＮＤゲー）（５４）
の出力によりカウンタ（１６）に１４」がプリセットさ
れる。

ここで、「４」をプリセットする意味を説明する。前述
した如＜ＲＡＭ（１）内には、アドレス　　０１２３　
・・・・・・・・・３０３１シンボル　　Ｄ。ＤＩ　　
Ｄ２　　Ｄ３・・・・・・・・・Ｄ、。Ｄ＄１１＋Ｊの
値　３１　３０　２９　２８・・・・・・・・・１０の
ように、ディスクから読み出されたシンボル類にアドレ
スが付されている。しかし、り１〉式の如く、シンボル
Ｄ。−Ｄｓ＋に乗算詐れるαの指数は、アドレスと逆で
あり、第１図の回路で求められるｉ及びｊは実際のアド
レスと逆になる。従って、第１図に示される如く、ｉ及
びｊを表わす５ビツトのバイナリ−データ（２６＝３２
である）をインバータ（２８）（２９）で反転すること
で実際のアドレスが得られる。しかし、Ｃ２誤り検出及
び訂正の場合には、処理されるシンボルは、アドレスθ
〜２７までのシンボルであるため、ｉ及びｊの取り得る
数値は０〜２７となる。従って、ｉ、ｊの数値をそのま
ま反転したのでは、実際のアドレスとｒ４」ずれてしま
うので、反転する前に１４」を加算しなけれはならない
。即ち、「４」を加算する加算回路が必要となるが、ｊ
を計数するカウンタ（１６）に予め「４ヨをプリセット
しておけば加算回路は不必要で、全く同じ回路を使用す
ることができる。

カウンタ（１６）に「４」がプリセットされた後、タイ
ミング信号中に発生されるタイミング信号５ＹＮＤＣＬ
は、２８個であり、この信号により前述のタイミングＴ
２と全く同様の動作によりＣ１の誤り検出が為される。

そして、タイミングＴ６に於いて、タイミングＴ、と同
じ動作によりＣ６の誤り訂正が実行される。

（ト）発明の効果 上述の如く本発明によれば、ＲＡＭからシンポルを読み
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームＳ。、Ｓ、、Ｓ、、Ｓ３を１．α。

Ｃ２，Ｃ３で割るタイミング信号により誤り検出が実現
できるため、演算に必要なタイミング信号の数が減少す
る。また、誤り検出の演算を直接行うための対数変換等
のＲＯＭが不必要となり、回路構成が簡単となって素子
数が減少する利点がある。

更に、誤り検出速度も速くなる利点も有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第３図は第２図第４図は第１図に示さ
れた二重誤り検出手段の具体的なブロック図、第５図は
第４図に示きれた一致検出回路の回路図、第６図は誤差
算出手段の構成を示す回路図、第７図は第１図の実施例
の動作を示すタイミング図である。 手段、　（１０）・・・誤りゼロ検出手段、　（１１）
・・・単−誤り検出手段、　（１２〉・・・二重誤り検
出手段、（１３）・・・ａレジスタ、　（１５〉・・・
計数手段、　（１８）・・・ラッチパルス発生手段、　
（２０）＜２１）・・・レジスフ、（２２〉・・・訂正
不能判定手段、（２３）・・・訂正制御手段、（２６）
・・・エンコーダ、　（２７）・・・誤り位置算出手段
、（３０）（３３）・・・マルチプレクサ、　（２８）
（２９）・・・インバータ、　（３１）・・・誤差算出
手段。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野卓嗣　外１名 第２図 ＩｏＩ、　　工２　工、　　Ｉ４１．　１．　　Ｔ−７
１゜　工、１７　　工Ｉ　　Ｉａ　　Ｉリ　エら　工。 ■。　Ｉ、　　Ｉ、　　烏　１４工、　　■、１７τ−
Ｔ　　　τ−Ｔ−τ、　　Ｉ２　　丁、１．。

Claims (1)

【特許請求の範囲】
1. １、リード・ソロモン符号に基いたデータの誤りを検出
   するデータ誤り検出回路に於いて、入力されたデータか
   らシンドロームＳ＿０、Ｓ＿１、Ｓ＿２、及びＳ＿３を
   算出し、該シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、及び
   Ｓ＿３を１、α、α＾２、α＾３（αは８次の原始多項
   式の根）で割るシンドローム演算手段と、前記シンドロ
   ームＳ＿０、Ｓ＿１、Ｓ＿２、及びＳ＿３がすべて「０
   」であることを検出する誤りゼロ検出手段と、前記シン
   ドローム演算手段で１、α、α＾２、α＾３で割算した
   回数ｊを計数保持する計数手段と、前記割算の結果Ｓ＿
   ０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′に基いてＳ＿０′
   ＋Ｓ＿１′、Ｓ＿１′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿３′
   を算出する加算手段と、該Ｓ＿０′＋Ｓ＿１′、Ｓ＿１
   ′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿３′がすべて「０」とな
   ったことを検出する単一誤り検出手段と、前記Ｓ＿１′
   ＋Ｓ＿２′とＳ＿２′＋Ｓ＿３′が各々縦続接続された
   １／α演算素子と縦続接続され１／α＾２演算素子の各
   初段に印加され、前記１／α演算素子及び１／α＾２演
   算素子の各段の出力と前記Ｓ＿０′＋Ｓ＿１′の一致出
   力によりＳ＿０′＋Ｓ＿１′＝（Ｓ＿１′＋Ｓ＿２′）
   ／α＾ａ＝（Ｓ＿２′＋Ｓ＿３′）／α＾２＾ａとなる
   ａ（ａ＝ｉ−ｊ、ｉ、ｊは誤り位置）を検出する二重誤
   り検出手段と、前記計数手段に保持されたｊと前記ａか
   らｉを求める誤り位置算出手段と、前記Ｓ＿０′＋Ｓ＿
   １′、及び、ａに基いて誤差成分を算出する誤差算出手
   段と、を備えたことを特徴とするデータ誤り検出回路。