JPS63219232A - デ−タ誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、コンパクトディスク（ＣＤ）再生装置に使用
される信号処理回路に内蔵されたデータ誤り検出回路に
関する。

（口〉従来の技術 ＣＤ丙生装置は、ディスクからＥＦＭ信号の形で読み出
されたデータから８ビツトのシンボルを作成し音楽信号
データを復元しているが、このシンボルにデータの誤り
が発生することがある。これは、ディスクにビットを書
き込む際の欠陥、ディスクの取扱い中に生じたキズ等に
よる欠陥、あるいは、再生装置の機械的な変動や乱れに
よって発生する欠陥に原因する。そこで、データ誤りの
検出及び訂正のために、ＣＤではクロス・リンターリー
ブ・リード・ソロモン符号（ＣＩＲＣ）と呼ばれる方式
が用いられている。

この方式を概略説明する。先ず、ディスクにデータを記
録する場合、右チャンネルと左チャンネルの各々６個の
１６ビツト音楽信号データを各々８ビツトのシンボルに
分割し、合計２４個のシンボルが作成される。これらは
、選択的に遅延きれ組み替えられた後、リード・ソロモ
ン符号法に基いてＣ２のパリティデータＱｏ　、　Ｑ、
　、　Ｑ、　、　Ｑｓ　（各８ビツト）が付きれる。更
に、この２８個のシンボルは、各々異なった時間遅延さ
れ、Ｃ８のパリティデータＰ０．　ＰＩ　、　Ｐ２．　
Ｐ、　（各８ビツト）が、同様にリード・ソロモン符号
法に基いて作成され付加きれる。そして、合計３２個の
シンボルは選択的に遅延され、そのうちのパリティデー
タＱ、　、　Ｑ、。

Ｑ、　、　Ｑ、及びＰｏ　、　Ｐ＋　、Ｐｖ　、Ｐａが
反転されて書き込み用のデータ群となり、ＥＦＭ（８−
１４変調）変調されてフレーム同期信号と共にディスク
に記録される。

また、ディスクの再生時には、読み出されたＥＦＭ信号
から３２個の８ビツトのシンボルが作成され、これらは
、記録時と逆の処理が為される。

即ち、３２個のシンボルは、選択的に遅延され、パリテ
ィデータＱ。＋　Ｑｌ　＋　Ｏｎ　＋　Ｃ３及びＰｏ、
　Ｐ７．　Ｐｔ　。

Ｐ３が反転されてＣ１デコード処理される。Ｃｌデコー
ド処理は、各シンボルに基いてシンドロームを計算し、
算出されたシンドロームからリード・ソロモン符号法に
従って、誤り検出及び誤り訂正を行う。更に、Ｃ１デコ
ード処理された２８個のシンボルは、各々異なった時間
遅延きれた後、Ｃ２デコード処理されるｏｃ２Ｃ２デコ
ード処理様に、各シンボルからシンドロームを計算し、
算出されたシンドロームからリード、ソロモン符号法に
従って、誤り検出及び誤り訂正を行う。そして、Ｃ２デ
コード処理後の２４個のシンボルは、組み替えられて選
択的に遅延され、元の音楽信号データに戻される。

尚、クロス・インターリーブ・リード・ソロモン符号法
を使用したＣＤ方式については、昭和５７年１１月２５
日に発行された１図解コンパクトディスク読本」（オー
ム社）の第１０３頁から第１１０頁までに詳細に記載さ
れている。

従来、リード・ソロモン符号法に基いて誤り検出する場
合、シンドロームの計算を次式に従って行う。

尚、αは８次の原始多項式 ％式％ 上記計算の結果、シンドロームＳ　ｏ　、　Ｓ　１．Ｓ
　ｚ　、Ｓ　＊がずべて「０」であれば誤り無しと判別
される。

一方、ｊ番目のデータＤ、のみに誤りがあった場合には
、 ｓ、　２＝　ｓ、・ｓ、、　　　５！”＝ＳＬ・Ｓ。

Ｓ０≠０　、　　Ｓ１≠０　、　　Ｓ２≠０　、　　Ｓ
、≠０が成り立つことを検出することにより、判別され
、誤りデータ位置は、 を算出し、その対数をとることによって求められる。

また、データＤ１とＤｌとに誤りがあった場合には、０
≦３＋１≦３１．ｊｆ−１ が成立するので、これにより、ｊ及びｉが求められたと
き二重誤りと判別される。更に、により、データ誤差Ｅ
、及びＥ、が求められる。

上述のリード・ソロモン符号法によるＣＤのデータ誤り
検出及び訂正については、特開昭６０−７７５２９号公
報に詳細に記載されている。

くハ）発明が解決しようとする問題点 しかしながら、上述したデータ誤り検出及び訂正を実行
する回路は、対数変換用のＲＯＭや多数の乗除算回路が
必要となり、特に、二重誤り検出を行う際に、乗除算を
繰り返し行わなければならないため、誤り検出や誤り位
置の算出に時間がかかり、また、計算のために必要なタ
イミング信号の数が多くなる欠点があった。

（二〉問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、入
力きれたデータからシンドロームＳｉＳ、。

Ｓｔ、Ｓｓを算出し、更に、シンドロームＳ。、Ｓｔ、
Ｓｚ、Ｓｓを１．α、α２．αＳ（αは８次の原始多項
式の根）で割るシンドローム演算手段と、シンドローム
Ｓ。。

Ｓｌ、Ｓｘ、Ｓｓがすべて「０ヨであることを検出する
誤りゼロ検出手段と、シンドローム演算手段で１゜α、
α２．α３で割算した回数ｊを計数保持する計数手段と
、前記演算手段の結果Ｓ。’、Ｓ＋’、Ｓｔ’、Ｓｓ’
に基いて、Ｓｏ’＋５＋’　、　Ｓ＋’＋Ｓｚ’　、　
Ｓｔ’＋Ｓｓ″を算出する加算手段と、前記Ｓｏ’　＋
Ｓ＋　’、Ｓ＋　’　＋Ｓｘ’、Ｓ＊’　＋Ｓａ’がす
べて１０」となったことを検出する単−誤り接続され、
前記各段における各演算素子の出力とＳｏ　’　＋　Ｓ
Ｉ’との一致を検出してを検出する二重誤り検出手段と
、前記計数手段に保持されたｊと前記ａからｉを求める
誤り位置算出手段と、前記Ｓｏ’＋ＳＩ’及びａに基い
て誤差成分を算出する誤差算出手段とを備えたものであ
る。

（ホ）作用 上述の手段によれば、シンドローム計算手段は、シンボ
ルが順次印加されるタイミングにより、シンボルに各々
、１．α、α２．α３を乗算し、その乗算結果と次に印
加されるシンボルの和を求め、更に、その和に１．α、
α２．α３を乗算することにより、前述した（１）式の
計算を行い、シンドロームＳ０゜Ｓ、、Ｓ、、Ｓｌを求
める。算出されたシンドロームＳ。。

Ｓｌ、Ｓ２．Ｓｌがすべて「Ｏ」であれば誤りゼロ検出
回路により、読み出されたデータがすべて正しいものと
判別される。一方、誤りがあった場合には、演算手段は
、シンドロームＳ。、Ｓ、、Ｓ２．Ｓ、を各々１゜α、
α２．α３で割り、更に、次のタイミングで前回の計算
結果を１．α、α２．α３で割る動作を繰り返えす。ま
た、この割算が実行される毎に、割算結果ｓ、’、ｓ、
’、ｓ、’、ｓ、’に基いて加算手段により５０゛＋Ｓ
＋’　、　Ｓ＋’＋Ｓｚ’　、　Ｓｘ’＋Ｓｓ”が求め
られ、更に、Ｓｏ’＋Ｓ＋　’　、　ＳＩ’＋Ｓｔ’　
、　Ｓｓ’　十Ｓｓ’は単−誤り検出手段に印加される
と共に二重誤り検出手段に印加される。更に、割算の回
数は計数手段に計数保持される。即ち、単−誤り検出手
段によりＳｏ　’　＋５＋　’　＝　Ｓｌ　’＋Ｓａ’
＝Ｓｉ’＋Ｓｓ’＝　ｏが検出されたとき、データの誤
りが１個であることが検出詐れ、そのときの計数手段の
内容で誤り位置ｊが判別できる。また、となったときの
−数構出出力及び一致が検出された演算素子の位置によ
り、２個のデータ誤りがあったこと、及び、その誤り位
置間の差ａ（＝ｉ−ｊ）が判別され、また、そのときの
計数手段の内容で誤り位置ｊが判別できる。よって、ａ
とｊにより誤り位置算出手段は誤り位置ｉを求めること
ができる。一方、いずれの検出も為されなかった場合に
は、３個以上の誤りがあった場合でこの場合には訂正不
可能となる。このように各手段が作用することにより、
少ないタイミング信号で簡単に誤り検出が行える。

（へ）実施例 先ず、実施例を説明する前に本発明のデータ誤り検出に
ついて説明する。Ｃ１誤り検出の場合、前述した（１）
式によりシンボルからシンドロームＳｏ。

Ｓｌ、Ｓｘ、Ｓｓを求めるのであるが、本発明の場合（
１〉式を次のように書き変える。

これは、（１）式に於けるシンボルＤ０〜Ｄｓ、の添字
を逆に付は替えたものであり、（１）’式のシンボルＤ
３１は実際のシンボルのＤｏである。即ち、実際のシン
ボルはディスクから読み出された順にＤｏ、Ｄ＋＋Ｄｔ
・・・Ｄ３１としているが、本発明では、逆にＤａ　Ｉ
　Ｉ　ＤＩ　ｆｌ・・・Ｄｏとしているので、所謂、ア
ドレスが逆に付されたものとなっている。

シンボルＤ！１〜Ｄ、に誤りがなければ、シンドローム
ｓ、、ｓ、　、ｓ、、ｓ、はすべて「ＯＪとなる。しか
し、シンボルＤ、とＤＩ（Ｊ≦ｉ）に誤りが発生した場
合シンドロームは、 となる。尚、Ｅ、及びＥ、は各々誤差成分である。

この算出されたシンドロームＳ。、Ｓｔ、Ｓｚ、Ｓ−を
各々１．α、α２．α３でｊ回割ったとき、各々５ＯＺ
Ｓ＋’、Ｓｔ’、Ｓｓ’となったとすると、となる。従
って、（３）式から Ｓｏ’　＋Ｓ＋’＝Ｅ＋（１＋α’−１）　　　　・・
・−（４）ＳＩ’＋Ｓｔ’＝α’−’Ｅ、（１＋α′−
」）　　　・・・・・・（５）５２°十ｓ、’＝αａ（
＋−１）Ｈ，（１＋α１−１）・・・・・・（６）が求
められる。

ここで、単−誤りの場合、ｉ＝ｊ、ＥＩ＝Ｏと考えると
（４）（５）（６）式は Ｓｏ’＋Ｓ＋’＝Ｓ＋’＋Ｓｚ’＝Ｓ＊’＋Ｓｓ’＝　
０・・・・・・（７）となる。従って、（７）式が成立
することを検出することにより単−誤りを検出できる。

尚、誤り位置は、シンドロームＳ。、Ｓｔ、Ｓｔ＋Ｓｓ
を割った回数ｊで示され、誤差成分Ｅ、はシンドローム
Ｓ。の値となる。

一方、二重誤りの場合、＜４）（５）（６）式からが求
められる。＜８）式に於いて１−ｊ＝ａとすれば、ｉ及
びｊは共にＯ〜３１であるから１≦ａ≦３１となる。従
って、５．’＋５２’、Ｓ２’＋５３’を各々α。

Ｃ２でａ回割ったとき（８）式が成立することにより＝
１１− 二重誤りが検出できる。また、誤り位置ｉはａ＋ｊによ
り求めることができる。更に、誤差成分Ｅ。

は（４）式から と求められる。（９）式に於いて、１＋αＩＪはガロア
フィールドに於けるαゞと変換することができ、前記ａ
からα゛に変換してＥ＋を求め、更に、Ｓ。

＝　Ｅ、　十Ｅ、からＥ、　＝　Ｓ、　−Ｅ、により求
められる。

単−誤り訂正は、検出された誤り位置ｊのシンボルに誤
差成分Ｅ１を加算することにより為され、二重誤り訂正
は、検出きれた誤り位置ｉとｊのシンボルに誤差成分Ｅ
、とＥ、を各々加算することによって為される。

第１図は、上述した誤り検出を実現する本発明の実施例
を示１ブロック図である。第１図に於いて、ＲＡＭ（１
）は、ディスクから読み出され、ＥＦＭ変換された各々
のフレームのシンボルＤ、〜Ｄ３１（添字は実際のアド
レス順序を示す）がアドレス制御回路（図示せず）によ
り予め定められた順序で書き込まれ、また、Ｃ８とＣ２
の誤り検出及び訂正１２一 時やＤＡ変換への出力時に読み出し及び書き込みが為さ
れるメモリであり、８ビツトのデータバス（２）に接続
されている。シンドローム演算手段（３）（４）（５）
（６）は、各々データバス（２）に接続され、ＲＡＭ（
１）から順次読み出されて来るシンボルＤ３１〜００（
添字は実際と逆のアドレスであり、以下逆のアドレスを
使用する。）を入力し−Ｃ１前述した（１）′式の演算
を行うと共に、算出されたシンドロームＳ。＋Ｓ＋、Ｓ
２．Ｓ３を各々１．α、α２．α３で書０す、ｓ、’、
ｓ、’、ｓ、’、ｓ、’を算出するものである。また、
シンドローム演算手段（３）（４）（５）（６）は、Ｒ
ＡＭ（１）からシンボルＤ３１〜Ｄ、を読み出すタイミ
ング信号ＳＹＲＡＭと割算を実行させるタイミング信号
５ＹＮＤＣＬで作られるクロックパルス５ＣＬＫで動作
し、シンドロームの計算と割算の切換えが制御信号５Ｃ
ＯＮＴで為される。加算手段（７）（８）（９）は、各
々シンドローム演算手段（３）（４＞（５）（６）の出
力Ｓｏ’９５１’、５２’、Ｓ３’を入力して、Ｓａ　
’　＋５１　’、５１　’＋５２’、Ｓ１’＋Ｓｓ’を
出力するものであり、各ビットのＥ−ＯＲにより、モシ
ロ２の和を行う。加算手段（７）（８）（９）の各出力
は、誤り検出手段（１ｏ）及び単−誤り検出手段け１）
に印加詐れると共に二重誤り検出手段（１２）に印加さ
れる。誤りゼロ検出手段（１０）は、シンドａ　−ムｓ
ｏ、ｓ１．ｓｔ、ｓｓを算出した時点に於いて、５ｏ＝
Ｏ−ｃ’あり、且つ、Ｓｏ　十Ｓ１＝　Ｓ１十Ｓ、　＝
　Ｓ、　＋　Ｓｓ＝　Ｑであることを検出したとき、シ
ンボルＤ＄１〜Ｄ０は正しく誤りがないと判別して信号
ＺＥを出力する。一方、単−誤り検出手段（１１）は、
シンドローム演算手段（３）（４）（５）（６）で計算
されたシンドｏ　−ムｓｏ、ｓ１．ｓｘ、ｓｓを１．α
、（ｌｋ”、（１”で１回割る毎に、（７）式が成立す
ることを検出するものであり、（７）式が成立するとシ
ンボルに単−誤りがあったとして検出出力ＩＥを出力す
る。二重誤り検出手段（１２）は、前述と同様に、シン
ドローム演算手段（３）（４＞（５）（６）で割算が行
われる毎に、（８〉式が成立することを検出するもので
あり、す、その割算結果とＳｏ　’　十Ｓｒ　’の一致
を検出することにより、誤りがあること及び誤り位置情
報ａ＝ｉ−ｊが得られる。そして、二重誤り検出手段（
１２〉からは誤り位置情報ａを示す３２木の検出出力ａ
、−１が出力される。即ち、シンボルＤ　ｓ　ｌ”　Ｄ
　ｏのＤｌとＤｌに誤りがあった場合には、（３）式乃
至（８〉式から明らかな如く、シンドロームｓ、、ｓ、
、ｓ、、ｓ、を１゜α、α２．α３でｊ回割ったときに
３２木の検出出力ａ　Ｉ−１の１本のみが“１”となる
。しかし、三重誤り以上の誤りがあった場合には、シン
ドローム演算手段（３）（４＞（５）（６）に３１回の
割算を行わせる間に、検出出力ａ　Ｉ−１に複数回検出
出力が現われる。検出出力ａ、−３は、３２ビツトのＤ
−ＦＦから成るａレジスタ（１３〉に印加されると共に
ａｏ（ｉ＝ｊのとき）を除いてＯＲゲート（１４〉に印
加きれ、ＯＲゲート（１４〉の出力が誤り検出出力２Ｅ
として出力きれる。計数手段（１５）は、シンドローム
演算手段（３）（４）（５）（６）に１．α、α２．α
３の割算を実行させるタイミング信号５ＹＮＤＣＬを計
数して、その割算した回数を計数する５ビツトのカウン
タ（１６）と、カウンタ（１６）の出力が印加され、そ
の計数内容を記憶する５ビツトのＤ−ＦＦから成るレジ
スタ（１７）とから構成される。ラッチパルス発生手段
（１８〉は、単−誤り検出手段（１１）からの検出出力
ＩＥ及び二重誤り検出手段（１２）からＯＲゲート（１
４〉を介して出力される検出出力２Ｅが印加され、各々
の検出出力ＩＥと２Ｅに基いてカウンタ（１６）の計数
内容を５ビツトのレジスタ（１７〉に保持させるパルス
ｊ　ＬＰｔ−ＯＲゲートク１９）から出力する。また、
パルスｊＬＰは、シンドローム演算手段（３〉の出力Ｓ
ｏ’を記憶保持する８ビツトのＤ−ＦＦから成るレジス
タ（２０）、検出出力ａ、−１を記憶する３２ビツトの
ａレジスタ（１３）、及び、Ｓｏ′＋Ｓ、′を記憶する
８ビツトのＤ−ＦＦから成るレジスタ＜２１）のクロッ
クとなる。更に、検出出力２Ｅに基いてラッチパルス発
生手段（１８）から出力されるラッチパルスは、訂正不
能判定手段（２２）に印加される。訂正不能判定手段（
２２）は、印加きれたラッチパルスが１個の場合には二
重誤りであると判定し、訂正制御手段〈２３〉に訂正を
指示すると共にフラグ制御手段（２４）にＣ４あるいは
Ｃ８のフラグの付加を指示する制御信号２ＥＳＩＧを出
力し、また、ラッチパルスが２個以上印加された場合に
は、三重誤り以上であると判定し、訂正制御手段（２３
〉に訂正の禁止を指示すると共にフラグ制御手段（２４
）にＣ１あるいはＣ２フラグをフラグレジスタ（２５）
に付加することを指示する制御信号ＮＧを出力する。こ
れら、ラッチパルス発生手段（１８〉、訂正不能判定手
段（２２〉及び訂正制御手段（２３）には、誤りゼロ検
出手段（１０）からの検出出力ＺＥが印加され、誤り無
しと検出された場合には、これらの動作が禁止される。

ａレジスタ（１３）に保持きれた検出出力ａ、−１が印
加されたエンコーダ（２６）は、３２本の信号を５ビツ
トのバイナリ−データに変換するものであり、変換後の
５ビツトデークは誤り位置算出手段（２７）に印加され
る。誤り位置算出手段（２７）は、計数手段（１５〉の
レジスタ（１７）に保持されたデータ、即ち、シンドロ
ームＳ　ｏ　、　Ｓ　ｒ　、　Ｓ　２　、　Ｓ　ｓを１
、α、α２．α３で各々割った回数ｊとｉ−ｊの５ビツ
トテータを加算し、誤り位置ｉを算出する加算回路であ
る。誤り位置算出手段（２７）の出力ｉ（５ビツト）と
レジスタ（１７）の出力ｊは、共にインバータ（２８）
（２９）で反転されマルチブレク」ノー（３０）により
選択されてＲＡＭ（１）のアドレス制別１同路に供給さ
れる。即ち、誤り位置ｉ及びｊは、誤りの発生したシン
ボルのアドレスを指定し、そのシンボルの訂正を行うた
めに使用される。ここで、インバータ（２ｇ）（２９）
によってデータｉ及びｊを反転するのは、前述した如く
、シンボルＤ０〜Ｄｓ＋のアドレスを逆に付与したため
、それを元に戻すためである。

誤差算出手段（３１）は、レジスタ（２１）に記憶され
たＳ。’＋５．’とａレジスタ（１３）に記憶された誤
り位置情報ａ、−３を入力し、（９）式に基いて誤り位
置ｉのシンボルの誤差成分Ｅ、を算出するものであり、
１＋αＩ−１をα８に変換するデコーダ方式が用いられ
、演算を単純化している。加算手段（３２）は、誤差成
分Ｅ、とＥ、の和であるＳ′、（シンドロームＳ、と等
しい）と誤差算出手段（３１）で算出された誤差成分Ｅ
１とのモジ口２の和を求めるものであり、各ビット毎の
Ｅ−ＯＲにより誤差成分Ｅ１を求める。算出された誤差
成分Ｅ、及びＥｌは、各々マルチプレクサ（３３）に印
加され、マルチプレクサ（３３〉と同じ制御信号ＳＥＬ
によって選択出力される。即ち、マルチプレクサ（３０
）に於いて、誤り位置データｉが選択出力きれたときに
は、マルチプレクサ（３３）からは誤差成分Ｅ、が出力
され、誤り位置データｊが選択されたときには誤差成分
Ｅ、が選択される。マルチプレクサ（３３）の出力が印
加された加算手段（３４）と８ビツトのＤ−ＦＦから成
るレジスタ（３５）は、誤り訂正を行うものであり、マ
ルチプレクサ（３０）から選択されてアドレス制御回路
に印加された誤り位置データｉまたはｊに基いてＲＡＭ
（１）から読み出された誤りシンボルＤ、あるいはり、
がレジスタ（３５）に保持され、加算手段（３４）に於
いて、誤りシンボル肌あるいはり、と誤差成分Ｅ１ある
いはＥｌのモジ口２の和が為きれ、その加算結果、即ち
、訂正されたシンボルは、再び、ＲＡＭ（１）の同じア
ドレスに記憶される。加算手段（３４）の動作は、訂正
制御手段（２３）から出力される制御信号ＥＮＡによっ
て制御され、誤り無しと訂正不能の場合には、加算動作
は為きれず、単−誤りと二重誤りの場合に加算動作が為
される。

以上、説明した誤り検出及び訂正回路は、ＣＬ誤り検出
及び訂正とＣ２誤り検出及び訂正の両方に使用される回
路である力釈Ｃ８誤り検出及び訂正の場合には、シンボ
ルの数がＤ０〜Ｄ、７の２８個となるため、シンドロー
ム演算手段（３）（４）（５）（６）でシンドロームＳ
０．Ｓ＋、Ｓｚ、Ｓｓを計算するタイミング数は、２８
個であり、また、１．α、α２．α３で割る回数は、２
７回となる。そこで、Ｃ８誤り検出及び訂正を行う期間
では、最初にカウンタ（１６）にｒ４．をプリセットす
るようにしている。この点についての詳細は後述する。

次に、第１図に示された回路の主な具体例を以下に説明
する。

第２図は、シンドローム演算手段（３）（４）（５）＜
６）を実現する回路図であり、データバスク２）に送出
されたシンボルの各ビットｂ。−ｂ７が各々印加される
Ｅ−ＯＲゲート＜３６）と、Ｅ−ＯＲゲー１−（３６）
の出力が印加きれた８個のＤ−ＦＦ（３７）と、Ｄ−Ｆ
Ｆ（３７）の出力が各々印加きれたα“演算素子（３８
）出力を選択してＥ−ＯＲゲート（３６）の各入力に印
加するマルチプレクサ（４０）とから構成される。Ｄ−
ＦＦ（３７）は、前述したタイミング信号ＳＶＲＡＭと
タイミング信号５ＹＮＩ）ＣＬで作られるクロックパル
ス５ＣＬＫで動作し、マルチプレクサ（４０）は、シン
ドロームＳｏ、Ｓ＋、Ｓｔ、Ｓｓの計算と１．α。

α２．α３の割算とを切換える制御信号５ＣＯＮＴによ
り制御される。即ち、シンドロームＳ。、５３．５２、
Ｓ３の計算を行う際には、α″演算素子（３８）が用い
ところで、シンドローム演算手段（３）では、（１）’
式から明らかな如く、シンドロームＳ０はシンボルＤ＄
１””’Ｄｏの和であり、また、Ｓｏ゛はＳｏをｒ′１
」で割演算手段（３〉の場合には、演算素子（３８）（
３９＞及びマルチプレクサ（４０）は不要であり、Ｄ　
−Ｆ　Ｆ　（３７）の各出力Ｑ０〜Ｑ７を各々Ｅ−ＯＲ
ゲート（３６）に直接印加すれば良い。従って、シンボ
ルＤ３１〜Ｄｏを順次ＲＡＭ（１）から読み出すタイミ
ング信号Ｓ　Ｖ　ＲＡＭにより、最初に読み出されたシ
ンボルＤ３１がＤ−Ｆ　Ｆ　（３７）に入力され、次に
読み出されたシンボルＤ３０は、Ｄ−ＦＦ（３７）の出
力、即ち、Ｄ＄１とＥ−ＯＲゲート（３６〉でモジ口２
の加算処理されてＤ−ＦＦ（３７）に保持される。この
動作を３２回（Ｄ、１からＤｏが読み出されるまで）繰
り返えすことにより、シンボルＤ。が読み出されたとき
には、Ｄ−ＦＦ（３７）の出力は、シンドロームＳ０と
なる。

また、シンドローム演算手段（４）では、演算素のα演
算素子（３８）は、第３図（ａ）に示される如く、入力
■。−Ｉ７と出力Ｏ８−０７が結線され、３個のＥ−Ｏ
Ｒゲー１−（４１）が設けられたものであり、また、力
１゜〜１７と出力０゜〜０７が結線され、同じく３個の
Ｅ−ＯＲゲート（４２）が設けられたものである。従っ
て、シンドローム演算手段（４〉では、タイミング信号
ＳＶＲＡＭにより、最初にＲＡＭ（１）から読み出され
Ｄ−ＦＦ（３７）に記憶されたシンボルＤ３１は、α演
算素子（３８〉によりαＤ３１の乗算結果としてＥ−Ｏ
Ｒゲート（３６）に印加きれ、次にシンボルＤ３゜が読
み出されたとさには、Ｅ−ＯＲゲート（３６〉に於いて
、αＤ３１＋Ｄ！。の加算が為され、その結果がＤ−Ｆ
Ｆ（３７）に記憶される。この動作を３２回繰り返えす
ことにより、（１）′式に示されたシンドロームＳ１が
算出され、Ｄ−ＦＦ（３７）の出力Ｑ。−０７てＥ−Ｏ
Ｒゲート（３６）の入力ｂ０〜ｂ７を“０”とした状態
でタイミング信号５ＹＮＤＣＬを１個印加する毎に、Ｄ
−ＦＦ（３７）に保持されたランドロー従って、タイミ
ング信号５ＹＮＤＣＬを順次３１算出できる。

更に、シンドローム演算手段（５）の演算素子（３８）
α２演算素子（３８）は、第３図（Ｃ）に示される入出
力関係にある素子であり、これは、第３図（ａ）のα演
算素子を２段直列接続したものである。一方、子を２段
直列接続したものである。また、シンドローム演算手段
（６）の演算素子（３８）はα３であり、は第３図（ｂ
）を３段直列接続したものである。

いずれのシンドローム演算手段（５）（６）も前述と同
様にタイミング信号ＳＹＲＡＭにより（１）式のシンド
ロームＳ２及びＳ３を算出し、タイミング信号Ｓ第４図
は、二重誤り検出手段（１２）の構成を示すブロック図
である。この二重誤り検出手段り１２）は、加算手段（
８〉からの出力ＳＩ′＋Ｓ゛２（８ビツト）がこれら演
算素子（４４＞（４５）（４６）の各々の後に７段縦２
４一 段＜９）からの出力５．　＋’ｓ’　ｓ　（８ビツト）
が初段に演算素子（５１）（５２）（５３）の各々の後
に７段縦続接続素子の出力とＳ。’＋ｓ、’が印加され
た一致検出回路（５７）、及び、Ｓｏ”Ｓ＋’＋　ｓ＋
’＋ｓ２’　、　５％＋５３’が印加された一致検出回
路（５７’）とから構成される。ここで、−演算素子（
４３）（４７）（４８）（４９）は、第３図（ｂ）５）
（５６）は、第３図（ｄ）に示された素子であり、ま算
で得られる結果の各ビットｂ０〜ｂ７は、入力された８
ビツトデータの各ビットＡ、Ｂ、Ｃ，・・・・・・・・
・Ｈ（ＡがＬＳＢでＨがＭＳＢである）を選択的にモジ
口２の和で算出したものである。第７図は、第４図に使
用された各演算素子を構成するためのも、第７図に基い
て、第６図と同様にＥ−ＯＲゲートによって形成される
。

一方、−数枚出回路（５７＞（５７’）は、第５図に示
れた各段の出力が印加されたＥ−ＯＲゲート（５８）印
されたＥ−ＯＲゲート（５９）と、Ｅ−ＯＲゲート（５
８）（５９）の出力が印加されたＮＯＲゲー１−（６０
）とから構成され、前述した（８）式が成立することを
検出する。即ち、出力ａ、は、１−３＝１のとき“１″
となり、出力ａ２は１−ｊ＝２のとき１′′となる出力
であり、同様に出力ａｓ＋までｉ−ｊの数値に対応して
“１″となる。従って、シンドローム演算手段（３）（
４）（５）（６）で１．α、α２．α３の割算が１口実
行される毎に、二重誤り検出手段（１２〉に於いて、（
８〉式が成立するか否かが判定され、二重誤りがあれば
、ｊ回目の割算の結果を判定したとき、ａ　４〜ａｘ＋
のいずれかが“１″となり、二重誤り検出と誤り位置情
報ｉ−ｊが得られる。また、−数枚出回路（５７’）は
、１−ｊ−０のとき出力ａ。

が“１′となるもので、ｌ＝ｊ＋即ち、単−誤りの場合
で誤り位置情報ｉ＝ｊが得られる。

ところで、第４図の如く、縦続接続された演算素子のブ
ロックを、入力Ｓ＋”＋Ｓａ’、及びＳｉ”Ｓａ’統す
る場合に比較して、出力ａｓ＋が判定されるまでの遅延
時間が短縮され、シンドローム演算手段（３）（４０５
）（６）で１．α、α２．α３の割算を１口実行するタ
イミング期間内にその判定を終了することができる。

第８図は、誤差算出手段（３１）の回路図であり、二重
誤り検出手段（１２）からの検出出力ａｌ−ａ３□を入
力するＲＯＭ（４９）と、ＲＯＭ（４９）の出力により
、ｓ、’＋ｓ、’の８ビツトデータ下位ビットからＡ。

Ｂ、Ｃ，・・・・・・Ｇ、Ｈとする）を選択的に加算し
、誤差成分Ｅ、の各ピッ］・Ｅ、−０〜Ｅｌ−７（計８
ビット）を作成する選択加算回路（５０）とから構成さ
れる。前述した如く、誤差算出手段（３１〉は、（９〉
式を演算するものであり、この場合、１＋αｌ−ｊはα
”と変換することができ、ＲＯＭ（４９）は、１＋αＩ
−１からＣ８の変換を行うと共に、８ビツトのデータを
α”で割った場合の結果の各ビット構成を決定するもの
である。例えば、１−ｊ＝１の場合、１＋αはα２６と
変換きれ、Ｓｏ”Ｓ＋’をα２６で割った結果書られる
誤差成分Ｅ、の各ビットは、Ｅ　＋　−ｔ　＝　Ａ　十
Ｂ　十Ｃ＋Ｄ　十Ｅ　＋　Ｆ　＋　Ｇ　＋　ＨＥｌ−ａ
　”　Ａ　十Ｂ　＋　Ｃ±Ｄ　＋　Ｅ　＋　Ｆ　＋　Ｇ
Ｅｌ−５＝Ａ＋Ｂ十〇十Ｄ＋Ｅ＋Ｆ Ｅ＋−ｔ＝　Ａ　十Ｂ　十Ｃ＋　Ｄ　＋　ＥＥｌ−３＝
　Ｅ　十Ｆ　十Ｇ　＋　Ｈ Ｅｌ−２＝　Ａ　十Ｂ　＋　Ｃ Ｅ　＋　−＋　＝　Ｃ＋　Ｄ　＋　Ｅ　＋　Ｆ　＋　Ｇ
　＋　ＨＥｌ−Ｑ　＝　Ｂ　＋　Ｃ＋　Ｄ　＋　Ｅ　＋
　Ｆ　＋　Ｇ　＋　Ｈとなる。従って、各Ｅ１−７〜Ｅ
、−０を作成する選択加算回路（５０）は、ＡＮＤゲー
ト（５１）に於いて、ＲＯＭ　（４９）から各々出力さ
れた信号に基いて、５ｏ’＋Ｓ１°の８ビットデークＡ
−Ｈを選択し、Ｅ−ＯＲ−２８＝ ゲート（５２）によりモジ口２の加算を行う、従って、
実際の割算を行わなくとも、検出出力ａ１〜ａ３１の印
加により、誤差成分Ｅ、がリアルタイムで得られる。

次に、第１図に示された回路によりＣ１及びＣ２誤り検
出及び訂正の動作を第９図を参照して簡単に説明する。

第９図に示す如く、１フレームの処理期間は、Ｉ　ｌ”
　’１：　ｓのタイミングとＴ１〜Ｔ６の各々を構成す
るｔ。〜ｔｔｓの４９個のタイミングから成る。ＣＩ誤
り検出及び訂正は、Ｔ１〜Ｔ、のタイミングで実行され
、Ｃ３誤り検出及び訂正は、■４〜Ｔ６のタイミングで
実行される。先ず、タイミングＴ＋（７）ｔｏに於いて
発生するクリアパルスＣＩＮＴにより、シンドローム演
算手段（３）（４）（５）（６）及び各部のＤ−ＦＦ等
がリセットされる。このタイミングＴ、は、ＲＡＭ（１
）に記憶された３２個のシンボルＤ。−Ｄｏを順次読み
出してシンドロームｓ、　、ｓ、　、ｓ、　、ｓ３を計
算するタイミングであり、タイミングｔ、〜ｔ４ｇの中
にタイミング信号ＳＹＲＡＭが３２個発生するよう振り
分けられている。従って、３２個目のタイミング信号Ｓ
ＶＲＡＭが発生したときには、シンドロームｓ、、ｓ、
、ｓ、、ｓ、が計算し終わる。次に、タイミングＴ２は
、誤り検出を行うタイミングであり、その中にタイミン
グ信号５ＹＮＤＣＬが３２個発生ずるように振り分けら
れている。また、タイミングＴ２のタイミングｔ。で発
生ずるクリアパルス５ＩＮＴにより、第１図に示された
ＡＮＤゲート（５３）の出力が発生しカウンタ（１６）
に「Ｏ」がプリセットされる。従って、タイミング信号
５ＹＮＤＣＬが発生ずる毎に、カウンタ（１６）がカウ
ントアツプすると共に、シンドローム演算手段（３）（
４）（５）（６）に於いて１．α、α２．α３の割算が
１回実行され、その結果に基いて単−誤り検出及び二重
誤り検出が為される。タイミング信号５ＹＮＤＣＬが３
２個発生し終った時、単−誤りあるいは二重誤りがあっ
た場合には、その誤り位置の一方ｊがレジスタ（１７）
に保持され、また、シンドロームＳ、、Ｓ、、Ｓ。

、Ｓｓを１．α、α２．α３でｊ回割ったときのデータ
Ｓ。′がレジスタ（２０）に、ｓ、’＋ｓ、’がレジス
タ（２１）に、更に、二重誤り検出結果ａ、〜、ｌがａ
レジスタ（１３）に保持されている。更に、誤り無し、
単−誤り、二重誤り、あるいは訂正不能の検出結果は、
訂正制御手段（２３）及び訂正不能判定手段（２２）に
指示されている。タイミングＴ３は訂正の実行を行うタ
イミングであり、■、のタイミング中に制御信号ＳＥＬ
により誤り位置ｉを選択してそのアドレスのシンボルＤ
、を読み出すタイミングと、加算手段（３４）で訂正さ
れたシンボルＤ１を再びＲＡＭ（１）の同一アドレスに
書き込むタイミングとが振り分けられ、同様に誤り位置
ｊの訂正を行う読み出し及び書き込みのタイミングが設
けられている。従って、タイミングＴ３では、タイミン
グＴ、に於いて、レジスタ（１３）　、　（２０）及び
（２１）に保持されたデータに基いて前述の処理が為さ
れ、その結果を使用した訂正が実行きれる。

Ｃ２誤り検出及び訂正の場合、対象となるシンボルはＤ
２７〜Ｄｏの２８個である。従って、タイミングＴ４に
於いて、シンボルＤＱ７〜Ｄ、を読み出しシンドローム
５ｏｔＳ＋、Ｓｚ、Ｓｓを計算するタイミング信号ＳＶ
ＲＡＭは２８個である。タイミングｔ０で発生ずるクリ
アパルス５ＩＮＴにより、Ｃ５誤り検出及び訂正時に保
持されたデータをすべてクリアし、その後、２８個のタ
イミング信号ＳＹＲＡＭにより、Ｃ２のシンドロームＳ
ｏ、Ｓ１．Ｓ２．５３が得られる。

タイミングＴ５に於いて、タイミングｔ。でクリアパル
ス５ＩＮＴが発生ずると第１図のＡＮＤゲー）（５４）
の出力によりカウンタ（１６）にｒ４．がプリセットさ
れる。

ここで、′４」をプリセットする意味を説明する。前述
した如＜ＲＡＭ（１）内には、アドレス　　０１２３　
・・・・・・・・・３０３１シンボル　　Ｄ。Ｄ、　　
Ｄ、　　Ｄ、・・・・・・・・・Ｄ、。Ｄ３゜ｉ、ｊの
値　３１　３０　２９　２８・・・・・・・・・１０の
ように、ディスクから読み出されたシンボル順にアドレ
スが付されている。しかし、（１）式の如く、シンボル
Ｄ０〜Ｄ３１に乗算されるαの指数は、アドレスと逆で
あり、第１図の回路で求められるｉ及びｊは実際のアド
レスと逆になる。従って、第１図に示される如く、ｉ及
びｊを表わす５ビ・ントのバイナリ−データ（２６＝３
２である）をインパーク（２８）（２９＞で反転するこ
とで実際のアドレスが得られる。しかし、Ｃ２誤り検出
及び訂正の場合には、処理されるシンボルは、アドレス
Ｏ〜２７までのシンボルであるため、ｉ及びｊの取り得
る数値は０〜２７となる。従って、ｉ、ｊの数値をその
まま反転したのでは、実際のアドレスとｒ４」ずれてし
まうので、反転する前に「４」を加算しなければならな
い。即ち、「４」を加算する加算回路が必要となるが、
ｊを計数するカウンタ（１６）に予め「４」をプリセッ
トしておけば加算回路は不必要で、全く同じ回路を使用
することができる。

カウンタ（１６）に「４」がプリセラ１〜された後、タ
イミング信号中に発生されるクイミンク信号５ＹＮＤＣ
Ｌは、２８個であり、この信号により前述のタイミング
Ｔ２と全く同様の動作によりＣ２の誤り検出が為される
。そして、タイミングＴ、に於いて、タイミングＴ３と
同じ動作によりＣ２の誤り訂正が実行される。

（ト）発明の効果 上述の如く本発明によれば、ＲＡＭからシンボルを読み
出すと共にシンドロームを計算するタイミング信号とシ
ンドロームＳｏ、Ｓ＋、Ｓｘ、Ｓｓを１．α。

α２．α３で割るタイミング信号により誤り検出が実現
できるため、演算に必要なタイミング信号の数が減少す
る。また、誤り検出の演算を直接行うための対数変換等
のＲＯＭが不必要となり、回路構成が簡単となって素子
数が減少する利点がある。

更に、誤り検出速度も速くなり、誤動作が解消され、信
頼性の高い誤り検出回路が得られるものである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたシンドローム演算手段の具体的な構成を
示すブロック図、第３図（ａ）（ｂ）第４図は第１図に
示された二重誤り検出手段の具体的なブロック図、第５
図は第４図に示された一係を示す図、第８図は誤差算出
手段の構成を示す回路図、第９図は第１図の動作を示す
タイミング図である。 （１）・・・ＲＡＭ、　（２）・・・データバス、　　
（３）（４）（５）（６〉・・・シンドローム演算手段
、　（７）（８）（９）・・・加算手段、　（１０）・
・・誤りゼロ検出手段、　（１１）・・・単−誤り検出
手段、　（１２）・・・二重誤り検出手段、（１３〉・
・・ａレジスタ、　（１５）・・・計数手段、　（１８
）・・・ラッチパルス発生手段、（２０）（２１）・・
・レジスタ、（２２）・・・訂正不能判定手段、（２３
）・・・訂正制御手段、（２６〉・・・エンコーダ、　
（２７）・・・誤り位置算出手段、（３０）（３３）・
・・マルチプレクサ、　（２８）（２９）・・・インバ
ータ、　（３１）・・・誤差算出手段。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野卓嗣　外１名 第２図 １ｎ ５ＣＬＫ　　３７

Claims (1)

【特許請求の範囲】
1. １、リード・ソロモン符号に基いたデータの誤りを検出
   するデータ誤り検出回路に於いて、入力されたデータか
   らシンドロームＳ＿０、Ｓ＿１、Ｓ＿２、及びＳ＿３を
   算出し、該シンドロームＳ＿０、Ｓ＿１、Ｓ＿２、及び
   Ｓ＿３を１、α、α＾２、α＾３（αは８次の原始多項
   式の根）で割るシンドローム演算手段と、前記シンドロ
   ームＳ＿０、Ｓ＿１、Ｓ＿２、及びＳ＿３がすべて「０
   」であることを検出する誤りゼロ検出手段と、前記シン
   ドローム演算手段で１、α、α＾２、α＾３で割算した
   回数ｊを計数保持する計数手段と、前記割算の結果Ｓ＿
   ０′、Ｓ＿１′、Ｓ＿２′、Ｓ＿３′に基いてＳ＿０′
   ＋Ｓ＿１′、Ｓ＿１′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿３′
   を算出する加算手段と、該Ｓ＿０′＋Ｓ＿１′、Ｓ＿１
   ′＋Ｓ＿２′、Ｓ＿２′＋Ｓ＿３′がすべて「０」なっ
   たことを検出する単一誤り検出手段と、（Ｓ＿１′＋Ｓ
   ＿２′）／α＾ａ及び（Ｓ＿２′＋Ｓ＿３′）／α＾２
   ＾ａを得るために各々１／α演算素子と１／α＾２演算
   素子がＫ段（Ｋは任意の整数）縦続接続され、１／α＾
   Ｋ＾＋＾１演算素子と１／α＾２＾（＾Ｋ＾＋＾１＾）
   演算素子の各々の後に各々１／ａ演算素子と１／ａ＾２
   演算素子が縦続接続され、前記各段における各演算素子
   の出力とＳ＿０′＋Ｓ＿１′との一致を検出してＳ＿０
   ′＋Ｓ＿１′＝（Ｓ＿１′＋Ｓ＿２′）／α＾ａ＝（Ｓ
   ＿２′＋Ｓ＿３′）／α＾２＾ａとなったときのａ（ａ
   ＝ｉ−ｊ、ｉ、ｊは誤り位置）を検出する二重誤り検出
   手段と、前記計数手段に保持されたｊと前記ａからｉを
   求める誤り位置算出手段と、前記Ｓ＿０′＋Ｓ＿１′及
   びａに基いて誤差成分を算出する誤差算出手段とを備え
   たことを特徴とするデータ誤り検出回路。