JPH0744467B2 - 符号化回路 - Google Patents
符号化回路Info
- Publication number
- JPH0744467B2 JPH0744467B2 JP16840286A JP16840286A JPH0744467B2 JP H0744467 B2 JPH0744467 B2 JP H0744467B2 JP 16840286 A JP16840286 A JP 16840286A JP 16840286 A JP16840286 A JP 16840286A JP H0744467 B2 JPH0744467 B2 JP H0744467B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は符号化回路に関し、更に詳述すれば符号化回
路，復号化回路でそのハードウェアの一部を兼用できる
全く新規な回路を提案するものである。
路，復号化回路でそのハードウェアの一部を兼用できる
全く新規な回路を提案するものである。
誤り訂正を行うべき信号の復号化に用いるシンドローム
回路と、誤り位置多項式の計数をシンドロームから計算
によって求め、誤り位置を誤り位置多項式の根として具
体的に求めるチエン回路とを兼用した回路が知られてい
る。第２図はガロア体GF（28）上の最小距離17のリード
・ソロモン符号についてのシンドローム・チエン兼用回
路の従来例を示している。８ビット１シンボルの受信語
は入力端子１に入力され、スインチSXを経、またガロア
体GF（28）上の加算器A0,A1…A15及び図示の如く端子Ｗ
側に切換えられているスイッチSW0,SW1…SW15を経て予
めクリアしてある８ビットのレジスタL0,L1…L15に順次
与えられてここにラッチされる。レジスタL1,L2…L15の
ラッチ内容はガロア体GF（28）上の乗算器B1,B2…B15に
てガロア体GF（28）上の定数α，α２…α15を乗じられ
て加算器A1,A2…A15へ与えられ、入力端子１側からの次
の入力との和が算出され、和はレジスタL1,L2…L15にラ
ッチされる。レジスタL0のラッチ内容はそのまま次の入
力と加算器A0で加算され、その和がレジスタL0にラッチ
される。全受信語の入力が終わるとスイッチSW0,SW1…S
W15は端子Ｕ側に切換えられ、計算されたシンドローム
はレジスタL0,L1…L15を順次シフトされてレジスタL15
側に設けた出力端子３から順次出力される。
回路と、誤り位置多項式の計数をシンドロームから計算
によって求め、誤り位置を誤り位置多項式の根として具
体的に求めるチエン回路とを兼用した回路が知られてい
る。第２図はガロア体GF（28）上の最小距離17のリード
・ソロモン符号についてのシンドローム・チエン兼用回
路の従来例を示している。８ビット１シンボルの受信語
は入力端子１に入力され、スインチSXを経、またガロア
体GF（28）上の加算器A0,A1…A15及び図示の如く端子Ｗ
側に切換えられているスイッチSW0,SW1…SW15を経て予
めクリアしてある８ビットのレジスタL0,L1…L15に順次
与えられてここにラッチされる。レジスタL1,L2…L15の
ラッチ内容はガロア体GF（28）上の乗算器B1,B2…B15に
てガロア体GF（28）上の定数α，α２…α15を乗じられ
て加算器A1,A2…A15へ与えられ、入力端子１側からの次
の入力との和が算出され、和はレジスタL1,L2…L15にラ
ッチされる。レジスタL0のラッチ内容はそのまま次の入
力と加算器A0で加算され、その和がレジスタL0にラッチ
される。全受信語の入力が終わるとスイッチSW0,SW1…S
W15は端子Ｕ側に切換えられ、計算されたシンドローム
はレジスタL0,L1…L15を順次シフトされてレジスタL15
側に設けた出力端子３から順次出力される。
一方、チエン回路としての機能は以下のようにして実現
される。即ち各レジスタL0,L1…L8の内容が総和回路４
に入力されてここでレジスタL0,L1…L8の内容の総和が
算出されるようにしてあり、その出力端子２からはチエ
ンアルゴリズムの総和 が読み出せるようにしてある。
される。即ち各レジスタL0,L1…L8の内容が総和回路４
に入力されてここでレジスタL0,L1…L8の内容の総和が
算出されるようにしてあり、その出力端子２からはチエ
ンアルゴリズムの総和 が読み出せるようにしてある。
チエン回路は符号語の誤り位置多項式 σ（Ｘ）＝σ０＋σ1X＋…＋σ8X8 の不定項Ｘにガロア体GF（28）の元α0,α１…α255を
順次代入し、その和 を検査することにより誤り位置多項式の解を求めるもの
であり、このよう処理はｉ＝0,1…ｎ−１と符号長分だ
け繰り返す。
順次代入し、その和 を検査することにより誤り位置多項式の解を求めるもの
であり、このよう処理はｉ＝0,1…ｎ−１と符号長分だ
け繰り返す。
図示の回路ではまずスイッチSXを開きスイッチSW0〜SW8
をＵ側に切り替えレジスタL0,L1…L8に誤り位置多項式
の各係数のσｉ（σ0,σ１…σ８）をセットする。次い
でスイッチSW0〜SW8をＷ側に切り替え、出力端子２の が０であるか否かを検知しながらクロックを入れる。ク
ロック入力によりレジスタL1…L8の出力は乗算回路B1,B
2…B8にてα，α２…α８倍されてレジスタL0,L1…L8に
再びラッチされる。このような処理を反復することによ
って をｉ＝０から順にｎ−１まで計算するのである。このと
き、出力端子２の出口 が“0"であるときの入力クロック数が誤り位置多項式の
根を示すことになる。
をＵ側に切り替えレジスタL0,L1…L8に誤り位置多項式
の各係数のσｉ（σ0,σ１…σ８）をセットする。次い
でスイッチSW0〜SW8をＷ側に切り替え、出力端子２の が０であるか否かを検知しながらクロックを入れる。ク
ロック入力によりレジスタL1…L8の出力は乗算回路B1,B
2…B8にてα，α２…α８倍されてレジスタL0,L1…L8に
再びラッチされる。このような処理を反復することによ
って をｉ＝０から順にｎ−１まで計算するのである。このと
き、出力端子２の出口 が“0"であるときの入力クロック数が誤り位置多項式の
根を示すことになる。
以上のようにしてシンドローム回路及びチエン回路のハ
ードウェアを兼用することで復号化回路は小型化できる
が、一般に復号化回路と並設されることが多い符号化回
路とを合せるとやはり回路が大きいという問題点があっ
た。
ードウェアを兼用することで復号化回路は小型化できる
が、一般に復号化回路と並設されることが多い符号化回
路とを合せるとやはり回路が大きいという問題点があっ
た。
本発明はこのような問題点を解決するためになされたも
のであり、従来の復号化回路の一部であるシンドローム
回路を兼用する符号化回路を提供することを目的とす
る。
のであり、従来の復号化回路の一部であるシンドローム
回路を兼用する符号化回路を提供することを目的とす
る。
本発明に係る符号化回路は、シンドローム計算部の出力
に、メモリに格納してあるガロア体の元を順次乗じ、そ
の積の累和をとり、この累和として入力情報の検査シン
ボルを得るようにしたものである。
に、メモリに格納してあるガロア体の元を順次乗じ、そ
の積の累和をとり、この累和として入力情報の検査シン
ボルを得るようにしたものである。
符号化すべき情報はシンドローム計算部において仮のシ
ンドロームが計算される。この計算値はメモリから読出
した定数が乗じられ、その積の累和がとられ、その結果
としての検査シンボルが得られる。
ンドロームが計算される。この計算値はメモリから読出
した定数が乗じられ、その積の累和がとられ、その結果
としての検査シンボルが得られる。
以下本発明をその実施例を示す図面に基づいて詳述す
る。第１図において１は符号化すべき情報又は復号化す
べき情報の入力端子であり、入力情報はシンドローム計
算部16に与えられる。
る。第１図において１は符号化すべき情報又は復号化す
べき情報の入力端子であり、入力情報はシンドローム計
算部16に与えられる。
このシンドローム計算部16は第２図に示した如きチエン
回路を兼ねるものでも、またシンドローム計算のみを行
うものであってもよい。シンドローム計算結果の出力端
子３は、ここからシンドローム値を復号化のために出力
できる。また該シンドローム値はガロア体の乗算回路11
に入力され、ここで第１メモリ12から読出された定数と
の積が算出され、積はガロア体の加算器13へ入力され
る。加算器13の加算結果は第２メモリ14へ入力される。
第２メモリ14の記憶内容は加算器13へ与えられ、乗算器
11側との和が算出される。つまり加算器13と第２メモリ
14とで乗算器11出力の累和が求められる。第２メモリ14
の内容は計算出力をラッチするレジスタ15に与えられ、
その出力端子10から検査シンボルが出力される。
回路を兼ねるものでも、またシンドローム計算のみを行
うものであってもよい。シンドローム計算結果の出力端
子３は、ここからシンドローム値を復号化のために出力
できる。また該シンドローム値はガロア体の乗算回路11
に入力され、ここで第１メモリ12から読出された定数と
の積が算出され、積はガロア体の加算器13へ入力され
る。加算器13の加算結果は第２メモリ14へ入力される。
第２メモリ14の記憶内容は加算器13へ与えられ、乗算器
11側との和が算出される。つまり加算器13と第２メモリ
14とで乗算器11出力の累和が求められる。第２メモリ14
の内容は計算出力をラッチするレジスタ15に与えられ、
その出力端子10から検査シンボルが出力される。
次にこれらの回路にて行う演算について、まずその原理
を説明する。入力端子１へ与えられる受信語の の は として表される。ここにおいてＨはパリティ検査マトリ
ックスであり、Ｔはその行列の転置を示す。一方受信語
の は と表すことができる。ここにおいて は の情報シンボル部分、 は検査シンボル部分であり、0c,0iは夫々ゼロベクトル
を表す。
を説明する。入力端子１へ与えられる受信語の の は として表される。ここにおいてＨはパリティ検査マトリ
ックスであり、Ｔはその行列の転置を示す。一方受信語
の は と表すことができる。ここにおいて は の情報シンボル部分、 は検査シンボル部分であり、0c,0iは夫々ゼロベクトル
を表す。
誤りが生じない場合は は であるから、符号化とは（３）式を満足する を算出することと等価であるということができる。
即ち（２），（３）式より Ｈは下記（６）式で与えられるから 但しｄは符号の設計距離である。
受信ベクトルが である場合は仮の は となるから、 は 但し、 而して第１図に示す回路は（８）式を計算すべく構成さ
れているのである。即ち情報が入力されるとシンドロー
ム計算部16によって仮の が計算される。第１メモリ12にはA-1の元素α０等が予
め格納されており、この元素が順次読出され、乗算回路
11で と乗算されて加算器13へ入力される。
れているのである。即ち情報が入力されるとシンドロー
ム計算部16によって仮の が計算される。第１メモリ12にはA-1の元素α０等が予
め格納されており、この元素が順次読出され、乗算回路
11で と乗算されて加算器13へ入力される。
第２メモリ14は初期状態においてはクリアされており、
このメモリ14と加算器13との働きによりA-1, の各項が計算され、その都度累和がとれられる。最後に
レジスタ15に がラッチされ、これが出力端子10から出力されることと
なる。
このメモリ14と加算器13との働きによりA-1, の各項が計算され、その都度累和がとれられる。最後に
レジスタ15に がラッチされ、これが出力端子10から出力されることと
なる。
以上の如き本発明回路はシンドローム計算部16を第１図
に図示の符号化回路と、第２図に示した復号化回路とで
兼用することが可能であるので符号化回路と復号化回路
のハードウェアの兼用化が図れこれを小型化できる。な
おシンドローム計算部として第２図に示した如きチエン
回路も兼ねるものを用いる場合は、符号化，復号化回路
のより一層の小型化が図れる。
に図示の符号化回路と、第２図に示した復号化回路とで
兼用することが可能であるので符号化回路と復号化回路
のハードウェアの兼用化が図れこれを小型化できる。な
おシンドローム計算部として第２図に示した如きチエン
回路も兼ねるものを用いる場合は、符号化，復号化回路
のより一層の小型化が図れる。
第１図は本発明回路を略示するブロック図、第２図は従
来公知のシンドローム・チンエン回路の略示回路図であ
る。 11……乗算回路、12……第１メモリ、13……加算回路、
14……第２メモリ、16……シンドローム計算部 なお、図中、同一符号は同一、又は相当部分を示す。
来公知のシンドローム・チンエン回路の略示回路図であ
る。 11……乗算回路、12……第１メモリ、13……加算回路、
14……第２メモリ、16……シンドローム計算部 なお、図中、同一符号は同一、又は相当部分を示す。
フロントページの続き (72)発明者 西島 利尚 神奈川県鎌倉市大船５丁目１番１号 三菱 電機株式会社情報電子研究所内 (72)発明者 小田 好明 神奈川県鎌倉市上町屋730番地 菱電エン ジニアリング株式会社鎌倉事業所内
Claims (1)
- 【請求項１】入力情報の仮シンドロームを計算するシン
ドローム計算部と、ガロア体の元を予め記憶させてある
第１メモリと、前記シンドローム計算部が出力する仮シ
ンドロームと前記第１メモリから順次読出した内容とを
乗算するガロア体の乗算回路と、第２メモリと、前記乗
算回路出力及び前記第２メモリの内容を加算するガロア
体の加算回路とを備え、該加算回路の出力を第２メモリ
に与えることにより、第２メモリに前記乗算回路出力の
累和を入力情報検査シンボルとして得べくなしたことを
特徴とする符号化回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16840286A JPH0744467B2 (ja) | 1986-07-17 | 1986-07-17 | 符号化回路 |
| US07/063,178 US4841300A (en) | 1986-06-18 | 1987-06-17 | Error correction encoder/decoder |
| CA000540041A CA1291819C (en) | 1986-06-18 | 1987-06-18 | Decoder |
| EP87108796A EP0249982B1 (en) | 1986-06-18 | 1987-06-19 | Decoder |
| DE3750526T DE3750526T2 (de) | 1986-06-18 | 1987-06-19 | Dekodierer. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16840286A JPH0744467B2 (ja) | 1986-07-17 | 1986-07-17 | 符号化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6324724A JPS6324724A (ja) | 1988-02-02 |
| JPH0744467B2 true JPH0744467B2 (ja) | 1995-05-15 |
Family
ID=15867454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16840286A Expired - Fee Related JPH0744467B2 (ja) | 1986-06-18 | 1986-07-17 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744467B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547744B2 (ja) * | 1986-09-30 | 1996-10-23 | キヤノン株式会社 | 符号化・復号回路 |
| JPH03190327A (ja) * | 1989-12-19 | 1991-08-20 | Nec Corp | 誤り訂正回路 |
| JP2010199811A (ja) * | 2009-02-24 | 2010-09-09 | Fanuc Ltd | 制御装置のメモリシステム |
-
1986
- 1986-07-17 JP JP16840286A patent/JPH0744467B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6324724A (ja) | 1988-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |