KR0181408B1 - 치엔의 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 장치 - Google Patents

치엔의 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 장치 Download PDF

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Abstract

파이프라인 트리를 이용하여 리드 솔로몬 코드를 이용하는 치엔의 탐지 및 포니 알고리즘에 의한 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 장치가 개시되어 있다.
제1에러 위치 다항식 처리부는 N/2(여기서, N은 2 이상의 정수)개의 짝수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 짝수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는다. 제2에러 위치 다항식 처리 장치는 N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는다. 선택기는 상기 제1에러 위치 다항식 처리 장치로부터의 짝수항 곱셈치를 또는 상기 제2에러 위치 다항식 처리 장치로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서를 갖는다. 파이프라인 가산기 트리는 상기 선택기에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산한다. 파이프라인 가산기 트리에서 가산기의 수를 반으로 줄여 칩의 면적을 줄일 수 있다.

Description

치엔의 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 장치
본 발명은 치엔의 탐지에 의한 에러 위치 및 크기 연산에 관한 것이다. 보다 구체적으로, 본 발명은 파이프라인 트리를 이용하여 리드-솔로몬(Reed-solomon; RS) 코드를 이용하는 치엔의 탐지 및 포니 알고리즘에 의한 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 장치에 관한 것이다.
RS 코드는 비 2원 BCH 코드의 대표적인 예이다. RS 코드를 디코딩하는데는 베르리컴프(Berlekamp)의 반복 알고리즘을 사용할 수 있지만 2원 BCH 코드와 다른 점은 에러 위치에서의 에러 크기를 계산해야 하는 것이다.
RS코드에 있어서, 치엔(Chien)의 탐지 알고리즘은 다음과 같은 에러 위치 다항식 [식1]에 의해 각 α-i, 0≤i≤N-1에 대해 대신 대입하여 모든 σ(α-i), 0≤i≤N-1을 연산하여 그 값을 갖는 i 값을 찾아내는 것이다.
[식1]
우선 해결해야 하는 점은 [식1]을 구현하는 것이다. [식1]을 구현하는 방법은 여러 가지가 있다. 즉 각 항을 순차적으로 연산하여 누적하는 방법이며, 이는 모든 i값에 대해 수행하므로 연산 기간이 길다.
[식1]은 [식2]로 표현된다.
[식2]
근 x=α0, α-1, α-2, ....., α-1(ℓ-1)중 임의의 에러 갯수((ℓ- k) 보다 작거나 같다)에 대해 근을 가진다.
여기서 ℓ은 인코딩된 심벌의 개수이다.
송신 심벌(정보 v0, v1, v2, ...... vk-1, 패리티 P0, P1, P2, ...... Pℓ-K-1)송신 심벌은 k개의 원 정보에 ℓ-k-1의 패리티 심벌 갯수로 구성한 것을 가정한다.
치엔 탐지란 σ(α0), σ(α-i), σ(α-2), σ(α-i) ....σ(α-(ℓ-1)) 값들이 0 값을 갖는지의 여부를 검출하는 과정을 말한다.
만약 σ(α-i)=0 이면 i는 에러 위치이고 최대 N개의 에러 위치가 나올 수 있다.
제1도는 σ(α0), σ(α-i), σ(α-1), ...., σ(α-i)....σ(α-(ℓ-1))를 0≤i≤ℓ-1에 대해 0인지의 여부를 계산하는 종래의 치엔 탐지 회로이다. 제1도를 참조하면, 종래의 치엔 에러 위치 탐지 회로는 곱셈기(11), 레지스터(12), 및 가산기(13)를 구비한다. 곱셈기(11)는 갈로이스 필드의 각 원시 요소들과 가산기(13)에 의해 가산된 가산치를 곱셈하여 곱셈치를 레지스터(12)에 제공한다. 레지스터(12)는 상기 곱셈기 (11)로부터의 상기 곱셈치를 저장하고 상기 가산기(13) 및 외부로 출력한다. 가산기(13)는 입력되는 갈로이스 필드의 에러 위치 다항식의 각 항과 상기 레지스터에 저장된 곱셈치를 가산하여 가산치를 상기 곱셈기(11)에 제공한다.
σj(α-i)는 x=α-i에서의 σ(α-i)를 계산할 때 σ(α-i)의 j번째, 즉 xj항의 계수를 의미한다. 제1도는 i가 1에서 ℓ개의 값을 가지는 경우 ℓ개로 병렬 연산하는 경우 N사이클에 Chien의 탐지를 구현할 수 있다. 이의 단점은 ℓ값이 클 경우 에러 위치 다항식의 정도에 관계하여 단지 그 해당 정도만큼의 많은 개수의 곱셈기와 레지스터로 구현하여야 하므로 회로의 크기가 커지므로 설계 비용 측면에서 단점을 가진다. 즉, 임의의 i=ℓ인 경우에는 N×ℓ사이클이 필요하다.
제2도는 제1도 회로의 문제점을 제거한 종래의 파이프라인 가산기 트리를 이용하는 에러 위치 탐지 회로의 구성을 나타낸 도면이다.
종래의 파이프라인 가산기 트리를 이용한 에러 위치 탐지 회로는 에러 위치 다항식 처리 장치(21) 및 파이프라인 가산기 트리(22)를 포함한다. 에러 위치 다항식 처리 장치(21)는 N개의 곱셈기(210, 211, ...., 21N-1, 21N-1)를 구비하여 N개의 에러 위치 다항식 계수들 (σ0, σ1, σ2, ...., σN-1)을 각각 입력받고 저장되어 있는 원시 원소들(x0, x, x2, .... , xN-2, xN-1)과 각각 곱셈하여 곱셈치를 파이프라인 가산기 트리(22)에 제공한다.
파이프라인 가산기 트리(22)는 상기 에러 위치 다항식 처리 장치(21)로부터의 곱셈치들을 가산하여 에러 위치 다항식 σ(x)을 발생한다. 에러 위치 다항식 σ(x)은 다음 [식3]과 같다.
[식3]
상기 [식3]에서 알 수 있는 바와 같이 종래의 파이프라인 가산기 트리를 이용한 에러위치 탐지 회로에서는 ℓ사이클에 모든 동작이 완료된다.
제3도는 제2도에 도시된 파이프라인 가산기 트리의 구조를 나타낸 회로도이다.파이프라인 가산기 트리(22)는 입력이 N개인 경우 제3도에 도시된 바와 같이 log2N의 레벨이 존재하므로 log2N의 레벨에 의한개의 XOR 게이트를 포함한다.
제4도는 종래의 치엔 및 포니 알고리즘을 이용한 에러 위치 및 크기 연산 회로의 구성을 나타낸 도면이다. 종래의 치엔 및 포니 알고리즘을 이용한 에러 위치 및 크기 연산 회로는 짝수항 에러 위치 다항식 연산 회로(41), 홀수항 에러 위치 다항식 연산 회로(42), 가산기(43), 에러 크기 탐지회로(44), 및 제산기(45)를 포함한다.
짝수항 에러 위치 다항식 회로(41)는 입력되는 N/2개의 짝수항 에러 위치 다항식의 계수들과 저장되어 있는 짝수항 원시 요소들을 각각 처리하여 에러 위치 다항식의 짝수항의 합을 발생하여 가산기(43)에 출력한다. 짝수항 에러 위치 탐지 회로(41)는 N/2개의 곱셈기(4110, 4112, ..... , 411N-4, 411N-2)를 구비하여 입력되는 N/2개의 짝수항 에러 위치 다항식의 계수들과 저장되어 있는 짝수항 원시 요소들을 각각 곱셈하여 곱셈치들을 발생하기 위한 짝수항 에러 위치 다항식 처리 장치(411) 및 상기 짝수항 에러 위치 다항식 처리 장치(411)로부터의 곱셈치들을 가산하여 가산기(43)로 출력하기 위한 짝수항 파이프라인 가산기 트리(412)를 포함한다.
홀수항 에러 위치 다항식 연산 회로(42)는 N/2개의 홀수항 에러 위치 다항식 계수들과 저장되어 있는 홀수항 원시 요소들을 처리하여 에러 위치 다항식의 홀수항의 합을 가산기(43)에 출력한다. 홀수항 에러 위치 다항식 연산 회로(42)는 N/2개의 곱셈기(4211, 4213, ....421N-3, 42N-1)를 구비하여 입력되는 N/2개의 홀수항 에러 위치 다항식의 계수들과 저장되어 있는 홀수항 원시 요소들을 각각 곱셈하여 곱셈치들을 발생하기 위한 홀수항 에러 위치 다항식 처리 장치(421) 및 상기 홀수항 에러 위치 다항식 처리 장치(421)로부터의 곱셈치들을 가산하여 가산기(43)로 출력하기 위한 홀수항 파이프라인 가산기트리(422)를 포함한다.
가산기(43)는 상기 짝수항 에러 위치 다항식 연산 회로(41)로부터의 에러 위치 다항식의 짝수항의 합과 상기 홀수항 에러 위치 다항식 연산 회로(42)로부터의 에러 위치 다항식의 홀수항의 합을 가산하여 에러 위치 다항식을 발생하고, 상기 에러 위치 다항식을 제산기(45)에 제공한다.
에러 크기 다항식 연산 회로(44)는 에러 크기 다항식의 합 ω(x)을 연산하여 상기 제산기(45)에 제공한다. 에러 크기 다항식 연산 회로(44)는 N개의 곱셈기(4410, 4411, ....441N-2, 44N-1)를 구비하여 입력되는 N개의 에러 크기 다항식의 계수들과 저장되어 있는 원시 요소들을 각각 곱셈하여 곱셈치들을 발생하기 위한 에러 크기 다항식 처리 장치(441) 및 상기 에러 위치 다항식 처리 장치(441)로부터의 곱셈치들을 가산하여 제산기(45)로 출력하기 위한 에러 크기 파이프라인 가산기 트리(442)를 포함한다.
제산기(45)는 상기 에러 크기 다항식 처리 장치(44)로부터의 에러 크기 다항식의 합ω(x)을 에러 위치 다항식의 미분 값, 즉 상기 홀수항 에러 위치 다항식 연산 회로(42)로부터의 에러 위치 다항식의 홀수항의 합에 의해 나누어 에러 크기 -ω(x) / σ'(x)를 발생한다. 즉,
치엔 탐지 알고리즘 에러 위치=홀수항의 합+짝수항의 합
포니 알고니즘; 에러 크기 = -ω(X) / σ'(X)
여기서, 에러 크기 다항식 ω(x) = ω0+ ω1x+ω2x2+.....+ωN-2xN-2+ ωN-1xN-1
σ(x) = σ0+ σ1x+σ2x 2+σ3x 3+....+σN-2xN-2+ σN-1xN-1+ σNxN이고, σ'(x)=σ1+xσ2+3σ3x2.....+(N-2)σN-2xN-3+ (N-1)σN-1xN-2+NσNxN-1이므로, σ'(x)는 σ(x)의 홀수항의 합과 같다.
상기한 바와 같이 종래의 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 회로에서는 에러 위치 다항식을 구하기 위하여 많은 파이프라인 가산기 트리에 많은 가산기를 필요로 하므로 회로 설계에 있어서 면적이 넓어지는 문제점이 있다.
본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 가산기의 수를 감소하여 칩의 면적을 줄인 치엔의 에러 위치 탐지 회로 및 이를 이용한 에러 위치및 크기 다항식 연산 회로를 제공하는 것을 목적으로 한다.
제1도는 종래의 치엔의 에러 위치 탐지 회로의 구성을 나타낸 도면이다.
제2도는 종래의 파이프라인 가산기 트리를 이용하는 에러 위치 탐지 회로의 구성을 나타낸 도면이다.
제3도는 제2도에 도시된 파이프라인 가산기 트리의 구조를 나타낸 회로도이다.
제4도는 종래의 파이프라인 가산기 트리를 이용한 에러 위치 및 크기 연산 회로의 구성을 나타낸 도면이다.
제5도는 본 발명의 실시예에 따른 파이프라인 가산기 트리를 이용한 치엔의 에러 위치 탐지 회로의 구성을 나타낸 도면이다.
제6도는 제5도에 도시된 파이프라인 가산기 트리의 구조를 나타낸 회로도이다.
제7도는 본 발명의 실시예에 따른 에러 위치 및 크기 연산 회로의 구성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
52, 712 : 선택기 53, 713 : 파이프라인 가산기 트리
71 : 에러 위치 탐지 회로 72 : 에러 크기 탐지 회로
73 : 가산기 74 : 제산기
510, 512, …, 51N-2 : 제1에러 위치 다항 처리부
511, 513 …, 51N-1 : 제2에러 위치 다항 처리부
521, 522, .... , 52[N-1]/2, 7121, 7122, ...., 712[N-1]/2 : 멀티플렉서
7110, 7112, .... , 711N-2 : 짝수항 에러 위치 다항식 처리부
7111, 7113, .... , 711N-1 : 홀수항 에러 위치 다항식 처리부
상기 목적을 달성하기 위하여 본 발명은 N/2(여기서, N은 2 이상의 정수)개의 짝수항 에러 위치 다항식의 계수로서 각각 입력받고 저장되어 있는 짝수항 원시요소들과 각각 솝셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 제1에러 위치 다항식 처리 장치; N/2개의 짝수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 짝수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는 제2에러 위치 다항식 처리 장치; 상기 제1에러 위치 다항식 처리 장치로부터의 짝수항 곱셈치들 또는 제2에러 위치 다항식 처리 장치로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서를 갖는 선택기; 및 상기 선택기에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산하기위한 파이프라인 가산기 트리를 포함하는 것을 특징으로 하는 치엔의 에러 위치 탐지 회로를 제공한다.
본 발명은 또한 입력되는 N/2(여기서, N은 2이상의 정수)개의 짝수항 및 홀수항 에러 위치 다항식의 계수들과 저장되어있는 짝수항 원시 요소들을 각각 처리하여 에러 위치 다항식의 짝수항 및 홀수항 합을 발생하기 위한 에러 위치 탐지 회로; 입력되는 N개의 에러 크기 다항식의 계수들과 저장되어 있는 원시 요소들을 각각 처리하여 에러 크기 다항식 합을 발생하기 위한 에러 크기 탐지 회로; 상기 에러 위치 탐지 회로로부터의 짝수항 합과 홀수항 합을 가산하여 에러 위치 다항식을 발생하기 위한 가산기; 및 상기 에러 크기 탐지 회로로부터의 상기 발생된 에러 크기 다항식을 상기 홀수항 에러 위치 탐지 회로로부터의 홀수항 합에 의해 나누어 에러 크기를 발생하기위한 제산기를 포함하는 것을 특징으로 하는 에러위치 및 크기 연산 장치를 제공한다.
본 발명에서는 파이프라인 가산기 트리에서 가산기의 수를 반으로 줄여 칩의 면적을 줄일 수 있다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제5도는 본 발명의 실시예에 따른 파이프라인 가산기 트리를 이용한 에러 위치 탐지 회로의 구성을 나타낸 도면이다. 상기 파이프라인 트리를 이용한 에러 위치 탐지 회로는 제1에러 위치 다항식 처리부(510, 512, ...., 51N-2), 제2에러 위치 다항식 처리부(511, 513, ....., 51N-1), 선택기(52) 및 파이프라인 가산기 트리(53)를 포함한다.
제1에러 위치 다항식 처리 장치(510, 512, .....,51N-2)는 N/2개의 짝수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 짝수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는다.
제2에러 위치 다항식 처리부(511, 513, ....., 51N-1)는 N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는다. 각 곱셈기(510, 511, ...., 51N-2, 51N-1)는 0≤i≤N-1 입력 계수 σi를 입력받고 자신이 계산한 (α-i)j를 곱하여 그 결과에 전달하여 합으 결과를 게산한다. (α-i)j는 x=α-i에 대한 αj항의 σj(α-i)j를 연산하기위해서이다.
선택기(52)는 상기 제1에러 위치 다항식 처리부(510, 512, ....,5 1N-2)로부터의 짝수항 곱셈치들 또는 상기 제2에러 위치 다항식 처리부(511, 513, ....., 51N-12)로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서(521, 522, ... , 52[N-1]/2)를 갖는다.
파이프라인 가산기 트리(53)는 상기 선택기(52)에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산한다. 제6도는 제5도에 도시된 파이프라인 가산기트리의 구조를 나타낸 회로도이다. 파이프라인 가산기 트리(52)는 입력, 즉 상기 선택기에 의해 선택된 홀수항 곱셈치 또는 짝수항 곱셈치들이 N개인 경우 제6도에 도시된 바와 같이 log2N의 레벨이 존재하므로 종래의 log2N에 의한개의 XOR 게이트 대신개의 XOR 게이트를 사용하면서 효율적인 포니 알고리즘을 수행한다.
이하, 본 발명의 실시예에 따른 에러 위치 및 크기 연산장치를 상세히 설명한다. 제7도는 본 발명의 실시예에 따른 에러 위치 및 크기 연산 회로의 구성을 나타낸다. 본 발명에 따른 에러 위치 및 크기 연산 장치는 에러 위치 탐지 회로(71), 에러 크기 탐지 회로(72), 가산기(73), 및 제산기(74)를 포함한다.
에러 위치 탐지 회로(71)는 입력되는 N/2개의 짝수항 및 홀수항 에러 위치다항식의 계수들과 저장되어는 짝수항 원시 요소들을 각각 처리하여 에러 위치 기항식의 짝수항 및 홀수항 합을 발생하여 가산기(73)로 제공한다.
에러 위치 탐지 회로(71)는 N/2개의 짝수항 에러 위치 다항식계수를 각각 입력받고 저장되어는 짝수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 짝수항 에러 위치 다항식 처리부(7110, 7112, ....711N-2), N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 홀수항 에러 위치 다항식 처리부(7111, 7113, ....711N-1) 상기 짝수항 에러 위치 다항식 처리부(7110, 7112, ....711N-2)로부터의 짝수항 곱셈치들 또는 상기 홀수항 에러식위치 다항식 처리(7111, 7113, ....711N-1)로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서(7121, 7122, ....712[N-1]/2)를 갖는 선택기(712), 상기 선택기(712)에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산하기 위한 파이프라인 가산기 트리(713)를 구비한다.
파이프라인 가산기 트리(713)는 입력, 즉 상기 선택기에 의해 선택된 홀수항 곱셈치 또는 짝수항 곱셈치들이 N개인 경우 표 6도에 도시된 바와 같이 log2N의 레벨이 존재하므로 종래의 log2N의 레벨에 의한개의 XOR 게이트 대신개의 XOR 게이트를 사용하면서 효율적인 포니 알고리즘을 수행한다.
에러 크기 탐지 회로 (72)는 입력되는 N개의 에러 크기항식의 계수들과 저장되어있는 원시 요소들을 각각 처리하여 레어크기 다항식 합을 발생하여 상기 가산기(73)로 제공한다. 에러 크기 탐지 회로(72)는 N/2개의 짝수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 짜수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 짝수항 에러 크기 다항식 처리부(7210, 7212, ...., 721N-2), N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는 홀수항 에러 크기 다항식 처리부(7211, 7213, ...., 721N-1), 상기 짝수항서 에러 크기 다항식 처리부(7210, 7212, ...., 721N-2)로부터의 짝수항 곱셈치를 또는 상기 홀수항 에러 크기 다항식 처리부(7211, 7113, ...., 721N-1)로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서(7221, 7222, ..., 722[N-1]/2)를 갖는 선택기(722), 상기 선택기(722)에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산하기 위한 파이프라인 가산기 트리(723)를 구비한다.
가산기(73)는 상기 에러 위치 탐지 회로(71)로부터의 짝수항 합과 홀수항 합을 가산하여 에러 위치 다항식을 발생한다.
분주기(74)는 에러 크기 탐지 회로(72)로부터의 상기 발생된 에러 크기 다항식을 상기 에러 위치 탐지 회로(71)로부터의 홀수항 합에 의해 나누어 에러 크기를 발생한다.
본 발명에 따른 에러 위치 및 크기 연산 장치는 상기 에러 위치 탐지 회로(71)에 의해 발생된 에러 위치 다항식의 짝수항 합 및 홀수항 합 중에 한 항을 미리 저장하고 다음 사이클에 계산되는 한 항의 합을 더하여 최종적으로 에러 위치 다항식을 구하도록 하는 레지스터(75)를 추가로 구비한다.
본 발명에 따른 에러 위치 및 크기 연산 장치에서는 [식2]의 짝수항과 홀수항의 계산을 병렬로 동시에 연산하고 (연산 1 사이클 걸림, 즉 σ(α-i)를 계산하는 사이클은 1 사이클이다), 짝수항의 결과를 파이프라인 가산기 트리에 전달하고 다음 사이클에 홀수항의 결과를 파이프라잉 가산기 트리에 전달한다. 이러한 이유는 파이프라인 가산기 트리에서의 가산기의 수를 반으로 줄이고 효율적인 포니 알고리즘을 수행하기 위해서이다.
이상, 설명한 바와 같이 본 발명에서는 파이프라인 가산기 트리에서 가산기의 수를 반으로 줄여 칩의 면적을 줄일 수 있다.
본 발명은 상기 실시예에 의해 구체적으로 설명하였지만, 본 발명은 이에 의해 제한되는 것은 아니고 당업자의 통상적인 지식의 범위 내에서 그 변형이나 개량이 가능하다.

Claims (7)

  1. N/2(여기서, N은 2 이상의 정수)개의 짝수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 짝수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 제1에러 위치 다항식 처리부(510, 512, ....51N-2); N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는 제2에러 위치 다항식 처리부(511, 513, ...., 51N-1); 상기 제1에러 위치 다항식 처리부(510, 512, ....51N-2)로부터의 짝수 곱셈치들 또는 상기 제2에러위치 다항식 처리부(511, 513, ...., 51N-1)로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서(521, 522, ....,52[N-1]/2)를 갖는 선택기(52); 및 상기 선택기(52)에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산하기 위한 파이프라인 가산기 트리(53)를 포함하는 것을 특징으로 하는 치엔의 에러 위치 탐지 회로.
  2. 제1항에 있어서, 상기 파이프라인 가산기 트리(53)는 상기 선택 수단에 의해 선택된 짝수항 곱셈치들 및 홀수항 곱셈치들 끼리를 교대로 가산하기 위한 적어도 하나 이상의 익스글루시브 오어 게이트(60)를 포함하는 것을 특징으로 하는 치엔의 에러 위치 탐지 회로.
  3. 제2항에 있어서, 상기 익스글루시브 오어 게이트(60)는 상기 선택기에 의해 선택된 홀수항 곱셈치 또는 짝수항 곱셈치들이 N(여기서, N은 2 이상의 정수)개인 경우개가 필요하고 log2N의 레벨이 존재하는 것을 특징으로 하는 치엔의 에러 위치 탐지 회로
  4. 입력되는 N/2(여기서, N은 2 이상의 정수)개의 짝수항 및 홀수항 에러 위치 다항식의 계수들과 저장되어 있는 짝수항 원시 요소들을 각각 처리하여 에러 위치 다항식의 짝수항 및 홀수항 합을 발생하기 위한 에러 위치 탐지 회로(71); 입력되는 N개의 에러 크기 다항식의 계수들과 저장되어 있는 원시 요소들을 각각 처리하여 에러 크기 다항식 합을 발생하기 위한 에러 크기 탐지 회로(72); 상기 에러 위치 탐지 회로(71)로부터의 짝수항 합과 홀수항 합을 가산하여 에러 위치 다항식을 발생하기 위한 가산기(73); 및 상기 에러 크기 탐지 회로(72)로부터의 상기 발생된 에러 크기 다항식을 상기 에러 위치 탐지 회로로부터의 홀수항 합에 의해 나누어 에러 크기를 발생하기 위한 제산기(74)를 포함하는 것을 특징으로 하는 에러 위치 및 크기 연산 장치.
  5. 제4항에 있어서, 에러 위치 탐지 회로(71)는 N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 짝수항 에러 위치 다항식 처리부(7110, 7112, ...., 711N-2), N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는 홀수항 에러 위치 다항식 처리부(7111, 7113, ...., 711N-1), 상기 제1에러 위치 다항식 처리부(7110, 7112, ...., 711N-2)로부터의 짝수항 곱셈치들 또는 상기 제2에러 위치 다항식 처리부(7111, 7113, ...., 711N-1)로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서(7121, 7122, ...., 712[N-1]/2)를 갖는 선택기(712), 상기 선택기(712)에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산하기 위한 파이프라인 가산기 트리(713)를 구비하는 것을 특징으로 하는 에러 위치 및 크기 연산 장치.
  6. 제4항에 있어서, 에러 크기 탐지 회로(72)는 N/2개의 짝수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 짝수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개의 곱셈기를 갖는 제1 에러 크기 다항식 처리부(7210, 7212, ...., 721N-2), N/2개의 홀수항 에러 위치 다항식의 계수를 각각 입력받고 저장되어 있는 홀수항 원시 요소들과 각각 곱셈하여 곱셈치를 출력하기 위한 N/2개 곱셈기를 갖는 제2 에러 크기 다항식 처리부(7211, 7213, ...., 721N-1), 상기 제1 에러 크기 다항식 처리부(7210, 7212, ...., 721N-2)로부터의 짝수항 곱셈치들 또는 상기 제2 에러 크기 다항식 처리부(7211, 7213, ...., 721N-1)로부터의 홀수항 곱셈치들을 선택적으로 출력하기 위한 N/2개의 멀티플렉서(7221, 7222, ...., 722[N-1]/2)를 갖는 선택기(722), 상기 선택기(722)에 의해 선택된 홀수항 곱셈치들 및 짝수항 곱셈치들을 각각 가산하기 위한 파이프라인 가산기 트리(723)를 구비하는 것을 에러 위치 및 크기 연산 장치.
  7. 제4항에 있어서, 상기 에러 위치 탐지 회로(71)에 의해 발생된 에러 위치 다항식의 짝수항 합 및 홀수항 합 중에 한 항을 미리 저장하기 위한 레지스터(75)를 추가로 구비하는 것을 특징으로 하는 에러 위치 및 크기 연산 장치.
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