JP3105909B2 - 有限体上の演算器 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は有限体上の演算器、特に光デイスクや光磁気
デイスク，衛生通信等の通信路に対するデータの誤りを
検出及び訂正する誤り訂正符号の分野に使用される有限
体上の演算器に関するものである。

［従来の技術］ 近年、光デイスク等のメモリーシステムをはじめとす
る各種デイジタルシステムの信頼性向上の方法として、
誤り訂正符号の適用が浸透してきている。なかでも、BC
H符号は実用上非常に重要な符号であり、衛生通信や光
デイスク，光磁気デイスク等に広く利用されている。こ
こで、BCH符号の処理は有限体上の加算と乗算とによつ
て行うことができる。

［発明が解決しようとしている課題］ しかしながら、BCH符号の処理の装置化において、加
算は排地的論理和（EXOR）によつて簡単に実現すること
ができるが、乗算は比較的複雑な回路を必要とした。

また最近は、ISOで提案されているLDC（ロングデイス
タンスコード）などでは、有限体GF（2⁸）上の原始多項
式 ｐ（ｘ）＝x⁸＋x⁵＋x³＋x²＋１ の根αの88乗をβとし、βの演算によつてBCH符号の処
理を行つている。この場合αとβとでは変換テーブルが
異なるために、更に回路が複雑になつていた。

本発明は、上述の欠点を除去し、ある有限体の元をあ
る原始多項式のいずれの根を用いて多項式表現した場合
でも、原始多項式の根に依存しない有限体上の演算器を
提供する。

［課題を解決するための手段］ この課題を解決するために、本発明の有限体上の演算
器は、ある有限体の原始多項式の根をαとしたとき、β
（＝αのｍ乗;mは任意の整数）の多項式で表現された前
記有限体上の元の演算を行なう有限体上の演算器であっ
て、多項式で表現された前記有限体上の２つの元の各次
数の係数同士の排地的論理和を求める加算器と、前記α
の多項式で表現された前記有限体上の２つの元を入力し
て、当該２つの元の乗算結果を前記αの多項式表現で出
力する乗算器とを有し、前記βの多項式で表現された前
記有限体上の２つの元について、前記加算器に入力した
ときの出力を当該２つの元の加算結果の前記βの多項式
表現とするとともに、前記乗算器に入力したときの出力
を当該２つの元の乗算結果の前記βの多項式表現とする
ことを特徴とする。

前記乗算器が、前記αの多項式で表現された前記有限
体上の第１及び第２の元を入力する入力手段と、前記第
１の元を入力し、各段で前記αを乗じる複数段接続され
たα倍手段と、該α倍手段への入力及び各段の出力のそ
れぞれに、前記第２の元の係数の対応する１つを乗じる
乗算手段と、該乗算手段の出力の総和を求めて前記第１
及び第２の元の積のαの多項式での表現として出力する
加算手段とを有する。

［作用］ かかる構成において、ある有限体の元をある原始多項
式のいずれの根を用いて多項式表現した場合でも、同一
の加算器と乗算器とから構成された演算器でそれらの元
を演算して、同じ根を用いた多項式表現による演算結果
を得ることができる。

［実施例］ 以下、添付図面に従つて一実施例を説明する。

有限体上の演算器は、有限体上の加算器と乗算器との
組合せによつて構成できる。すなわち、有限体上の加算
器は、原始多項式に関わりなく第１図のようなEXORによ
つて簡単に実現できる。一方、有限体上の乗算器は、原
始多項式が定まれば、次のような演算によつて１つの乗
算器によつて実現できる。

１つの原始多項式に対する根をαとすると、β（＝α
^ｍ）も同じ原始多項式の根となるので、αの多項式で表
現された２元の積をαの多項式として求める乗算器と、
βの多項式で表現された２元の積をβの多項式として求
める乗算器とは、同じ回路となる。

GF（2⁸）の原始多項式 ｐ（ｘ）＝x⁸＋x⁴＋x³＋x²＋１ を例にとつた場合、その乗算器は第２図のように実現で
きる。ここで、第２図は第３図のαを掛ける回路と簡単
な積及び和の回路とを組み合わせたものである。

まず、αを掛ける回路について説明する。

αをx⁸＋x⁴＋x³＋x²＋１＝０の根としたとき、任意の
ｙが、 ｙ＝y₀＋y₁α＋y₂α^２＋…＋y₇α^７と表わされるとす
ると、 α・ｙ＝y₀α＋y₁α^２＋y₂α^３＋…＋y₇α^８ ここで、α^８＋α^４＋α^３＋α^２＋１＝０より、 α・ｙ＝y₀α＋y₁α^２＋y₂α^３＋…＋y₇（α^４＋α^３ ＋α^２＋１） ＝y₇＋y₀α＋（y₁＋y₇）α^２＋（y²＋y⁷）α^３ ＋（y₃＋y₇）α^４＋y₄α^５＋y₅α^６＋y⁶α^７ よつて、α倍の演算は第３図の回路で実現できる。すな
わち、第３図の入力Ａ［7:0］の８ビツトを［y₇,y₆,…,
y₀］とすると、出力Ｙ［7:0］の８ビツトは［y₆,…,y₃
＋y₇,y₂＋y₇,y₁＋y₇,y₀,y₇］となる。

次に、第２図の乗算器の動作について説明する。

任意のｚ＝z₀＋z₁α＋…＋z₇α^７に対して、 ｙ・ｚ＝z₀y＋z₁・ｙα＋z₂・ｙα^２＋…＋z₇・ｙα
^７であり、ｙ・α^ｋは第２図において、７段接続された
第３図のα倍演算器の第ｋ段目の出力である。

ｙ・α^ｋ＝y_k0＋y_k1α＋…＋y_k7α^７とすれば、 z_k・ｙα^ｋ＝z_k・y_k0＋z_k・y_k1α＋…＋z_ky_k7α^７ z_k・y_kiはANDをとればよいから、z_k・ｙα^ｋはAND
（一方がz_kで共通、他方がy_ki（ｉ＝０…７）の入力）
８個の並列となり、 ここで、積（AND）z_k・y_kiの８個の和（EXOR）は、NA
ND8個のEXORに等しいので、第２図のごとき構成にな
る。つまり、第２図はαによつて多項式表現された任意
の２元を乗ずる回路である。すなわち、第２図の入力Ａ
［7:0］を［y₀₇,y₀₆,…,y₀₀］、Ｂ［7:0］を［z₇,z₆,
…,z₀］とすれば、α倍と積及び和とがなされて、出力
Ｙ［7:0］の８ビツトには、 が出力される。

これによつて、第１図の加算器と上式の根αによる第
２図の乗算器との組み合わせにより、β（＝α^m;mは任
意の整数）を元とする任意の演算器が構成できる。

［発明の効果］ 以上説明したように、本発明によれば、ある有限体の
元をある原始多項式のいずれの根を用いて多項式表現し
た場合でも、同一の構成の演算器でそれらの元を演算し
て、同じ根を用いた多項式表現による演算結果を得るこ
とができるので、これにより、原始多項式の根に存在し
ない有限体上の演算器が実現できるという効果がある

【図面の簡単な説明】

第１図は本実施例の有限体上の加算器、 第２図は本実施例の有限体上の乗算器、 第３図は本実施例の原始多項式の根αを掛ける回路であ
る。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ある有限体の原始多項式の根をαとしたと
   き、β（＝αのｍ乗;mは任意の整数）の多項式で表現さ
   れた前記有限体上の元の演算を行なう有限体上の演算器
   であって、 多項式で表現された前記有限体上の２つの元の各次数の
   係数同士の排地的論理和を求める加算器と、 前記αの多項式で表現された前記有限体上の２つの元を
   入力して、当該２つの元の乗算結果を前記αの多項式表
   現で出力する乗算器とを有し、 前記βの多項式で表現された前記有限体上の２つの元に
   ついて、前記加算器に入力したときの出力を当該２つの
   元の加算結果の前記βの多項式表現とするとともに、前
   記乗算器に入力したときの出力を当該２つの元の乗算結
   果の前記βの多項式表現とすることを特徴とする有限体
   上の演算器。
2. 【請求項２】前記乗算器が、 前記αの多項式で表現された前記有限体上の第１及び第
   ２の元を入力する入力手段と、 前記第１の元を入力し、各段で前記αを乗じる複数段接
   続されたα倍手段と、 該α倍手段への入力及び各段の出力のそれぞれに、前記
   第２の元の係数の対応する１つを乗じる乗算手段と、 該乗算手段の出力の総和を求めて前記第１及び第２の元
   の積のαの多項式での表現として出力する加算手段とを
   有することを特徴とする請求項１記載の有限体上の演算
   器。