JPS63107319A - 拡張ガロア体上の多項式除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 光ディスクによる記録再生装置あるいは信号伝送などに
用いられる、誤り訂正符号での演算あるいはリード・ソ
ロモン符号の復号の多項式演算などにおける拡張ガロア
体ＧＦ　（２ｍ）上での多項式除算回路に関する。

〔従来技術〕

従来巡回符号の符号化などに用いられている多項式の割
算回路は、その多項式の係数および変数がすべて“１”
または“０”のガロア体ＧＦ　（２）上で行なわれてお
り、従来の多項式割算回路を第４図に示す。

この第４図の除算回路は、一方の入力端子から入力信号
が、他方の入力端子には係数器Ｆからの信号がそれぞれ
印加されるＥＯＲ回路回路、このＦＯＲ回路の出力を１
ビット時間ラッチする遅延回路Ｒ′とからなる単位処理
回路を除数となる多項式の次数だけ縦続接続して構成さ
れており、上記係数器の他端はこの除算回路の出力に接
続されるとともにこの係数器の伝達関数は除数となる多
項式ｇ（８）の各項の値が１か０かに応じて１または０
に設定される。

この除算回路に図示のように被除算多項式ｆ　（Ｘ）を
高次の項から順次入力することによりその出力側から商
ネ項式Ｑ（８）が高次の項から逐次出力され、各遅延回
路からは剰余の多項式Ｒ（８）の各項の値が得られるが
、これらの多項式ｆ（Ｘ）、　ｇ　（＋１）。

Ｑ　０１）およびＲ（Ｘ）　の各項の値はすべて“０”
または“１”である。

このような従来の多項式除算回路においては、拡張ガロ
ア体ＧＦ　（２ｍ）についての除算ができなかったので
、その除算はマイクロプロセッサによる処理によってい
たが、この拡張ガロア体上での演算における加算はベク
トルパターンの排他的論理和で、また乗除算は原始元α
のべき表現の指数の加減算で行なうものであるため、ベ
クトル表現とべき表現との変換をしばしば行なわなけれ
ばならないため、ソフトウェアによる処理では処理速度
が極めて遅くなるという欠点があった。

〔目　的〕

本発明は、拡張ガロア体上の除算をハードウェアにより
実行し得るようにして、処理速度の向上とハードウェア
に依存しない安定した処理を行ない得るようにするもの
である。

〔構　成〕

本発明の構成を第１図に示す原理的実施例に基づいて説
明する。

ここで、被除算多項式ｆ（Ｘ）、除多項式ｇ（Ｘ）、商
多項弐〇　（Ｍ）　、剰余多項式Ｒ（Ｘ）を夫々ｆ（×
）＝ｆｏ＋ｆ１×＋ｆ２ｘ２十−−−・＋ｆ、、　Ｘ”
−’　＋ｆＩＩＫ”　　　　−・−・（１）ｇ（ｘ）＝
ｇｏ＋ｇ＋Ｘ＋ｇ２Ｘ２＋ 十ｇ、、　Ｘ”−’　　＋ｇ、　Ｘ”　　　　　・・、
・・・・（２）Ｑ（Ｘ）　　＝ＱＯ＋ＱＩＸ＋Ｑ２Ｘ２
＋　　−−＋ｑｈ−＋　ｘｒ′−１＋ｑ、　ｘｌ’ｌ　
　　　　−・・・−・（：３）Ｒ（ｘ）　　＝ｒｏ＋ｒ
、ｘ＋ｒ２ｘ２＋　　−−＋ｒ、−，ｘト’　　　　　
　　　　　　・・・・・・（４）とすると、各項の係数
ｆ。−ｆ　ｎ　＋　ｇ　Ｏ””　ｇ　＠　。

Ｑ　Ｏ−Ｑ　ｎ　＋　ｒ　Ｑ　−ｒ　＠−１はいずれも
α１で示されるｍビットの数であり、このαは拡張ガロ
ア体ＧＦ　（２’　”）の原始元である。以下、上記ｍ
ビットの数を１ワードという。

第１図において、乗算処理ユニットＵＯ−ｕ、。

は除多項弐ｇ（８）の項数から１少ない段数が縦続接続
されており、それぞれの乗算処理ユニットＵＯ”ＩＪａ
−１は、入力多項式ｆ（８）の各項のワードを構成する
ｍビットの人力ベクトルに対応してＦＯＲ回路回路１ワ
ードの伝送期間に相当する１単位時間τの遅延を行なう
遅延ラッチＲとをｍ組備えている。

これら乗算処理ユニットは更に乗算係数器ＫＡを備えて
おり、後述する除算処理ユニットＵ８から出力された出
力多項式Ｑ（８）のｍビットのベクトルに除多項弐ｇ（
８）の対応する項の係数ｇを乗算して得られたベクトル
を上記ＥＯＲ回路Ｅ　ｌ　　。

Ｅ２　　”””””’Ｅ−に供給して各ビットごとの排
池的論理和をとる。

上記除算処理ユニットＵ。は上記乗算処理ユニットＵ＝
＋の出力のベクトルを除多項式ｇ（８）の最高次の項の
係数によって除算する除算係数器に、を備えている。

なお、この乗算係数器ＫＡおよび除算係数器ＫＶについ
ては具体的な構成例を示したが、それについては後述す
る。

この第１図図示の除算回路の初段の乗算処理ユニットＵ
ｏに、被除算多項式ｆ　（Ｘ）　　の最高次の項の係数
ｆ。から順次低次の項の係数ｆ。−１＋ｆｈ−２＋・・
　ｆ２．ｆ、がｍビットパラレルで人力され、最低次の
項の係数ｆ。が入力されたときには乗算処理ユニットＵ
ｏ〜Ｕ＠−１の各遅延ラッチＲ１。

Ｒ２・−Ｒ，には剰余多項式Ｒ（Ｘ）　の各項の係数ｒ
。−ｒ８−３がラッチされている。

なお、商多項式の各項の係数は上記遅延時間τ毎に順次
出力されるが、その動作の詳細は第２図図示の具体的実
施例についての説明により更に明確となろう。

また、この第１図には、乗算処理ユニットＵＯ。

ＵＩ　−・・　Ｕ＠−１において用いられる乗算係数器
ＫＡの構成について示されており、除算処理ユニットＵ
８からベクトルとして出力された商多項式Ｑ（８）の項
の値をベクトル−指数変換器Ｃｓによって前記原始元α
のべき表現に変換してべき表現で与えら゛れる除算項式
ｇ　（Ｘ）　のこの乗算処理ユニットに対応する項の係
数とモデュロ（２ｍ−１）の加算を指数加算器Ａにより
行ない、その結果を指数−ベクトル変換器Ｃｖによりベ
クトル表現に変換して前記のＥＯＲＯＲ回路一方の入力
端子に供給して人力されたベクトルと排他的論理和をと
る。

また、除算処理ユニットＵ０の除算係数器Ｋ。

においては、その遅延ラッチＲからの出力ベクトルをベ
クトル−指数変換器■、によって前記原始元αのべき表
現に変換し、このべき表現からべき表現で与えられてい
る除多項式の最高次の項の係数ｇ０を減算した結果を指
数−ベクトル変換器■Ｖによってベクトルに変換して出
力する。

これらの変換を行なうための変換テーブルＴはＲＯＭあ
るいは布線論理などによって構成することができる。

以下、第２図に示した本発明の具体的実施例について説
明する。

この実施例は、ＧＦ　（２’　）上の多項式において、
除多項式ｇ　（Ｘ）が、 ｇ（Ｘ）＝αＸ４＋α１２ｘ’　＋ｘ２＋α１２Ｘ０４
項からなる場合の除算回路を示すものであり、各項の係
数は４ビツトのベクトルで与えられるものとする。レジ
スタＲ０〜Ｒ３は第１図の遅延ラッチＲに相当するもの
で、それぞれ４ビツトのラッチを行い、加算器１〜３は
それぞれ上記レジスタＲｏ　＝　Ｒ２の出力と係数器。

ｇ１〜ｇ３の出力の各ビットの排他的論理和を行う第１
図のＥＯＲＯＲ回路−当する４組のＥＯＲ回路からなる
。また、係数器ｇｌ−ｇ＜は、第３図に示し、後述さら
に詳細に説明するようにべき表現における乗算および除
算を行う。なお、各接続線は４ビツトパラレルであり、
以下に説明するように多項式の各係数のベクトル表現に
対応する４ビツトのデータワードが並列に流れるもので
ある。

この除算回路の動作をＧＦ　（２’　）上の多項式であ
る被除多項弐ｆ　（Ｘ）　　が、 ｆ（１）＝　ｆ６　ｘ’　＋　ｆ５　ｘ５−・−＝ｘｓ
の場合、すなわち５次以降の項がすべて０の場合を例に
して説明する。

なお、ＣＦ　（２’　）の元を、その最小多項式１＋ｘ
＋ｘ’の根であるαによるべき表現とベクトル表現を対
応付けると下記の第１表のようになる。

破除多項式ｆ（ｘ）＝ｘ６の各係数に対応するデータワ
ード列Ｗｌ−Ｗ７を上表のべき表現とベクトル表現で示
すと、 Ｗ、　＝１＝　（１０００）・・・・・・ｆ６Ｗ２＝０
＝　（００００）・・・・・・１５ｗ３＝０＝　（００
００）・・・・・・ｆ４Ｗ、　＝０＝　（００００）・
・・・・・１３ｗ、　　＝０＝　　（００００）・・・
・・・１２ｗ６　＝Ｏ＝　　（００００）・・・・・・
ｆｌＷ、、＝０＝　（００００）・・・・・・ｆｏで構
成されており、ｆ（ｘ）７ｇ＜や）の演算を行うには、
データワードをＷ、−Ｗ、の順で入力端Ｃから入力して
実行する。

初期状態として、各レジスタＲ８−Ｒ３はリセットされ
ているので、最初にレジスタＲ１から出力され係数器ｇ
４によってαで除算されて出力される値は“０”であり
、この“０”が人力され係数器ｇ、〜ｇ３で乗算が行わ
れて各加算器１〜３の一方に人力される値は“０”であ
る。したがって、入力端Ｃから順次入力されるデータワ
ードは、レジスタＲ３にデータワードＷＩがラッチされ
るまでは、そのままの順番で各レジスタにラッチされる
。

以上の過程は、次の第２表に示す、除算過程で各レジス
タＲ８−Ｒ３が保持する内容の上から５行目までに相当
する。なお、同表においてデータワードの値をべき表現
で示しである。

第２表 上記のようにレジスタＲｓ　に、 Ｗ、　　＝１＝　（１０００） がラッチされ、次の動作でこのレジスタＲ３から上記Ｗ
１、すなわち、１が出力されると、係数器ｇ４によって
αで除算され、 ■÷α＝α′４　　・・・・・・（１）が他の係数器ｇ
１〜ｇ３および出力端ｄに出力される。なお、上式（１
）に示したようなＣＦ　（２’　）上の演算は、以下の
ようにして行われる。

第１表にも示したよに、１＝α０．α＝α１であり、０
以外のすべての元は原始元αのべき乗で表現される。そ
して、この０以外の元についての乗算および除算はその
指数のモデニロ１５（以後、ｍｏｄ　１５として示す。

）加算およびｍｏｄ１５減算を行い、その結果得られる
値を指数とする元を乗算値あるいは除算値とする。

例えば、上式〔１〕の場合、その指数の演算は、（（１
の指数）−（αの指数））ｍｏｄ１５＝　（０−１）　
　ｍｏｄｌ　５ ＝　（０−１＋１５）　　ｍｏｄｌ　５＝１４ｍＯｄ１
５ ＝１４ となり、上式（１）の結果が得られる。

上記係数器ｇ４から出力されたα口　は、例えば係数器
ｇ３に入力され、このα口とα′２が乗算され、 α１４×α１２＝α目 が加算器３に出力される。

同様に、係数器ｇ＋　、Ｒ２から、それぞれ、α口×α
１２＝α目 α１４Ｘ１　　＝α目 が演算され、加算器１，２に出力される。

このときレジスタＲ０〜Ｒ２は、上記レジスタＲ３と同
様に各レジスタが保持している内容を出力しており、上
記加算器１〜３で各ビット毎に排他的論理和の演算が行
われ、その結果が各加算器１〜３から出力される。

すなわち、レジスタＲ０〜Ｒ２の出力はすべて“０”で
あり、係数器ｇ＋−ｇ３の出力は上記のようにα１１．
α１４．α１１であるので、各加算器１〜３からは、そ
れぞれα１１．α１４．α１１が出力される。

このようにして得られた結果は、レジスタＲ１〜Ｒ３に
それぞれラッチされ、この各レジスタＲ１〜Ｒ３の保持
する内容は第２表の５段目に示した“０００１”となり
１回のステップを終える。

この実施例の除算を縦書きの筆算で行った場合を、各多
項式をそのべき表現による係数の列で示すと次のように
なる。

α目αｌｏｔ αα１２１α′２０　１　０　０　０　０　０　０１　
α１１α１４α１１０ αＩＩα１４α」１００ α１１α７α１０α７０ α　α１４α７００ α　α１２１　α１２０ α５α９α１２０ 前記の一回のステップを上記除算と対応付けて説明する
と、レジスタＲ３の出力“′１”を係数器ｇ、によって
αで除算する動作は、除多項式の最高次Ｘ４の係数“α
”で破除多項式の最高次Ｘ６の係数“１”を除算し、商
多項式の最高次である２次ｘ２の係数“α１４”を算出
するためであり、この係数器ｇ、の出力“α１４”に他
の係数器ｇ１〜ｇ３によって除多項式の対応する各項の
係数の乗算を行い、加算器１〜３によってレジスタＲ８
〜Ｒ２の出力との加算を行う動作は、−回目の剰余多項
式の各項の係数を算出するためである。

ここで行っている演算は６次の多項式を４次の多項式で
除算するものであるので、その商多項式は２次多項式で
あることが判明しており、その定数項を含めて、係数器
ｇ、から商多項式の各係数として３回の出力を行うよう
に、前記同様のステップをさらに２回繰り返して終了す
るようにすれば、そのときレジスタＲ８−Ｒ３に剰余多
項式の係数が定数項から順番にラッチされる。

したがって、出力端ｄの出力およびレジスタＲ０〜Ｒ３
の内容により、第２表にその係数を示すように商多項式
Ｑ（Ｍ）　　、剰余多項式Ｒ（Ｘ）　　は、Ｑ（Ｘ）＝
αｌ４ｘ２＋αＩＯｘ＋１ Ｒ（ｘ）＝（Ｘ５Ｘ３＋α９Ｘ２＋α１２ｘと求めるこ
とができる。

以上のようにしてＧＦ　（２’　）上の多項式の除算を
行うが、前記係数器ｇ１〜ｇ４は、例えば、α１２を乗
算する係数器ｇ１あるいはＲ３は、第３図に示すように
、ベクトル／指数変換テーブルＴ１、加算器Ａおよび指
数／ベクトル変換テーブルＴ２から構成されている。

すなわち、人力されるデータワードはベクトル表現の４
ビツトであり、この４ビツトがベクトル／指数変換テー
ブルＴ１に入力されると、ベクトル表現の４ビツトが表
１に示した対応するべき表現の指数に変換され、その指
数が加算器Ａに人力される。

この加算器Ａには、この係数器で乗する値のべき表現の
指数“１２”が初期設定されており、上記ベクトル／指
数変換テーブルＴ１から出力された指数と、この設定さ
れた指数“１２”とのｍｏｄ（２”−１）の加算を行い
、その加算値を指数／ベクトル変換テーブルＴ２に出力
する。

さらに、この指数／ベクトル変換テーブルＴ２に人力さ
れた上記指数の加算値は、この指数／ベクトル変換テー
ブルＴ２によって対応するベクトル表現の４ビツトに変
換され、データワードとして出力される。

なお、上記は、αＩ２を乗する係数器ｇ１およびＲ３に
ついての説明であるが、αにより除算する係数器ｇ４の
場合には、上記加算器Ａのかわりに減算器を設け、上記
同様のベクトル／指数変換テーブルから出力された指数
と、初期設定された指数“１”との（ｍｏｄ２’−１）
の減算を行い、その減算値を上記同様の指数／ベクトル
変換テーブルに出力するようにすればよい。また、“１
”を乗算する係数器ｇ２はなくてもよいことはいうまで
もないが、他の係数器のように初期設定を行って、除多
項式の係数を変更する場合を考慮して示したものである
。

〔効果〕

本発明によれば、拡張ガロア体ＧＦ　（２°）上の数を
係数および変数とする多項式ｆ　（Ｘ）およびｇ（幻　
において、ｆ　（Ｘ）　　／　ｇ　ｉ）　　の演算を行
い、その商多項式Ｑ　（Ｘ）および剰余多項式Ｒ（Ｘ）
　を高速で求める回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の原理的実施例を示す図、第２図は本発
明の具体的実施例を示す図、第３図は実施例の係数器の
一例を示す図、第４図は従来の除算回路を示す図である
。

Claims (3)

【特許請求の範囲】
1. （１）与えられた並列ビット数の入力に対応する排他的
   論理和回路（Ｅ）と遅延ラッチ（Ｒ＿ａ）とからなる組
   と商多項式に乗算を行って上記排他的論理和回路にそれ
   ぞれ供給する乗算係数器（Ｋ＿Ａ）とからなる複数の乗
   算処理ユニット（Ｕ＿０、Ｕ＿１………Ｕ＿ｅ＿−＿１
   ）を除数多項式の次数より１つ少ない数だけ縦続接続す
   るとともに、前段の乗算処理ユニットの出力をラッチす
   る遅延ラッチ（Ｒ＿Ｖ）と除算多項式の最高次の項の係
   数で除算する除算係数器（Ｋ＿Ｖ）とを備えてこの除算
   係数器の出力を商多項式として順次出力する除算処理ユ
   ニット（Ｕ＿ｅ）とを備えることを特徴とする拡張ガロ
   ア体上の多項式除算回路。
2. （２）上記乗算処理ユニット（Ｕ＿１、Ｕ＿２………Ｕ
   ＿ｅ＿−＿１）の乗算係数器（Ｋ＿Ａ）が、除算処理ユ
   ニット（Ｕ＿ｅ）の出力をベクトル表現から原始元αの
   べき表現に変換して、変換されたべき指数から除多項式
   の対応する項の係数のべき表現の指数値とモデュロ（２
   ＾ｍ−１）で加算し、その結果をベクトル表現に変換し
   て出力とすることをことを特徴とする特許請求の範囲第
   １項記載の拡張ガロア体上の多項式除算回路。
3. （３）上記除算係数器（Ｋ＿Ｖ）が、この除算処理ユニ
   ット（Ｕ＿ｅ）の遅延ラッチ（Ｒ＿Ｖ）の出力をベクト
   ル表現から原始元αのべき表現に変換して、変換された
   べき指数から除多項式の最高次の係数のべき表現の指数
   値をモデュロ（２＾ｍ−１）で減算し、その結果をベク
   トル表現に変換して出力とすることをことを特徴とする
   特許請求の範囲第１項記載の拡張ガロア体上の多項式除
   算回路。