JP4821613B2 - 誤り訂正符号化装置及びそれに用いる誤り訂正符号化方法 - Google Patents
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Description
という式によって算出される。
m−1個(mは2以上の整数を表す)の長さn(nは2以上の整数を表す)のビット列からなるブロックと長さ(n−r)(rは1からnの間の整数を表す)のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さnのブロックをそれぞれ入力し、多項式乗算を行って長さnのビット系列をそれぞれ出力するm−1個の多項式乗算装置と、
前記m−1個の多項式乗算装置の各出力を加算する加算装置と、
前記長さ(n−r)のブロックと前記加算装置の出力結果とに対して多項式除算を行って長さrの冗長ビット系列を出力する多項式除算装置とを備えている。
m−1個(mは2以上の整数を表す)の多項式乗算装置において、m−1個の長さn(nは2以上の整数を表す)のビット列からなるブロックと長さ(n−r)(rは1からnの間の整数を表す)のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さnのブロックをそれぞれ入力し、多項式乗算を行って長さnのビット系列をそれぞれ出力し、
前記m−1個の多項式乗算装置の各出力を加算装置で加算し、
多項式除算装置において、前記長さ(n−r)のブロックと前記加算装置の出力結果とに対して多項式除算を行って長さrの冗長ビット系列を出力している。
2 r次多項式除算装置
3,4,24,34,124 スイッチ
11,40 シリアルパラレル変換部
12,12−1〜12−(m−1) n−1次多項式乗算装置
13 加算装置
21−1〜21−r,31−1〜31−n,121−1〜121−n レジスタ
22−1〜22−r,32−1〜32−n,122−1〜122−n 排他的論理和演算装置
23−1〜23−(r−1),33,123−1〜123−n 結線,非結線を示すスイッチ
という式に記したように、第2行目の行ベクトルが第1行目の行ベクトルを1ビット左に巡回したものとなっており、以下、第k行目の列ベクトルは(kは2からnの間の整数)、第1行目の行ベクトルをk−1ビット左に巡回したものとなっている。
という式のように定める。ここで、f(x)の次数iの項の係数をfi+1 と記す。集合s(f(x))は多項式f(x)によって定まる、0からn−1の間のn個の整数の部分集合である。
という式を満たすこととする。
という式に示すように、これらのm−1個の商多項式をg(2) (x),g(3) (x),…,g(m) (x)と表す。
と記す(iは1からm−1の間の整数)。このnビット列は、上記の(9)式に示すm−1個の多項式g(2) (x),g(3) (x),…,g(m) (x)によって、
という式によって定める。
という式によって定める。
という式のように定める(kは0から(2S −1)/(2R −1)−1の間の整数とする)。
という式によって定める。尚、(16)式中のTr2S|Sは有限体GF(22S)からGF(2S )へのトレースを表すものとする。0から(2S −1)/(2R −1)−1の間の整数kの中で、多項式ψ(k) (x)が零でないものは全部でm個ある。
という式から判定することができる。
N=nm=(2S +1)(2S −2S-R )
であり、情報ビット列の長さKは少なくとも、
n(m−1)=(2S +1)(2S −2S-R −2R +1)
以上となる。正確には、上記のように、n(m−1)にf(1) (x)とxn −1との最大公約多項式の次数を加えたビット数となる。
という式によって算出することができる。
という式で表される。
という式のように計算される。尚、ψ(0) (x)=0であり、g(x)はψ(3) (x)をψ(1) (x)で、(x455 −1)を法として割り算した際の商多項式を表す。
が上記の条件[(8)式]を満たす時[(8)式中のmをkとする]、f(k) (x)を上記の集合Tの要素に加え、kの値を1つ増加する。多項式の集合Tに含まれる多項式の数が、予め設定した数m(mは2以上の整数)となった時点でTを出力し、処理を終了する(図6ステップS11〜S17)。
とすると、図6の出力TはT={f(1) (x),f(2) (x),…,f(m) (x)}となり、上述した条件[(8)式及び(9)式]を満たす。また、上記の初めに選択した多項式f(x)の零でない項の数をwとすると、Tに含まれる多項式の各々はすべてw個の零でない項を持つ。
という式に記したf5 (x)によって、
とすると、図6に記した処理の出力として、例えばT={f(1) (x),f(2) (x),f(3) (x),f(4) (x)}を得ることができる。
とすると、図6に記した処理の出力として、前記したf5 (x)の場合と同様に、T={f(1) (x),f(2) (x),f(3) (x),f(4) (x)}を得ることができる。この4つの多項式は上述した条件[(8)式及び(9)式]を満たす。この時、符号ビット列の長さN、情報ビット数K、符号化率は、上記のf5 (x)の場合と全く同様に、各々1020、769、0.754であるが、最小距離は、f5 (x)の場合と異なり、14以下となる。また、重み14の符号ビット列の数A14は1530以上となる。
Claims (7)
- 低密度パリティ検査符号を用いる誤り訂正符号化装置であって、
m−1個(mは2以上の整数を表す)の長さn(nは2以上の整数を表す)のビット列からなるブロックと長さ(n−r)(rは1からnの間の整数を表す)のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さnのブロックをそれぞれ入力し、多項式乗算を行って長さnのビット系列をそれぞれ出力するm−1個の多項式乗算装置と、
前記m−1個の多項式乗算装置の各出力を加算する加算装置と、
前記長さ(n−r)のブロックと前記加算装置の出力結果とに対して多項式除算を行って長さrの冗長ビット系列を出力する多項式除算装置とを有することを特徴とする誤り訂正符号化装置。 - 前記多項式除算装置および前記多項式乗算装置は、レジスタと該レジスタの出力に接続される排他的論理和回路とを複数段縦続接続する回路を含み、該排他的論理和回路の出力論理を非反転または反転とするように、所定の多項式演算に基づいて定められる結線によって該排他的論理和回路の出力論理を設定することを特徴とする請求項1記載の誤り訂正符号化装置。
- 前記多項式除算装置内の結線を指定する結線多項式を、2の2S乗個(Sは正の整数)の元からなる有限体の部分集合において、m乗した値が一致しかつ2のS乗個の元からなる有限体へのトレースが零以外の値に一致する元からなる集合によって規定される多項式の中で極小となる極小多項式とし、他の有限体の部分集合によって規定される多項式の前記極小多項式による商多項式を前記多項式乗算装置内の結線を指定する結線多項式とすることを特徴とする請求項2記載の誤り訂正符号化装置。
- 前記多項式除算装置内の結線を指定する結線多項式をランダムに選択し、前記m−1個の多項式乗算装置内の結線を指定するm−1個の結線多項式の各々を前記ランダムに選択した多項式の互いに異なるべき乗によって定めることを特徴とする請求項2記載の誤り訂正符号化装置。
- 低密度パリティ検査符号を用いる誤り訂正符号化方法であって、
m−1個(mは2以上の整数を表す)の多項式乗算装置において、m−1個の長さn(nは2以上の整数を表す)のビット列からなるブロックと長さ(n−r)(rは1からnの間の整数を表す)のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さnのブロックをそれぞれ入力し、多項式乗算を行って長さnのビット系列をそれぞれ出力し、
前記m−1個の多項式乗算装置の各出力を加算装置で加算し、
多項式除算装置において、前記長さ(n−r)のブロックと前記加算装置の出力結果とに対して多項式除算を行って長さrの冗長ビット系列を出力することを特徴とする誤り訂正符号化方法。 - 前記多項式除算装置内の結線を指定する結線多項式を、2の2S乗個(Sは正の整数)の元からなる有限体の部分集合において、m乗した値が一致しかつ2のS乗個の元からなる有限体へのトレースが零以外の値に一致する元からなる集合によって規定される多項式の中で極小となる極小多項式とし、他の有限体の部分集合によって規定される多項式の前記極小多項式による商多項式を前記多項式乗算装置内の結線を指定する結線多項式とすることを特徴とする請求項5記載の誤り訂正符号化方法。
- 前記多項式除算装置内の結線を指定する結線多項式をランダムに選択し、前記m−1個の多項式乗算装置内の結線を指定するm−1個の結線多項式の各々を前記ランダムに選択した多項式の互いに異なるべき乗によって定めることを特徴とする請求項5記載の誤り訂正符号化方法。
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JP4978625B2 (ja) * | 2006-05-12 | 2012-07-18 | 日本電気株式会社 | 誤り訂正符号化方法及び装置 |
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KR100833515B1 (ko) * | 2006-12-05 | 2008-05-29 | 한국전자통신연구원 | 가변 정보 길이 및 가변 부호율을 가진 ldpc 부호의패리티 검사 행렬 생성 방법, 부/복호화 방법 및 이를이용하는 장치 |
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US8266507B2 (en) * | 2007-11-16 | 2012-09-11 | Samsung Electronics Co., Ltd. | Data processing apparatus for operating lens correction and method for compressing and restoring lookup table values |
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CN101582739A (zh) * | 2008-06-27 | 2009-11-18 | 北京新岸线移动多媒体技术有限公司 | 数字广播信号的发送装置、发送方法和发送系统 |
JP4935778B2 (ja) * | 2008-08-27 | 2012-05-23 | 富士通株式会社 | 符号化装置、送信装置および符号化方法 |
JP2010073137A (ja) * | 2008-09-22 | 2010-04-02 | Nec Electronics Corp | 半導体集積回路設計方法及び設計プログラム |
US9122563B2 (en) * | 2009-02-03 | 2015-09-01 | Microsoft Technology Licensing, Llc | Computing minimal polynomials |
CN102541675B (zh) * | 2010-12-23 | 2015-03-11 | 慧荣科技股份有限公司 | 提升错误更正能力的方法、记忆装置及其控制器 |
JP5413701B2 (ja) * | 2011-03-22 | 2014-02-12 | 日本電気株式会社 | 誤り訂正符号化装置、誤り訂正符号化方法および誤り訂正符号化プログラム |
US9190856B2 (en) * | 2013-02-15 | 2015-11-17 | GM Global Technology Operations LLC | Systems and methods for charging multiple vehicle rechargeable energy storage systems |
US10523244B2 (en) * | 2016-08-11 | 2019-12-31 | Zebware Ab | Device and associated methodoloy for encoding and decoding of data for an erasure code |
RU2639661C1 (ru) * | 2016-09-02 | 2017-12-21 | Акционерное общество "Калужский научно-исследовательский институт телемеханических устройств" | Способ умножения и деления элементов конечных полей |
CN112328962B (zh) * | 2020-11-27 | 2021-12-31 | 深圳致星科技有限公司 | 矩阵运算优化方法、装置、设备和可读存储介质 |
CN116757158B (zh) * | 2023-08-11 | 2024-01-23 | 深圳致赢科技有限公司 | 基于半导体存储的数据管理方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63107319A (ja) * | 1986-10-24 | 1988-05-12 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
WO2003048918A1 (en) * | 2001-11-30 | 2003-06-12 | Analog Devices Inc. | Galois field multiplier system |
JP2004072130A (ja) * | 2001-07-18 | 2004-03-04 | Sony Corp | 符号化方法および符号化装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2675971B1 (fr) | 1991-04-23 | 1993-08-06 | France Telecom | Procede de codage correcteur d'erreurs a au moins deux codages convolutifs systematiques en parallele, procede de decodage iteratif, module de decodage et decodeur correspondants. |
US5768296A (en) * | 1994-07-01 | 1998-06-16 | Quantum Corporation | ECC system supporting different-length Reed-Solomon codes whose generator polynomials have common roots |
KR19990003242A (ko) * | 1997-06-25 | 1999-01-15 | 윤종용 | 구조적 펀처드 길쌈부호 부호와 및 복호기 |
US6895547B2 (en) | 2001-07-11 | 2005-05-17 | International Business Machines Corporation | Method and apparatus for low density parity check encoding of data |
US7028247B2 (en) * | 2002-12-25 | 2006-04-11 | Faraday Technology Corp. | Error correction code circuit with reduced hardware complexity |
US7155656B1 (en) * | 2003-05-01 | 2006-12-26 | Hellosoft Inc. | Method and system for decoding of binary shortened cyclic code |
-
2005
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63107319A (ja) * | 1986-10-24 | 1988-05-12 | Ricoh Co Ltd | 拡張ガロア体上の多項式除算回路 |
JP2004072130A (ja) * | 2001-07-18 | 2004-03-04 | Sony Corp | 符号化方法および符号化装置 |
WO2003048918A1 (en) * | 2001-11-30 | 2003-06-12 | Analog Devices Inc. | Galois field multiplier system |
Also Published As
Publication number | Publication date |
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