JP4935778B2 - 符号化装置、送信装置および符号化方法 - Google Patents

符号化装置、送信装置および符号化方法 Download PDF

Info

Publication number
JP4935778B2
JP4935778B2 JP2008218167A JP2008218167A JP4935778B2 JP 4935778 B2 JP4935778 B2 JP 4935778B2 JP 2008218167 A JP2008218167 A JP 2008218167A JP 2008218167 A JP2008218167 A JP 2008218167A JP 4935778 B2 JP4935778 B2 JP 4935778B2
Authority
JP
Japan
Prior art keywords
encoding
unit
data blocks
data block
initial state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008218167A
Other languages
English (en)
Other versions
JP2010056747A (ja
Inventor
裕樹 境
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2008218167A priority Critical patent/JP4935778B2/ja
Priority to US12/479,426 priority patent/US8510623B2/en
Publication of JP2010056747A publication Critical patent/JP2010056747A/ja
Application granted granted Critical
Publication of JP4935778B2 publication Critical patent/JP4935778B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0066—Parallel concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0043—Realisations of complexity reduction techniques, e.g. use of look-up tables

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Description

本発明は、符号化装置、送信装置および符号化方法に関する。
現在、携帯電話システムや無線ＬＡＮ（Local Area Network）などの無線通信システムを含む種々の通信システムが利用されている。通信システムでは、伝搬路において信号のビット誤りが発生することがある。これを補償するため、通信を行う送信装置および受信装置は、誤り訂正符号化技術を用いることが考えられる。送信装置は、データを誤り訂正符号化して送信する。受信装置は、誤り訂正符号化されたデータを復号する。受信データにビット誤りが含まれている場合でも、一定水準以下のビット誤りは、復号の過程で訂正することができる。
誤り訂正符号には、畳み込み符号（ＣＣ：Convolutional Code）や畳み込みターボ符号（ＣＴＣ：Convolutional Turbo Code）など、符号化の際に畳み込み処理を行うものがある。畳み込み処理を行う符号器では、入力信号に基づいて内部状態が遷移する。符号化後の出力信号は、符号化前の入力信号と入力時の内部状態とに基づいて決定される。すなわち、入力信号に対応する出力信号は、それ以前に入力された入力信号にも依存している。このような畳み込み処理が施された符号化データは、例えば、ビタビ（Viterbi）復号法を用いて復号することができる（例えば、特許文献１参照）。
特開２０００−２７８１４４号公報
ところで、畳み込み処理を伴う符号化には、符号化の単位であるデータブロック１つに対し複数回の演算を行ってそのデータブロックを符号化する方法もある。例えば、テイルバイティング（Tail-Biting）という方法では、符号器の終了状態と初期状態との間でも状態を循環させるために、前処理としてデータブロックを符号化して符号器の終了状態を特定する。そして、終了状態から初期状態を決定し、決定した初期状態を用いて同一のデータブロックを再度符号化し、符号化データとして出力する。
このように、畳み込み処理では、演算負荷が高くなることが考えられる。この場合、符号化するデータブロックが短期間に大量に生じると、符号化処理が追いつかず、符号化遅延やバッファメモリの溢れが発生する可能性がある。
本発明はこのような点に鑑みてなされたものであり、畳み込み処理のスループットを効率的に向上することができる符号化装置、送信装置および符号化方法を提供することを目的とする。
上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、複数の要素符号化部と切替部とを有する。複数の要素符号化部それぞれは、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。切替部は、順次受け付けたデータブロックそれぞれを、複数の要素符号化部の何れを用いて符号化するか切り替える。また、切替部は、単位時間当たりのデータブロックの入力量に応じて、複数の要素符号化部の一部の使用を停止する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、複数の要素符号化部と切替部と変換部とを有する。複数の要素符号化部それぞれは、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。切替部は、順次受け付けたデータブロックそれぞれを、複数の要素符号化部の何れを用いて符号化するか切り替える。変換部は、第１のビット幅の信号として受け付けたデータブロックを第１のビット幅より大きい第２のビット幅の信号に変換する。そして、複数の要素符号化部それぞれは、第２のビット幅の信号を並列処理する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、複数の要素符号化部と切替部とを有する。複数の要素符号化部それぞれは、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。切替部は、順次受け付けたデータブロックそれぞれを、複数の要素符号化部の何れを用いて符号化するか切り替える。そして、複数の要素符号化部それぞれは、各データブロックについて、初期状態の決定と符号化とを時分割で実行する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、複数の要素符号化部と切替部とを有する。複数の要素符号化部それぞれは、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。切替部は、順次受け付けたデータブロックそれぞれを、複数の要素符号化部の何れを用いて符号化するか切り替える。そして、複数の要素符号化部それぞれは、初期状態を決定する第１の演算部と、第１の演算部から初期状態を取得してデータブロックを符号化する第２の演算部とを有する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、複数の要素符号化部と切替部とを有する。複数の要素符号化部それぞれは、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。切替部は、順次受け付けたデータブロックそれぞれを、複数の要素符号化部の何れを用いて符号化するか切り替える。そして、複数の要素符号化部それぞれは、データブロックを符号化して終了状態を取得すると共に符号化結果を破棄し、終了状態に基づいて初期状態を決定する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、複数の要素符号化部と切替部と整列部とを有する。複数の要素符号化部それぞれは、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。切替部は、順次受け付けたデータブロックそれぞれを、複数の要素符号化部の何れを用いて符号化するか切り替える。整列部は、複数の要素符号化部から順次出力される符号化後のデータブロックを、データブロックの入力を受け付けた順序に応じて整列する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置が提供される。この符号化装置は、第１の符号化処理部と第２の符号化処理部とインターリーブ部とマルチプレクサとを有する。第１の符号化処理部および第２の符号化処理部それぞれは、データブロックを用いて初期状態を決定し初期状態に基づいてデータブロックを符号化する複数の要素符号化部と、順次受け付けたデータブロックそれぞれを複数の要素符号化部の何れを用いて符号化するか時分割に切り替える切替部とを備える。インターリーブ部は、第２の符号化処理部に入力するデータブロックに対してインターリーブ処理を施す。マルチプレクサは、第１の符号化処理部および第２の符号化処理部から順次出力される符号化後のデータブロックを、データブロックの入力順序に応じて整列する。
また、上記課題を解決するために、送信データをデータブロックの単位で符号化して順次送信する送信装置が提供される。この送信装置は、第１の符号化処理部と第２の符号化処理部とインターリーブ部とマルチプレクサと送信部とを有する。第１の符号化処理部および第２の符号化処理部それぞれは、データブロックを用いて初期状態を決定し初期状態に基づいてデータブロックを符号化する複数の要素符号化部と、順次受け付けたデータブロックそれぞれを複数の要素符号化部の何れを用いて符号化するか切り替える切替部とを備える。インターリーブ部は、第２の符号化処理部に入力するデータブロックに対してインターリーブ処理を施す。マルチプレクサは、第１の符号化処理部および第２の符号化処理部から順次出力される符号化後のデータブロックを、データブロックの入力順序に応じて整列する。送信部は、マルチプレクサから出力される符号化後のデータブロックを変調して送信する。
また、上記課題を解決するために、データブロックの入力を順次受け付けデータブロックそれぞれを符号化する符号化装置の符号化方法が提供される。この符号化方法では、順次受け付けたデータブロックそれぞれを、符号化装置が備える複数の要素符号化部の何れを用いて符号化するかを切り替える。また、複数の要素符号化部それぞれにより、データブロックを用いて初期状態を決定し、初期状態に基づいてデータブロックを符号化する。更に、複数の要素符号化部から順次出力される符号化後のデータブロックを、データブロックの入力を受け付けた順序に応じて整列する。
上記符号化装置、送信装置および符号化方法によれば、畳み込み処理のスループットを効率的に向上することができる。
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態に係る符号化装置を示す図である。符号化装置１０は、符号化の単位であるデータブロックを順次受け付け、各データブロックを符号化して符号化したデータブロックを順次出力する。ここでは、符号化装置１０に入力されるデータブロックの系列をＸ＝｛Ｘ0，Ｘ1，・・・｝と表記する。添え字の数字は、入力順序を表す。符号化装置１０は、符号化処理部１１、１３およびインターリーブ部１２を有する。
符号化処理部１１は、符号化装置１０に入力されたデータブロックをそれぞれ符号化して、データブロックの系列Ｙ＝｛Ｙ0，Ｙ1，・・・｝を生成する。データブロックＹ0はＸ0の符号化結果であり、データブロックＹ1はＸ1の符号化結果である。符号化処理部１１は、切替部１１ａ、要素符号化部１１ｂ，１１ｃ、整列部１１ｄを有する。
切替部１１ａは、符号化装置１０に入力されたデータブロックそれぞれについて、何れの要素符号化部を用いて符号化するか時分割に切り替える。例えば、切替部１１ａは、データブロックＸ0を要素符号化部１１ｂに出力し、データブロックＸ1を要素符号化部１１ｃに出力する。以降、交互に、偶数番目のデータブロックを要素符号化部１１ｂに符号化させ、奇数番目のデータブロックを要素符号化部１１ｃに符号化させるように、出力先を切り替える。
要素符号化部１１ｂ，１１ｃは、それぞれ、切替部１１ａによって割り振られたデータブロックを符号化する。ここで、要素符号化部１１ｂ，１１ｃは、畳み込み処理を行う。まず、入力されたデータブロックを用いて、そのデータブロックに応じた初期状態を決定する。そして、決定した初期状態に基づいて、そのデータブロックを符号化する。なお、初期状態の決定は、例えば、本処理と同じ符号化アルゴリズムでデータブロックを前処理して終了状態を求め、終了状態から初期状態を求めることができる。初期状態の決定と符号化とは、時分割に実行してもよいし、初期状態を決定する演算回路と符号化のための演算回路とを別個に設けてパイプライン処理として実行してもよい。
整列部１１ｄは、要素符号化部１１ｂ，１１ｃから順次出力される符号化後のデータブロックを、符号化装置１０に対し入力されたデータブロックの系列Ｘに応じた順序に整列する。そして、整列部１１ｄは、データブロックの系列Ｙを出力する。
インターリーブ部１２は、符号化装置１０に入力されたデータブロックそれぞれについて、インターリーブ処理を施す。すなわち、データブロックに含まれるビットの順序を所定の手順に従って入れ替える。そして、インターリーブ部１２は、インターリーブ処理後のデータブロックを符号化処理部１３の入力として順次与える。ここでは、インターリーブ処理後のデータブロックの系列をＸ’＝｛Ｘ0’，Ｘ1’，・・・｝と表記する。
符号化処理部１３は、インターリーブ部１２によりインターリーブ処理が施されたデータブロックをそれぞれ符号化して、データブロックの系列Ｚ＝｛Ｚ0，Ｚ1，・・・｝を生成する。データブロックＺ0はＸ0’の符号化結果であり、データブロックＺ1はＸ1’の符号化結果である。符号化処理部１３は、符号化処理部１１と同様の構成により実現することができる。ただし、符号化処理部１１と異なる構成にしてもよい。すなわち、符号化処理部１３は、単一の要素符号化部で畳み込み処理を行うようにしてもよい。また、畳み込み処理の具体的方法は、符号化処理部１１と符号化処理部１３とで同一でもよいし、異なってもよい。
例えば、符号化装置１０は、基本の符号化率が１／３である畳み込みターボ符号の符号化装置として用いることができる。この場合、符号化装置１０は、符号化処理部１１の出力Ｙを第１のパリティＰ１として用いることができる。また、符号化処理部１３の出力Ｚを第２のパリティＰ２として用いることができる。符号化装置１０は、入力されたデータブロックと同一の組織データＳと、それに対応する第１のパリティＰ１および第２のパリティＰ２とを一組として、符号化データとして出力する。
このような符号化装置１０によれば、符号化装置１０が順次受け付けたデータブロックそれぞれを、切替部１１ａが要素符号化部１１ｂ，１１ｃに時分割に割り振る。そして、要素符号化部１１ｂ，１１ｃそれぞれが、切替部１１ａによって割り振られたデータブロックを畳み込み符号化する。このため、符号化するデータブロックが短期間に大量に生じても、高いスループットでデータブロックを処理することができ、符号化遅延や処理待ちのデータブロックを保持するバッファメモリの溢れを防止することができる。
なお、上記の符号化装置１０では、単位時間当たりのデータブロックの入力量が少ないとき（例えば、入力量が所定の閾値より小さいとき）は、複数ある要素符号化部１１ｂ，１１ｃの一部を停止することも可能である。例えば、切替部１１ａは、データブロックの入力量が少ないときは、要素符号化部１１ｂに全てのデータブロックを割り振り、要素符号化部１１ｃへの電源供給をＯＦＦにすることもできる。このように、符号化装置１０は、入力量が少ないときは省電力モードで動作し、入力量が多いときは高スループットモードで動作することができる。
次に、以上のような符号化処理を行う符号化装置を無線通信システムの移動局に適用した場合の例を挙げて説明する。
［第１の実施の形態］
以下、第１の実施の形態を図面を参照して詳細に説明する。
図２は、第１の実施の形態の無線通信システムの構成を示す図である。この無線通信システムは、無線基地局と移動局とが無線通信を行う。この無線通信システムは、無線基地局２０および移動局１００を有する。
無線基地局２０は、移動局１００と無線通信を行う通信装置である。
移動局１００は、無線基地局２０と無線通信が可能な無線端末装置である。移動局１００は、例えば、携帯電話機である。
無線基地局２０および移動局１００は、受信側で伝搬路の雑音に起因するビット誤りを補償する。受信データに含まれるパリティに基づいて、受信側で誤りを検出・訂正する技術は、前方誤り訂正（ＦＥＣ：Forward Error Correction）と呼ばれる。無線基地局２００および移動局１００は、送信するデータを所定のサイズのデータブロック（以下、ＦＥＣブロックと呼ぶ）単位で符号化する。１ＦＥＣブロックのサイズは、例えば、６０バイト（＝４８０ビット）である。
以下では、移動局１００の構成に関して説明するが、無線基地局２０に関しても同様の構成により実現することができる。
図３は、第１の実施の形態の移動局の構成を示すブロック図である。移動局１００は、ＦＥＣブロック生成部１０１、符号化部１０２、インターリーブ部１０３、変調部１０４、送受信部１０５、アンテナ１０６、復調部１０７、デインターリーブ部１０８および復号部１０９を有する。
ＦＥＣブロック生成部１０１は、送信データをＦＥＣブロック単位に分割して符号化部１０２に出力する。
符号化部１０２は、ＦＥＣブロック生成部１０１から取得するＦＥＣブロックを誤り訂正符号化して符号化されたＦＥＣブロック（以下、符号化ブロックという）を生成する畳み込みターボ符号器である。なお、誤り訂正符号化処理の前段に誤り検出符号化処理を行い、更にデータの伝送誤りの補償能力を向上することもできる。符号化部１０２は、生成した符号化ブロックをインターリーブ部１０３に出力する。
インターリーブ部１０３は、符号化部１０２から取得する符号化ブロックを、無線リソース上にインターリーブ処理を施して配置し、無線区間の伝送単位としての無線フレームのデータを生成する。インターリーブ処理により、無線リソースの周波数軸上や時間軸上で符号化ブロックのビット列が所定の順序に並べ替えられる。インターリーブ部１０３は、生成した無線フレームデータを変調部１０４に出力する。
変調部１０４は、インターリーブ部１０３から取得する無線フレームデータを所定の変調方式により変調する。そして、変調により得られたベースバンド信号を送受信部１０５に出力する。
送受信部１０５は、変調部１０４から取得するベースバンド信号を無線伝送路の周波数帯域に周波数変換して送信信号を生成し、生成した送信信号をアンテナ１０６に出力する。また、送受信部１０５は、アンテナ１０６から取得する受信信号を周波数変換してベースバンド信号を取得し、取得したベースバンド信号を復調部１０７に出力する。
アンテナ１０６は、送信・受信共用のアンテナである。アンテナ１０６は、送受信部１０５から取得する送信信号を無線出力する。また、アンテナ１０６は、無線信号を受信して送受信部１０５に出力する。
復調部１０７は、送受信部１０５から取得するベースバンド信号を、所定の復調方法に従って復調する。そして、復調により得られた無線フレームデータをデインターリーブ部１０８に出力する。
デインターリーブ部１０８は、復調部１０７から取得する無線フレームデータに対してデインターリーブ処理を施して符号化ブロックを抽出し、復号部１０９に出力する。
復号部１０９は、符号化部１０２に対応するターボ復号器である。復号部１０９は、デインターリーブ部１０８から取得する符号化ブロックに対して、ビタビ復号による誤り訂正処理を繰り返し実行し、元のデータを復号する。
図４は、符号化部の構成を示すブロック図である。符号化部１０２は、送信データをＦＥＣブロック単位で誤り訂正符号化する畳み込みターボ符号器である。符号化部１０２の出力は、符号化ブロック系列Ｃ＝｛Ｃ0，Ｃ1，・・・｝であり、各要素には入力された系列（Ｓ）、入力ブロックを畳み込み符号化した系列（Ｐ１）および入力ブロックをインターリーブ処理後に畳み込み符号化した系列（Ｐ２）が含まれる。符号化部１０２には、ＦＥＣブロック系列Ｘ＝｛Ｘ0，Ｘ1，・・・｝が入力される。出力Ｓには、符号化部１０２に入力されたＦＥＣブロック系列Ｘが入力順に出力される。
符号化部１０２は、符号化処理部１１０、インターリーブ部１２０、符号化処理部１３０およびマルチプレクサ１４０を有する。
符号化処理部１１０は、ＦＥＣブロック系列Ｘを畳み込み符号化して、Ｘの各ＦＥＣブロックに対応する要素符号化ブロック系列Ｙ＝｛Ｙ0，Ｙ1，・・・｝を生成し、マルチプレクサ１４０に出力する。符号化処理部１１０の出力が上記のＰ１である。
インターリーブ部１２０は、入力されたＦＥＣブロック系列Ｘに含まれるブロックのビット列の順序を所定の手順で入れ替える（インターリーブ処理）。インターリーブ部１２０は、例えば、入力されるＦＥＣブロックを一度図示しないメモリに蓄えて、所定の順序で取り出すことでインターリーブ処理を行う。インターリーブ処理後のＦＥＣブロック系列をＸ’＝｛Ｘ0’，Ｘ1’，・・・｝とする。インターリーブ部１２０は、インターリーブ処理後のブロック系列Ｘ’を符号化処理部１３０に出力する。
符号化処理部１３０は、インターリーブ部１２０から取得するブロック系列Ｘ’を畳み込み符号化して要素符号化ブロック系列Ｚ＝｛Ｚ0，Ｚ1，・・・｝を生成し、マルチプレクサ１４０に出力する。符号化処理部１３０の出力が上記のＰ２である。
マルチプレクサ１４０は、出力Ｓ，Ｐ１，Ｐ２を取得して整列し、符号化ブロック系列Ｃ＝｛Ｃ0，Ｃ1，・・・｝を生成する。ここで、Ｃ0＝｛Ｘ0，Ｙ0，Ｚ0｝，Ｃ1＝｛Ｘ1，Ｙ1，Ｚ1｝，・・・である。マルチプレクサ１４０は、出力Ｓ，Ｐ１，Ｐ２のタイミングを調整するために各出力に適切な遅延量を与えるバッファを備えている。マルチプレクサ１４０は、生成した符号化ブロック系列Ｃをインターリーブ部１０３に出力する。マルチプレクサ１４０の出力は、ターボ符号Ｃ0に関してＸ0，Ｙ0，Ｚ0が直列に構成される。
図５は、要素符号化部の第１の構成例を示すブロック図である。符号化処理部１１０は、切替部１１１、要素符号化部１１２，１１３および整列部１１４を有する。
切替部１１１は、ＦＥＣブロック毎に出力先を切り替えて出力する。例えば、切替部１１１は、入力されたＦＥＣブロック系列Ｘに関し、ブロックＸ0を要素符号化部１１２に出力する。次に、ブロックＸ１を要素符号化部１１３に出力する。以降、偶数番目のＦＥＣブロックを要素符号化部１１２に出力し、奇数番目のＦＥＣブロックを要素符号化部１１３に出力する。
要素符号化部１１２，１１３は、切替部１１１から取得するブロックを畳み込み符号化して要素符号化ブロックを出力する。要素符号化部１１２は、切替部１１１から取得するＦＥＣブロックＸ0，Ｘ2，・・・それぞれに対して、要素符号化ブロックＹ0，Ｙ2，・・・を生成し、整列部１１４に出力する。また、要素符号化部１１３は、切替部１１１から取得するＦＥＣブロックＸ1，Ｘ3，・・・それぞれに対して、要素符号化ブロックＹ1，Ｙ3，・・・を生成し、整列部１１４に出力する。
ここで、要素符号化部１１２，１１３では、畳み込み符号化にテイルバイティングの方法を用いる。テイルバイティングにより、畳み込み演算部で畳み込み符号化に用いられる内部状態（レジスタの値）の状態遷移の系列の初期状態と終了状態とを一致させることで、受信側でビタビ復号を効率的に行うことができる。
なお、レジスタの状態遷移の系列において、初期状態と終了状態が一致するような初期状態をcirculation stateと呼ぶ。ここで、circulation stateは、レジスタの状態を示す初期値Ｓcにより表すことができる。初期値Ｓcは、ＦＥＣブロック単位に求めることができる。
要素符号化部１１２，１１３では、あるＦＥＣブロックに対してレジスタの初期状態を示す初期値Ｓcを求めるために、一度、ＦＥＣブロックの符号化処理を実行して畳み込み演算部のレジスタの終了状態を取得する。次に、終了状態を用いた所定の演算により初期値Ｓcを特定する。そして、取得した初期値Ｓcに基づくレジスタの初期状態を用いて、再度同じＦＥＣブロックの符号化処理を行う。
すなわち、１ＦＥＣブロックの符号化処理には、（１）初期値Ｓcを求めるための前処理ステップ（初期化ステップ）、（２）特定した初期値Ｓcに基づく本番の符号化ステップ、の少なくとも２ＦＥＣブロック分の処理時間が含まれる。ここで、初期化ステップで生成される要素符号化ブロックは破棄される。
要素符号化部１１２，１１３は、符号化処理部１１０内に切替部１１１を介して並列に設けられる。
要素符号化部１１２は、バッファ１１２ａ、セレクタ１１２ｂおよび畳み込み演算部１１２ｃを有する。
バッファ１１２ａは、入力されたＦＥＣブロックを記憶する。
セレクタ１１２ｂは、切替部１１１およびバッファ１１２ａからの入力を切り替えて畳み込み演算部１１２ｃに出力する。セレクタ１１２ｂは、畳み込み演算部１１２ｃの初期化ステップでは、切替部１１１から入力されるＦＥＣブロックを畳み込み演算部１１２ｃに出力する。そして、決定した初期状態での本番の符号化ステップでは、バッファ１１２ａから入力されるＦＥＣブロックを畳み込み演算部１１２ｃに出力する。
畳み込み演算部１１２ｃは、入力されたＦＥＣブロックを畳み込み符号化する畳み込み符号器である。畳み込み演算部１１２ｃは、まず、１ＦＥＣブロック（例えば、Ｘ0とする）を用いて畳み込み符号化処理に用いるレジスタの初期状態を示す初期値Ｓcを求める。その後、再度Ｘ0の入力を受けて畳み符号化処理を行い、要素符号化ブロックＹ0を生成する。畳み込み演算部１１２ｃは、生成した要素符号化ブロックを整列部１１４に出力する。
要素符号化部１１３は、バッファ１１３ａ、セレクタ１１３ｂおよび畳み込み演算部１１３ｃを有する。なお、要素符号化部１１３の構成は、要素符号化部１１２において同一の名称を付したブロックと同一の構成である。
整列部１１４は、要素符号化部１１２から取得する要素符号化ブロックＹ0，Ｙ2，・・・と要素符号化部１１３から取得する要素符号化ブロックＹ1，Ｙ3，・・・とを整列し、要素符号化ブロック系列Ｙの順に出力する。整列部１１４の出力が出力Ｐ１となる。
なお、符号化処理部１３０も、符号化処理部１１０と同様の構成により実現することができる。
図６は、要素符号化部の第１の構成例における畳み込み演算部の構成例を示す図である。畳み込み演算部１１２ｃは、初期化ステップおよび本番の符号化ステップを時分割で実行する。
畳み込み演算部１１２ｃには、ＦＥＣブロックに含まれるビットが順に２ビットを１セットとして入力部Ａ，Ｂに同時入力される。そして、２ビットの入力に対して２ビットの符号化ビットＹ−Ａ，Ｙ−Ｂを出力する。２ビット入力し、２ビットの符号化ビットを出力して１シーケンスとなる。すなわち、畳み込み演算部１１２ｃは、１シーケンスで２ビットの入力に対し、２ビットの符号化ビットを出力するdouble binaryの畳み込み符号器である。例えば、Ｘ0に含まれるビット列“１０１１０１・・・”が、入力部Ａ，Ｂに先頭から（１，０）、（１，１）、（０，１）・・・と順に２ビットずつ入力され、各入力に対応する符号化ビットが出力される。
なお、double binaryの符号器において１ＦＥＣブロックを符号化するために必要なシーケンス数は、（ＦＥＣブロックのビット長）／２となる。例えば、１ＦＥＣブロックのサイズが４８０ビットである場合、１ＦＥＣブロックの符号化に要するシーケンス数は、４８０／２＝２４０となる。ただし、畳み込み演算部１１２ｃは、初期化ステップおよび本番の符号化ステップが必要となるため、各ステップでそれぞれ２４０のシーケンス（計４８０シーケンス）を実行することになる。
畳み込み演算部１１２ｃは、加算器１５１、レジスタ１５２、加算器１５３、レジスタ１５４、加算器１５５、レジスタ１５６、初期値算出部１５７、メモリ１５８，１５９、セレクタ１６０および加算器１６１，１６２を有する。
加算器１５１は、入力部Ａ，Ｂからのビットとレジスタ１５２の出力ビットおよびレジスタ１５６の出力ビットの排他的論理和を演算し、レジスタ１５２、加算器１６１，１６２に出力する。
レジスタ１５２は、加算器１５１から入力される１ビットの情報を保持する遅延回路である。レジスタ１５２は、保持した情報を加算器１５１にフィードバックすると共に、加算器１５３に出力する。レジスタ１５２が保持するビットの値をＳ１とする。
加算器１５３は、入力部Ｂからのビットとレジスタ１５２の出力ビットとの排他的論理和を演算し、その結果をレジスタ１５４に出力する。
レジスタ１５４は、加算器１５３から入力される１ビットの情報を保持する遅延回路である。レジスタ１５４は、保持した情報を加算器１５５，１６１に出力する。レジスタ１５４が保持するビットの値をＳ２とする。
加算器１５５は、入力部Ｂからのビットとレジスタ１５４の出力ビットとの排他的論理和を演算し、その結果をレジスタ１５６に出力する。
レジスタ１５６は、加算器１５５から入力される１ビットの情報を保持する遅延回路である。レジスタ１５６は、保持した情報を加算器１５１にフィードバックすると共に、加算器１６１，１６２に出力する。レジスタ１５６が保持するビットの値をＳ３とする。
なお、レジスタ１５２，１５４，１５６には、初期値算出部１５７およびセレクタ１６０が接続される。レジスタ１５２，１５４，１５６は、初期化ステップにおいて、その終了状態のレジスタの値を初期値算出部１５７に出力する。更に、レジスタ１５２，１５４，１５６は、セレクタ１６０から初期化ステップおよび本番の符号化ステップの開始前には、各ステップに対応する初期値を取得し、保持する。
初期値算出部１５７は、レジスタ１５２，１５４，１５６から初期化ステップの終了状態を取得すると、所定の演算を行い、その演算結果とメモリ１５８に記憶された所定のテーブルとに基づいて初期値ＳCを特定する。初期値算出部１５７は、初期値ＳCに対応するレジスタ１５２，１５４，１５６の初期値｛Ｓ１C，Ｓ２C，Ｓ３C｝をセレクタ１６０に出力する。
メモリ１５８は、初期化ステップの終了状態｛Ｓ１，Ｓ２，Ｓ３｝＝｛Ｓ１N-1，Ｓ２N-1，Ｓ３N-1｝に対応する値Ｓ０N-1を初期値ＳCに対応付けた循環初期値参照テーブルを記憶する。ここで、添え字Ｎ−１は、１ＦＥＣブロックの初期化ステップに要した一連の総数Ｎのシーケンスのうちの最後のシーケンスを示している。
メモリ１５９は、初期化ステップ開始時のレジスタ１５２，１５４，１５６の初期値｛０，０，０｝を記憶する。
セレクタ１６０は、初期化ステップおよび本番の符号化ステップの開始前に、レジスタ１５２，１５４，１５６に入力する初期値を切り替える。セレクタ１６０は、初期化ステップの開始前には、｛Ｓ１，Ｓ２，Ｓ３｝の初期値としてメモリ１５９に記憶された｛０，０，０｝を入力する。また、セレクタ１６０は、本番の符号化ステップの開始前には、｛Ｓ１，Ｓ２，Ｓ３｝の初期値として初期値算出部１５７で特定された｛Ｓ１C，Ｓ２C，Ｓ３C｝を入力する。
加算器１６１は、加算器１５１、レジスタ１５４，１５６の各出力ビットの排他的論理和の演算を行い、符号化ビットＹ−Ａを生成する。加算器１６１は、生成した符号化ビットＹ−Ａを整列部１１４に出力する。
加算器１６２は、加算器１５１およびレジスタ１５６の各出力ビットの排他的論理和の演算を行い、符号化ビットＹ−Ｂを生成する。加算器１６２は、生成した符号化ビットＹ−Ｂを整列部１１４に出力する。
なお、要素符号化部１１３および符号化処理部１３０の各畳み込み演算部に関しても同様の構成とすることができる。
このように第１の構成例では、畳み込み符号化のための２つのステップを１つの畳み込み演算部を各ステップで使い回して実行する。この構成は、要素符号化部１１２の最小構成であり、最小の回路規模で要素符号化部１１２を実現することができる。
ここで、符号化処理部１３０でも同様にして、符号化ビットを生成するので、符号化部１０２が生成する畳み込みターボ符号は、符号化率１／３となる。ただし、符号化ビットとして、復号時の誤り訂正能力が１ビットの符号化ビットで十分である場合には、送信データ量や演算処理量を削減するためにＹ−Ａ，Ｙ−Ｂのうちの一方を省略してもよい。すなわち、２ビットの入力に対して１ビットの符号化ビットを取得する。この場合、符号化部１０２が生成する畳み込みターボ符号は、符号化率１／２となる。
図７は、循環初期値参照テーブルのデータ構造例を示す図である。循環初期値参照テーブル１５８ａは、畳み込み演算部１１２ｃのメモリ１５８に記憶される。
循環初期値参照テーブル１５８ａは、Ｎ＿ｍｏｄ７を示す項目およびＳ０N-1を示す項目が設けられている。各項目の横および縦方向に並べられた情報同士が互いに関連付けられて、１つのシーケンスに関するcirculation stateの情報を構成する。
Ｎ＿ｍｏｄ７を示す項目には、本番の符号化のために要するシーケンス数Ｎを７で除した剰余を示す値が１，２，・・・，６の順に設定される。
Ｓcを示す項目には、circulation stateを示す初期値ＳCが設定される。Ｓcの値は、初期化ステップの終了状態｛Ｓ１N-1，Ｓ２N-1，Ｓ３N-1｝を示す値Ｓ０N-1により場合分けされる。ここで、Ｓ０N-1＝２2×Ｓ１N-1＋２1×Ｓ２N-1＋２0×Ｓ３N-1とする。このとき、Ｓcの値は、Ｓ０N-1の値０，１，・・・，７により場合分けすることができる。
循環初期値参照テーブル１５８ａには、例えば、Ｎ＿ｍｏｄ７が“１”、Ｓ０N-1＝０，１，・・・，７それぞれの値に対して、Ｓcが“０”、“６”、“４”、“２”、“７”、“１”、“３”、“５”という情報が設定される。これは、例えば、シーケンス数Ｎを７で除した剰余が“１”であり、Ｓ０N-1＝３である場合、Ｓc＝２、すなわち、｛Ｓ１c，Ｓ２c，Ｓ３c｝＝｛０，１，０｝であることを示している。同様に、例えば、シーケンス数Ｎを７で除した剰余が“３”であり、Ｓ０N-1＝１である場合、Ｓc＝５、すなわち、｛Ｓ１c，Ｓ２c，Ｓ３c｝＝｛１，０，１｝であることを示している。
このような初期値ＳCを求める演算処理や判定処理は、初期値算出部１５７により実行される。
次に、このような構成を有する移動局１００の符号化処理に関して説明する。
図８は、第１の実施の形態の符号化処理を示すタイミング図である。以下、図８に示す処理をステップ番号に沿って説明する。なお、各ＦＥＣブロックＸ0，Ｘ1，・・・に対応するＳCをそれぞれＳC0，ＳC1，・・・と表記する。
［ステップＳＴ１１］切替部１１１は、ＦＥＣブロックＸ0を要素符号化部１１２に出力する。要素符号化部１１２は、入力されるＦＥＣブロックＸ0により初期値ＳC0を求める。また、バッファ１１２ａにＦＥＣブロックＸ0が保持される。
［ステップＳＴ１２］切替部１１１は、ＦＥＣブロックＸ1を要素符号化部１１３に出力する。要素符号化部１１２は、ステップＳＴ１１で求めた初期値ＳC0に基づいて、バッファ１１２ａから取得するＦＥＣブロックＸ0の符号化処理を実行し、要素符号化ブロックＹ0を生成する。要素符号化部１１３は、入力されるＦＥＣブロックＸ1により初期値ＳC1を求める。また、バッファ１１３ａにＦＥＣブロックＸ1が保持される。
［ステップＳＴ１３］切替部１１１は、ＦＥＣブロックＸ2を要素符号化部１１２に出力する。要素符号化部１１２は、入力されるＦＥＣブロックＸ2により初期値ＳC2を求める。また、バッファ１１２ａでは、ＦＥＣブロックＸ0が消去され、新たに入力されるＦＥＣブロックＸ2が保持される。要素符号化部１１３は、ステップＳＴ１２で求めた初期値ＳC1に基づいて、バッファ１１２ａから取得するＦＥＣブロックＸ1の符号化処理を実行し、要素符号化ブロックＹ1を生成する。
［ステップＳＴ１４］切替部１１１は、ＦＥＣブロックＸ3を要素符号化部１１３に出力する。要素符号化部１１２は、ステップＳＴ１３で求めた初期値ＳC2に基づいて、バッファ１１２ａから取得するＦＥＣブロックＸ2の符号化処理を実行し、要素符号化ブロックＹ2を生成する。要素符号化部１１３は、入力されるＦＥＣブロックＸ3により初期値ＳC3を求める。また、バッファ１１３ａでは、ＦＥＣブロックＸ1が消去され、新たに入力されるＦＥＣブロックＸ3が保持される。
以降、ＦＥＣブロック系列Ｘの全てのＦＥＣブロックの処理が完了するまで同様の処理が実行される。
このように、要素符号化部１１２，１１３を切り替えて用いることで、連続的に入力される全てのＦＥＣブロックに対して、その符号化処理の遅延時間を２ＦＥＣブロック分の処理時間とすることができる。これは、初期化ステップおよび符号化ステップを含む最小の処理時間である。
次に、比較のため要素符号化部が片面のみである場合に関して説明する。要素符号化部が片面のみであるとは、例えば、符号化処理部１１０に要素符号化部１１２のみが存在する構成である。
図９は、要素符号化部が片面のみの場合の符号化処理を示すタイミング図である。以下、図９に示す処理をステップ番号に沿って説明する。また、比較のための仮定的な構成であるので、各部の名称に符号を付さずに説明する。
［ステップＳＴ２１］符号化処理部に、ＦＥＣブロックＸ0が入力される。要素符号化部は、入力されるＦＥＣブロックＸ0により初期値ＳC0を求める。また、要素符号化部のバッファ（以下、単にバッファという）にＦＥＣブロックＸ0が保持される。
［ステップＳＴ２２］符号化処理部にＦＥＣブロックＸ1が入力される。要素符号化部は、ステップＳＴ２１で求めた初期値ＳC0に基づいて、バッファから取得するＦＥＣブロックＸ0の符号化処理を実行し、要素符号化ブロックＹ0を生成する。また、バッファには、ＦＥＣブロックＸ1が新たに保持される。
［ステップＳＴ２３］符号化処理部にＦＥＣブロックＸ2が入力される。要素符号化部は、ＦＥＣブロックＸ1をバッファから取得し、初期値ＳC1を求める。バッファでは、ＦＥＣブロックＸ0が消去され、ＦＥＣブロックＸ1，新たに入力されるＸ2が保持される。
［ステップＳＴ２４］符号化処理部にＦＥＣブロックＸ3が入力される。要素符号化部は、ステップＳＴ２３で求めた初期値ＳC1に基づいて、バッファから取得するＦＥＣブロックＸ1の符号化処理を実行し、要素符号化ブロックＹ1を生成する。また、バッファには、ＦＥＣブロックＸ3が新たに保持される。
［ステップＳＴ２５］符号化処理部にＦＥＣブロックＸ4が入力される。要素符号化部は、ＦＥＣブロックＸ2をバッファから取得し、初期値ＳC2を求める。バッファでは、ＦＥＣブロックＸ1が消去され、ＦＥＣブロックＸ2，Ｘ3、新たに入力されるＸ4が保持される。
［ステップＳＴ２６］符号化処理部にＦＥＣブロックＸ5が入力される。要素符号化部は、ステップＳＴ２５で求めた初期値ＳC2に基づいて、バッファから取得するＦＥＣブロックＸ2の符号化処理を実行し、要素符号化ブロックＹ2を生成する。また、バッファには、ＦＥＣブロックＸ5が新たに保持される。
以降、ＦＥＣブロック系列Ｘの全てのＦＥＣブロックの処理が完了するまで同様の処理が実行される。
このように、要素符号化部で単一の畳み込み演算部を用いて符号化処理を行うとすると、ＦＥＣブロックの入力速度に対して、符号化処理が追いつかず、後段のＦＥＣブロックほど、処理遅延が大きくなる。また、ＦＥＣブロックの数が多いほどバッファリングの必要なデータ量も多くなるため、大きな容量のバッファを備える必要があり、回路規模が増大する。
しかし、符号化処理部１１０では、要素符号化部１１２，１１３をＦＥＣブロック単位で切り替えて用いるものとしている。このため、図８で示したようにバッファ１１２ａ，１１３ａに保持されるＦＥＣブロックも常に１ＦＥＣブロック分となり、保持しておくべきデータ量を最小限に抑えることができる。これにより、最小限の回路規模で要素符号化部１１２，１１３を実現することが可能となる。
図１０は、要素符号化部の第２の構成例を示すブロック図である。なお、第２の構成例を第１の構成例の符号と区別して説明するために符号化処理部２１０の構成として示す。符号化処理部２１０は、符号化部１０２において符号化処理部１１０と置き換えることができる。符号化処理部２１０は、切替部２１１、要素符号化部２１２，２１３および整列部２１４を有する。切替部２１１および整列部２１４は、図４において同一の名称を付して説明したブロックと同一の構成である。
要素符号化部２１２，２１３は、符号化処理部２１０内に切替部２１１を介して並列に設けられる。要素符号化部２１２，２１３の出力は、整列部２１４により整列される。
要素符号化部２１２は、畳み込み演算部２１２ａ、バッファ２１２ｂおよび畳み込み演算部２１２ｃを有する。
畳み込み演算部２１２ａは、初期値ＳCを求め畳み込み演算部２１２ｃに出力する。
バッファ２１２ｂは、入力されたＦＥＣブロックを記憶する。
畳み込み演算部２１２ｃは、畳み込み演算部２１２ａから取得するレジスタの初期値ＳCとバッファ２１２ｂから取得するＦＥＣブロック（例えば、Ｘ0とする）とに基づいて、Ｘ0を畳み込み符号化し、要素符号化ブロックＹ0を生成する。畳み込み演算部２１２ｃは、生成した要素符号化ブロックを整列部２１４に出力する。
要素符号化部２１３は、畳み込み演算部２１３ａ、バッファ２１３ｂおよび畳み込み演算部２１３ｃを有する。なお、要素符号化部２１３のこれらの構成は、要素符号化部２１２において同一の名称を付したブロックと同一の構成である。
図１１は、要素符号化部の第２の構成例における畳み込み演算部の構成例を示す図である。畳み込み演算部２１２ａは、初期化ステップで利用される。畳み込み演算部２１２ｃは、本番の符号化ステップで利用される。
畳み込み演算部２１２ａには、ＦＥＣブロックに含まれるビットが２ビットずつ入力部Ｅ，Ｆに入力される。第１の構成例と同様に、初期値ＳCを求めるために必要なシーケンス数は、（ＦＥＣブロックのビット長）／２となる。例えば、１ＦＥＣブロックのサイズが４８０ビットである場合、初期値ＳCを求めるために要するシーケンス数は、４８０／２＝２４０となる。
畳み込み演算部２１２ａは、加算器２５１、レジスタ２５２、加算器２５３、レジスタ２５４、加算器２５５、レジスタ２５６、初期値算出部２５７およびメモリ２５８を有する。これらの構成は、図６に示した畳み込み演算部１１２ｃに示す加算器１５１、レジスタ１５２、加算器１５３、レジスタ１５４、加算器１５５、レジスタ１５６、初期値算出部１５７およびメモリ１５８にそれぞれ対応し、同様の機能を有する。
なお、レジスタ２５２，２５４，２５６に保持されるビット値をそれぞれ｛Ｓ４，Ｓ５，Ｓ６｝と表すと、｛Ｓ４，Ｓ５，Ｓ６｝の初期値には｛０，０，０｝が入力される。
また、初期値算出部２５７は、初期値ＳCを特定して畳み込み演算部２１２ｃのレジスタ２６２，２６４，２６６に出力する。
畳み込み演算部２１２ｃは、バッファ２１２ｂから取得するＦＥＣブロックを、初期値算出部２５７から取得する初期値ＳCを用いて畳み込み符号化する。畳み込み演算部２１２ｃには、ＦＥＣブロックに含まれるビットが順に２ビットずつ入力部Ｉ，Ｊに入力される。そして、この入力に対し、符号化ビットＹ−Ｉ，Ｙ−Ｊ（それぞれ１ビット、計２ビット）を出力する。また、１ＦＥＣブロックの符号化に要するシーケンス数は、畳み込み演算部２１２ａと同様に（ＦＥＣブロックのビット長）／２であり、１ＦＥＣブロックのサイズが４８０ビットであれば、２４０シーケンスである。
畳み込み演算部２１２ｃは、加算器２６１、レジスタ２６２、加算器２６３、レジスタ２６４、加算器２６５、レジスタ２６６および加算器２６７，２６８を有する。これらの構成も、畳み込み演算部２１２ａと同様に、図６に示した畳み込み演算部１１２ｃに示す加算器１５１、レジスタ１５２、加算器１５３、レジスタ１５４、加算器１５５、レジスタ１５６および加算器１６１，１６２にそれぞれ対応し、同様の機能を有する。
なお、レジスタ２６２，２６４，２６６に保持されるビット値をそれぞれ｛Ｓ７，Ｓ８，Ｓ９｝と表すと、｛Ｓ７，Ｓ８，Ｓ９｝の初期値には、初期値算出部２５７で特定されたＳC＝｛Ｓ７C，Ｓ８C，Ｓ９C｝が入力される。
また、要素符号化部２１３の各畳み込み演算部に関しても同様の構成とすることができる。
このように第２の構成例では、畳み込み符号化のための２つのステップを２つの畳み込み演算部のパイプライン処理により実行する。これにより、第１の構成例と同クロックで２倍のスループットを得ることができる。この構成を用いると、例えば、第１の構成例と比較してＦＥＣブロックが２倍の速さで入力される場合にも図８，９で示した効果と同様の効果を得ることができる。
［第２の実施の形態］
以下、第２の実施の形態を図面を参照して詳細に説明する。前述の第１の実施の形態との相違点を中心に説明し、同様の事項については説明を省略する。
第２の実施の形態に係る無線通信システムは、図２に示した第１の実施の形態に係る無線通信システムと同様のシステム構成によって実現できる。
図１２は、第２の実施の形態の移動局の構成を示すブロック図である。移動局１００ａは、ＦＥＣブロック生成部１０１、制御部１０１ａおよび符号化部１０２を有する。なお、インターリーブ部１０３、送受信部１０５、アンテナ１０６、デインターリーブ部１０８および復号部１０９は、省略してある。ＦＥＣブロック生成部１０１、符号化部１０２および省略したその他の構成は、図３において同一の符号を付して説明したブロックと同様の構成である。
なお、符号化部１０２には、内部の構成として符号化処理部１１０、インターリーブ部１２０および符号化処理部１３０を示してある（マルチプレクサ１４０は省略）。これらの構成は、図４において同一の符号を付して説明したブロックと同様の構成である。
更に、符号化処理部１１０には、内部の構成として切替部１１１、要素符号化部１１２，１１３および整列部１１４を示してある。これらの構成は、図５において同一の符号を付して説明したブロックと同様の構成である。また、符号化処理部１３０は、切替部１３１、要素符号化部１３２，１３３および整列部１３４を有している。これら各構成は、それぞれ符号化処理部１１０の切替部１１１、要素符号化部１１２，１１３および整列部１１４に対応する。
制御部１０１ａは、送信データが発生するとＦＥＣブロック生成部１０１に、そのＦＥＣブロックの送信レートを指示する。送信レートは、単位時間におけるＦＥＣブロックの符号化部１０２への入力量を決定する。制御部１０１ａは、例えば、送信データのサイズが大きい場合には送信レートを高く設定し、送信データのサイズが小さい場合には低く設定する。そして、制御部１０１ａは、ＦＥＣブロック生成部１０１にＦＥＣブロックを間欠的に出力するよう指示する。
また、制御部１０１ａは、送信レートが低い場合、符号化部１０２の要素符号化部１１２，１３２のみにＦＥＣブロックを出力するよう切替部１１１を制御する。
ここで、以下の説明では、符号化処理部１１０，１３０の構成として図５に示す第１の構成例を用いるものとする。
次に、このような構成を有する移動局１００ａのデータ送信処理に関して説明する。
図１３は、第２の実施の形態の送信処理の手順を示すフローチャートである。以下、図１３に示す処理をステップ番号に沿って説明する。
［ステップＳ１１］制御部１０１ａは、無線基地局２０への送信データが発生したことを検知する。
［ステップＳ１２］制御部１０１ａは、送信レートを低く設定可能か否かを判定する。設定可能な場合、処理がステップＳ１３に移される。設定不可な場合、処理がステップＳ１５に移される。
［ステップＳ１３］制御部１０１ａは、ＦＥＣブロック生成部１０１にＦＥＣブロックを間欠的に出力するよう指示する。これにより、ＦＥＣブロック生成部１０１は、ある時間帯で１ＦＥＣブロックを出力すると次の１ＦＥＣブロック分の時間帯は、ＦＥＣブロックの出力を停止するというように間欠出力を開始する。
［ステップＳ１４］制御部１０１ａは、符号化部１０２に対して、符号化処理部１１０，１３０が片面動作するよう設定する。
［ステップＳ１５］制御部１０１ａは、符号化部１０２に対して、符号化処理部１１０，１３０が両面動作、すなわち、要素符号化部１１２，１１３，１３２，１３３を用いて畳み込みターボ符号化処理を実行するよう設定する。
［ステップＳ１６］符号化部１０２は、ＦＥＣブロック生成部１０１から間欠的に取得するＦＥＣブロックを畳み込みターボ符号化し、インターリーブ部１０３に出力する。
［ステップＳ１７］インターリーブ部１０３は、符号化部１０２から取得する符号化ブロックにインターリーブ処理を施して送受信部１０５に出力する。そして、送受信部１０５は、インターリーブ部１０３から取得するインターリーブ処理後の符号化ブロックを用いて無線フレームデータを生成し、生成した無線フレームデータをアンテナ１０６を介して無線基地局２０に無線送信する。
このようにして、制御部１０１ａは、データの送信レートが低い場合には符号化処理部１１０，１３０を片面動作させる。
なお、上記ステップＳ１２の送信レートの判定は、要素符号化部を３つ以上備える場合にも適用可能である。この場合、送信レートを複数の閾値により複数段階で判定し、判定結果に応じて停止させる要素符号化部の数を決定するようにする。
図１４は、第２の実施の形態の符号化処理を示すタイミング図である。以下、図１４に示す処理をステップ番号に沿って説明する。
［ステップＳＴ３１］切替部１１１は、ＦＥＣブロックＸ0を要素符号化部１１２に出力する。要素符号化部１１２は、入力されるＦＥＣブロックＸ0により初期値ＳC0を求める。また、バッファ１１２ａにＦＥＣブロックＸ0が保持される。
［ステップＳＴ３２］要素符号化部１１２は、ステップＳＴ３１で求めた初期値ＳC0に基づいて、バッファ１１２ａから取得するＦＥＣブロックＸ0の符号化処理を実行し、要素符号化ブロックＹ0を生成する。
［ステップＳＴ３３］切替部１１１は、ＦＥＣブロックＸ1を要素符号化部１１２に出力する。要素符号化部１１２は、入力されるＦＥＣブロックＸ1により初期値ＳC1を求める。また、バッファ１１２ａでは、ＦＥＣブロックＸ0が消去され、新たに入力されるＦＥＣブロックＸ1が保持される。
［ステップＳＴ３４］要素符号化部１１２は、ステップＳＴ３３で求めた初期値ＳC1に基づいて、バッファ１１２ａから取得するＦＥＣブロックＸ1の符号化処理を実行し、要素符号化ブロックＹ1を生成する。
以降、ＦＥＣブロック系列Ｘの全てのＦＥＣブロックの処理が完了するまで同様の処理が実行される。
このように、低送信レート時には、要素符号化部１１３による符号化処理を不要とすることができる。このため、要素符号化部１１０を片面で動作させることができる。これにより、要素符号化部１１３に対する電力供給を停止させることができ、低送信レート時の消費電力を抑えることができる。なお、符号化処理部１３０に関しても同様である。
なお、符号化処理部１１０，１３０の構成として図５に示す第１の構成例を用いるものとしたが、図１０に示す第２の構成例を用いる場合にも同様の効果を得ることができる。
［第３の実施の形態］
以下、第３の実施の形態を図面を参照して詳細に説明する。前述の第１の実施の形態との相違点を中心に説明し、同様の事項については説明を省略する。
第３の実施の形態に係る無線通信システムは、図２に示した第１の実施の形態に係る無線通信システムと同様のシステム構成によって実現できる。また、第３の実施の形態に係る移動局の構成は、図３に示した第１の実施の形態に係る移動局１００と同様の構成によって実現できる。ただし、符号化部の構成が異なる。
図１５は、第３の実施の形態の符号化部の構成を示すブロック図である。符号化部１０２ｂは、符号化処理部１１０、インターリーブ部１２０、符号化処理部１３０、マルチプレクサ１４０およびＳ／Ｐ（Serial to Parallel）変換部１５０を有する。符号化処理部１１０、インターリーブ部１２０、符号化処理部１３０、マルチプレクサ１４０は、図４において同一の符号を付して説明したブロックと同様の構成である。ただし、符号化部１０２ｂ内の各部では、符号化部１０２が同時処理可能なビット幅よりも広いビット幅での信号の並列処理が可能である。
Ｓ／Ｐ変換部１５０は、ＦＥＣブロック生成部１０１から符号化部１０２ｂの各部への伝送幅（ビット幅）を広げる。例えば、ＦＥＣブロック生成部１０１から１６ビットのビット幅で入力されるＦＥＣブロックを符号化部１０２ｂの各部に対して、２倍の３２ビットのビット幅で出力する。
ここで、以下の説明では、符号化処理部１１０，１３０の構成として図５に示す第１の構成例を用いるものとする。
次に、このような構成の符号化部１０２ｂによる符号化処理に関して説明する。
図１６は、第３の実施の形態の符号化処理を示すタイミング図である。以下の説明では、Ｓ／Ｐ変換部１５０は、第１，２の実施の形態と比べて、２倍のビット幅（例えば、１６ビットから３２ビット）に変換してＦＥＣブロックを符号化部１０２ｂの各部に出力するものとする。この場合、Ｓ／Ｐ変換部１５０から符号化部１０２ｂに対して１ＦＥＣブロックを入力するために要する時間は、ＦＥＣブロック生成部１０１の出力速度は変わらないため、第１，２の実施の形態と変わらない。ただし、符号化部１０２ｂの内部で実行される符号化処理やインターリーブ処理は、２倍のビット幅で実行可能であるため、その処理時間は第１，２の実施の形態と比べて１／２となる。
以下、図１６に示す処理をステップ番号に沿って説明する。
［ステップＳＴ４１］切替部１１１は、ＦＥＣブロックＸ0を要素符号化部１１２に出力する。要素符号化部１１２は、入力されるＦＥＣブロックＸ0により初期値ＳC0を求める。更に、インターリーブ部１２０にもＦＥＣブロックＸ0が入力される（以下、インターリーブ部１２０への入力は特に記載しない）。
［ステップＳＴ４２］切替部１１１は、ＦＥＣブロックＸ1を要素符号化部１１３に出力する。要素符号化部１１２は、ステップＳＴ４１で求めた初期値ＳC0に基づいて、ＦＥＣブロックＸ0の符号化処理を実行し、要素符号化ブロックＹ0を生成する。要素符号化部１１３は、入力されるＦＥＣブロックＸ1により初期値ＳC1を求める。更に、インターリーブ部１２０は、インターリーブ処理後のＦＥＣブロックＸ0’を符号化処理部１３０に出力し、切替部１３１はＸ0’を要素符号化部１３２に出力する。要素符号化部１３２は、入力されるＦＥＣブロックＸ0’により初期値ＳC0’を求める。
［ステップＳＴ４３］切替部１１１は、ＦＥＣブロックＸ1の要素符号化部１１３への出力を継続する。要素符号化部１１３は、ＦＥＣブロックＸ1により初期値ＳC1を求める処理を継続する。要素符号化部１３２は、ステップＳＴ４２で求めた初期値ＳC0’に基づいて、ＦＥＣブロックＸ0’の符号化処理を実行し、要素符号化ブロックＺ0を生成する。
［ステップＳＴ４４］切替部１１１は、ＦＥＣブロックＸ2を要素符号化部１１２に出力する。要素符号化部１１２は、入力されるＦＥＣブロックＸ2により初期値ＳC2を求める。要素符号化部１１３は、ステップＳＴ４２，ＳＴ３３で求めた初期値ＳC1に基づいて、ＦＥＣブロックＸ1の符号化処理を実行し、要素符号化ブロックＹ1を生成する。更に、インターリーブ部１２０は、インターリーブ処理後のＦＥＣブロックＸ1’を符号化処理部１３０に出力し、切替部１３１はＸ1’を要素符号化部１３２に出力する。要素符号化部１３２は、入力されるＦＥＣブロックＸ1’により初期値ＳC1’を求める。
［ステップＳＴ４５］切替部１１１は、ＦＥＣブロックＸ2の要素符号化部１１２への出力を継続する。要素符号化部１１２は、ＦＥＣブロックＸ2により初期値ＳC2を求める処理を継続する。要素符号化部１３２は、ステップＳＴ４４で求めた初期値ＳC1’に基づいて、ＦＥＣブロックＸ1’の符号化処理を実行する。
以降、ＦＥＣブロック系列Ｘの全てのＦＥＣブロックの処理が完了するまで同様の処理が、要素符号化部１１２，１１３，１３２により繰り返し実行される。
このように、符号化部１０２ｂ内部の同時処理可能なビット幅を例えば２倍に増やすことで、要素符号化部１１２，１１３の符号化処理の遅延時間を１．５ＦＥＣブロック分とすることができる。また、要素符号化部１３２の符号化処理の遅延時間を１ＦＥＣブロック分とすることができる。すなわち、第１，第２の実施の形態に比べて、要素符号化部１１２，１１３は０．５ＦＥＣブロック分、符号化処理部１３２は１ＦＥＣブロック分の処理遅延を更に短縮できる。
また、符号化部１０２ｂにおいて、その出力Ｓと符号化処理部１１０の出力Ｐ１の出力タイミングの差が１．５ＦＥＣブロック分となる。これは、第１，２の実施の形態におけるタイミング差２ＦＥＣブロック分に比べて０．５ＦＥＣブロック分小さい。また、出力Ｓと符号化処理部１３０の出力Ｐ２の出力タイミングの差が２ＦＥＣブロック分となる。これは、第１，２の実施の形態におけるタイミング差３ＦＥＣブロック分と比べて１ＦＥＣブロック分小さい。このように、マルチプレクサ１４０で出力Ｐ１，Ｐ２のバッファリングに必要な容量を小さくすることができるため、回路規模を縮小することができる。
更に、符号化処理部１３０において要素符号化部１３３により符号化処理が不要となるため、要素符号化部１３３に電力を供給しない、または、要素符号化部１３３を符号化処理部１３０から省くことが可能となる。
図１７は、第３の実施の形態の要素符号化部を一部省略した構成を示す図である。符号化部１０２ｂでは、上記に示したように要素符号化部１３２のみの処理で畳み込みターボ符号化処理を実行することができるため、要素符号化部１３３を省略することができる。このようにすることで、符号化部１０２ｂの回路規模を小さくすることが可能となり、また、消費電力の低減を図ることができる。
なお、符号化処理部１１０，１３０の構成として図５に示す第１の構成例を用いるものとしたが、図１０に示す第２の構成例を用いる場合にも上記の図１６，１７に示した効果と同様の効果を得ることができる。
また、無線通信システムを例に挙げて説明したが、固定通信等、他の無線通信システムに適用することも可能である。
以上、本件の符号化装置、送信装置および符号化方法を図示の実施の形態に基づいて説明したが、これらに限定されるものではなく、各部の構成は同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物や工程が付加されてもよい。更に、前述した実施の形態のうちの任意の２以上の構成（特徴）を組み合わせたものであってもよい。
本実施の形態に係る符号化装置を示す図である。 第１の実施の形態の無線通信システムの構成を示す図である。 第１の実施の形態の移動局の構成を示すブロック図である。 符号化部の構成を示すブロック図である。 要素符号化部の第１の構成例を示すブロック図である。 要素符号化部の第１の構成例における畳み込み演算部の構成例を示す図である。 循環初期値参照テーブルのデータ構造例を示す図である。 第１の実施の形態の符号化処理を示すタイミング図である。 要素符号化部が片面のみの場合の符号化処理を示すタイミング図である。 要素符号化部の第２の構成例を示すブロック図である。 要素符号化部の第２の構成例における畳み込み演算部の構成例を示す図である。 第２の実施の形態の移動局の構成を示すブロック図である。 第２の実施の形態の送信処理の手順を示すフローチャートである。 第２の実施の形態の符号化処理を示すタイミング図である。 第３の実施の形態の符号化部の構成を示すブロック図である。 第３の実施の形態の符号化処理を示すタイミング図である。 第３の実施の形態の要素符号化部を一部省略した構成を示す図である。
符号の説明
１０ 符号化装置
１１，１３ 符号化処理部
１１ａ 切替部
１１ｂ，１１ｃ 要素符号化部
１１ｄ 整列部
１２ インターリーブ部

Claims (9)

  1. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、
    順次受け付けた前記データブロックそれぞれを、前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、
    を有し、
    前記切替部は、単位時間当たりの前記データブロックの入力量に応じて、前記複数の要素符号化部の一部の使用を停止する、
    ことを特徴とする符号化装置。
  2. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、
    順次受け付けた前記データブロックそれぞれを、前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、
    第１のビット幅の信号として受け付けた前記データブロックを前記第１のビット幅より大きい第２のビット幅の信号に変換する変換部と、
    を有し、
    前記複数の要素符号化部それぞれは、前記第２のビット幅の信号を並列処理する、
    ことを特徴とする符号化装置。
  3. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、
    順次受け付けた前記データブロックそれぞれを、前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、
    を有し、
    前記複数の要素符号化部それぞれは、各データブロックについて、前記初期状態の決定と符号化とを時分割で実行する、
    ことを特徴とする符号化装置。
  4. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、
    順次受け付けた前記データブロックそれぞれを、前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、
    を有し、
    前記複数の要素符号化部それぞれは、前記初期状態を決定する第１の演算部と、前記第１の演算部から前記初期状態を取得して前記データブロックを符号化する第２の演算部とを有する、
    ことを特徴とする符号化装置。
  5. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、
    順次受け付けた前記データブロックそれぞれを、前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、
    を有し、
    前記複数の要素符号化部それぞれは、前記データブロックを符号化して終了状態を取得すると共に符号化結果を破棄し、前記終了状態に基づいて前記初期状態を決定する、
    ことを特徴とする符号化装置。
  6. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、
    順次受け付けた前記データブロックそれぞれを、前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、
    前記複数の要素符号化部から順次出力される符号化後のデータブロックを、前記データブロックの入力を受け付けた順序に応じて整列する整列部と、
    を有することを特徴とする符号化装置。
  7. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置であって、
    前記データブロックを用いて初期状態を決定し前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、順次受け付けた前記データブロックそれぞれを前記複数の要素符号化部の何れを用いて符号化するか時分割に切り替える切替部と、を備える第１の符号化処理部および第２の符号化処理部と、
    前記第２の符号化処理部に入力する前記データブロックに対してインターリーブ処理を施すインターリーブ部と、
    前記第１の符号化処理部および前記第２の符号化処理部から順次出力される符号化後のデータブロックを、前記データブロックの入力順序に応じて整列するマルチプレクサと、
    を有することを特徴とする符号化装置。
  8. 送信データをデータブロックの単位で符号化して順次送信する送信装置であって、
    前記データブロックを用いて初期状態を決定し前記初期状態に基づいて前記データブロックを符号化する複数の要素符号化部と、順次受け付けた前記データブロックそれぞれを前記複数の要素符号化部の何れを用いて符号化するか切り替える切替部と、を備える第１の符号化処理部および第２の符号化処理部と、
    前記第２の符号化処理部に入力する前記データブロックに対してインターリーブ処理を施すインターリーブ部と、
    前記第１の符号化処理部および前記第２の符号化処理部から順次出力される符号化後のデータブロックを、前記データブロックの入力順序に応じて整列するマルチプレクサと、
    前記マルチプレクサから出力される前記符号化後のデータブロックを変調して送信する送信部と、
    を有することを特徴とする送信装置。
  9. データブロックの入力を順次受け付け前記データブロックそれぞれを符号化する符号化装置の符号化方法であって、
    順次受け付けた前記データブロックそれぞれを、前記符号化装置が備える複数の要素符号化部の何れを用いて符号化するかを切り替え、
    前記複数の要素符号化部それぞれにより、前記データブロックを用いて初期状態を決定し、前記初期状態に基づいて前記データブロックを符号化し、
    前記複数の要素符号化部から順次出力される符号化後のデータブロックを、前記データブロックの入力を受け付けた順序に応じて整列する、
    ことを特徴とする符号化方法。
JP2008218167A 2008-08-27 2008-08-27 符号化装置、送信装置および符号化方法 Expired - Fee Related JP4935778B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008218167A JP4935778B2 (ja) 2008-08-27 2008-08-27 符号化装置、送信装置および符号化方法
US12/479,426 US8510623B2 (en) 2008-08-27 2009-06-05 Encoder, transmission device, and encoding process

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008218167A JP4935778B2 (ja) 2008-08-27 2008-08-27 符号化装置、送信装置および符号化方法

Publications (2)

Publication Number Publication Date
JP2010056747A JP2010056747A (ja) 2010-03-11
JP4935778B2 true JP4935778B2 (ja) 2012-05-23

Family

ID=41725407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008218167A Expired - Fee Related JP4935778B2 (ja) 2008-08-27 2008-08-27 符号化装置、送信装置および符号化方法

Country Status (2)

Country Link
US (1) US8510623B2 (ja)
JP (1) JP4935778B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8370706B2 (en) * 2009-10-02 2013-02-05 Infinera Corporation Interleaved correction code transmission
JP2011176597A (ja) * 2010-02-24 2011-09-08 Panasonic Corp 符号化装置及び符号化方法
CN103141066B (zh) * 2010-10-12 2015-06-10 松下电器产业株式会社 发送电路、接收电路、发送方法、接收方法、通信系统及其通信方法
JP2012109841A (ja) * 2010-11-18 2012-06-07 Jvc Kenwood Corp 送信装置、受信装置、送信方法、受信方法
US10693587B2 (en) * 2017-07-10 2020-06-23 Kandou Labs, S.A. Multi-wire permuted forward error correction
WO2021044765A1 (ja) * 2019-09-04 2021-03-11 株式会社日立国際電気 通信システム及び通信方法
WO2024077168A2 (en) * 2022-10-07 2024-04-11 Microchip Technology Incorporated Apparatus and method for processing transmit data in a transmit data path including parallel fec encoding

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999905A (en) * 1995-12-13 1999-12-07 Sony Corporation Apparatus and method for processing data to maintain continuity when subsequent data is added and an apparatus and method for recording said data
JP3582056B2 (ja) 1999-03-19 2004-10-27 富士通株式会社 ターボ復号器
JP3246471B2 (ja) 1999-03-31 2002-01-15 日本電気株式会社 マルチレート送信装置
US6775274B1 (en) * 2000-01-27 2004-08-10 International Business Machines Corporation Circuit and method for providing secure communication over data communication interconnects
FR2807895B1 (fr) * 2000-04-18 2002-06-07 Canon Kk Procedes et dispositifs de codage et de decodage et systemes les mettant en oeuvre
JP2002009633A (ja) * 2000-06-19 2002-01-11 Mitsubishi Electric Corp 復号回路および復号方法、並びに符号化回路および符号化方法
KR100369561B1 (ko) 2000-11-08 2003-01-29 학교법인 한국정보통신학원 터보 코드용 인코더 및 디코더
CN1320809C (zh) * 2001-08-29 2007-06-06 佳能株式会社 图像处理装置与方法
US6701482B2 (en) * 2001-09-20 2004-03-02 Qualcomm Incorporated Method and apparatus for coding bits of data in parallel
US6954885B2 (en) * 2001-12-14 2005-10-11 Qualcomm Incorporated Method and apparatus for coding bits of data in parallel
US7318189B2 (en) * 2002-08-01 2008-01-08 Zarbana Digital Fund Llc Parallel convolutional encoder
JP2004215310A (ja) 2004-03-23 2004-07-29 Hitachi Ltd 誤り訂正ターボ符号の復号器
JP4392281B2 (ja) * 2004-03-29 2009-12-24 パナソニック株式会社 符号化装置、受信装置、符号化方法及び受信方法
RU2373641C2 (ru) * 2004-12-15 2009-11-20 Нек Корпорейшн Устройство кодирования с исправлением ошибок и способ кодирования с исправлением ошибок, используемый в нем
JP2007036869A (ja) 2005-07-28 2007-02-08 Nec Electronics Corp シリアルパラレル変換、パラレルシリアル変換、ｆｉｆｏ一体回路

Also Published As

Publication number Publication date
US20100054360A1 (en) 2010-03-04
US8510623B2 (en) 2013-08-13
JP2010056747A (ja) 2010-03-11

Similar Documents

Publication Publication Date Title
JP4935778B2 (ja) 符号化装置、送信装置および符号化方法
CN110999094B (zh) 通过与外系统码交织而级联的极化码的制码和解码
CN110113132B (zh) 一种编译码方法和终端
JP4992900B2 (ja) 受信装置及びその復号方法
JPH09232973A (ja) ビタビ復号器
JP2003023359A (ja) 誤り訂正ターボ符号の復号器
JPH0555932A (ja) 誤り訂正符復号化装置
US20130216006A1 (en) Low-latency viterbi survivor memory architecture and method using register exchange, trace-back, and trace-forward
US8589758B2 (en) Method and system for cyclic redundancy check
CN100488059C (zh) 分量编码器及其编码方法和双输入Turbo编码器及其编码方法
US7149951B2 (en) Common memory device and controlling method thereof
US10581464B2 (en) Encoder device, decoder device, and methods thereof
US8332720B2 (en) Apparatus and method for decoding in mobile communication system
JPH09232972A (ja) ビタビ復号器
US6876869B1 (en) Coding assisting equipment, decoding assisting equipment, radio transmitter, and radio receiver
US7480489B2 (en) Wireless device having a distinct hardware accelerator to support data compression protocols dedicated to GSM (V.42)
CN1224553A (zh) 用于诸不同的可变数据速率系统的后续帧可变数据速率指示方法
RU2236084C2 (ru) Оснащенное кэш-памятью, работающее по принципу обратной последовательности запоминающее устройство с произвольной выборкой для последовательного декодера витерби
KR100594043B1 (ko) 고속 터보 디코더에서 병행방식의 디 래이트 매칭을수행하는 입력 버퍼 장치
CN102857242A (zh) 咬尾卷积码译码方法与装置
CN117081607B (zh) 一种nr ldpc部分校验矩阵编译码指示信息获取方法
US20020184594A1 (en) Low complexity convolutional decoder
CN110912568B (zh) 一种基于hm4sc的极化码自适应scl编译码方法
US11277155B2 (en) Decoder and decoding method
US6125153A (en) Data processor and data processing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110513

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120206

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150302

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees