JP2011176597A - 符号化装置及び符号化方法 - Google Patents

Abstract

【課題】テイルバイティング畳み込み符号化を行う符号化装置において、符号化スループットを向上させること。
【解決手段】ＣＲＣ計算部１０４は、誤り検出符号化を行って、情報ビット系列に対するＣＲＣビットを計算し、選択・多重部１０５は、ＣＲＣビットを情報ビット系列に付加して、送信ビット系列を生成し、畳み込み符号化部１０６は、拘束長νのテイルバイティング畳み込み符号化方式を用いて、送信ビット系列を符号化する。ここで、選択・多重部は、送信ビット系列の最後尾から、（ν−１）ビットよりも前のビット位置にＣＲＣビットを配置する。
【選択図】図２

Description

本発明は、符号化装置及び符号化方法に関する。

情報信号が伝搬路を介して送信機から受信機へ伝送されるとき、情報信号は、伝搬路の歪み、雑音等の影響により、受信側に誤った情報として伝わることがある。このような誤りを低減するために、送信機では符号化処理が行われ、受信機では復号処理が行われる。特に、畳み込み符号は、比較的簡易に処理可能な、且つ、効果的に誤り訂正可能な符号として知られている。

第３世代移動通信システムの標準化グループである３ＧＰＰ（Third Generation Partnership Project）における長期的高度化システム（ＬＴＥ：Long Term Evolution）では、上りリンクの制御情報（ＵＣＩ：Uplink Control Information）の符号化方式として、テイルバイティング畳み込み符号化（tail biting convolutional coding）方式が採用された（例えば、非特許文献１参照）。

以下、テイルバイティング畳み込み符号化について概略説明する。図１は、非特許文献１に開示されたテイルバイティング畳み込み符号化器（以下、単に符号化器という）の一構成例を示す図である。

図１に示す符号化器の符号化率Ｒは１／３であり、拘束長νは７である。また、図１に示す符号化器が備える６個のシフトレジスタ（図１に示す‘Ｄ’）の初期値として、入力ビットストリームｃ_ｋ（ｋ＝０〜Ｋ−１）の最後尾から６ビット（ラスト６ビット）の値が設定される。つまり、図１に示す符号化器が備えるシフトレジスタＳ_ｉ（ｉ＝０〜５）は、次式（１）に従って初期化される。
Ｓ_ｉ＝ｃ_{（Ｋ−１−ｉ）} …（１）

ここで、Ｋは情報ビット系列に誤り検査ビット（例えば、ＣＲＣ（Cyclic Redundancy Check）ビット）が付加された入力ビット系列（入力ビットストリームｃ_ｋ）の系列長を示す。つまり、符号化器が有する複数（図１では６個）のレジスタの初期値として構成される系列と、入力ビット系列（（Ｋ−１）個の系列）の末尾の系列とが同一系列になる。すなわち、符号化器の初期状態と終了状態とは同一状態となる。

なお、非特許文献１によれば、上りリンクの制御情報（ＵＣＩ）の場合、上記入力ビット系列ｃ_ｋは、情報ビット系列に８ビットのＣＲＣビットが付加されたデータ系列となる。そのため、入力ビット系列ｃ_ｋのうち、ｃ_{（Ｋ−８）}〜ｃ_{（Ｋ−１）}（つまり、最後尾から８ビット）はＣＲＣビットに相当する。

また、図１において、シフトレジスタＳ_ｉが初期化された符号化器に入力ビット系列ｃ_ｋが入力された際、符号化器の３系統の出力ビット系列ｄ_ｋ ^（０）、ｄ_ｋ ^（１）、ｄ_ｋ ^（２）が得られる。図１では符号化率Ｒが１／３であるので、１ビットの入力（ｃ_ｋ）に対して、符号化データとして３ビットの出力ビット系列（ｄ_ｋ ^（０）、ｄ_ｋ ^（１）、ｄ_ｋ ^（２））が出力される。

上述したように、テイルバイティング畳み込み符号化では、入力ビット系列ｃ_ｋ（被符号化データ）の最後尾から６（＝ν−１）ビットを用いて、符号化器が備えるシフトレジスタを初期化した後、テイルバイティング畳み込み符号化を行うことにより、テイルバイティング畳み込み符号化出力を得ることができる。

3GPP TS 36.212 V8.7.0, "Multiplexing and channel coding (Release 8)," March 2009

しかしながら、非特許文献１に開示されたテイルバイティング畳み込み符号化では、符号化器が備えるシフトレジスタの初期化に用いる、入力ビット系列ｃ_ｋの最後尾から６ビット（ラスト６ビット）は、制御情報（ＵＣＩ）ではなく、制御情報（ＵＣＩ）に対するＣＲＣビットとなる。そのため、送信機において、制御情報（ＵＣＩ）に対するＣＲＣ計算が行われた後でなければ、シフトレジスタが初期化されず、テイルバイティング畳み込み符号化を行うことができない。よって、非特許文献１では、ＣＲＣ計算処理と、テイルバイティング畳み込み符号化処理とは、並列処理（パイプライン処理）されず、符号化効率（符号化スループット）を向上させることができないという課題がある。

本発明の目的は、テイルバイティング畳み込み符号化を行う符号化装置において、符号化スループットを向上させることができる符号化装置及び符号化方法を提供することである。

本発明の符号化装置は、情報ビット系列の誤り検出符号化を行って、前記情報ビット系列に対する誤り検出ビットを計算する計算手段と、前記誤り検出ビットを前記情報ビット系列に付加して、送信ビット系列を生成する多重手段と、拘束長νのテイルバイティング畳み込み符号化方式を用いて、前記送信ビット系列を符号化する符号化手段と、を具備し、前記多重手段は、前記送信ビット系列の最後尾から（前記ν−１）ビットよりも前のビット位置に前記誤り検出ビットを配置する構成を採る。

本発明の符号化方法は、情報ビット系列の誤り検出符号化を行って、前記情報ビット系列に対する誤り検出ビットを計算する計算ステップと、前記誤り検出ビットを前記情報ビット系列に付加して、送信ビット系列を生成する多重ステップと、拘束長νのテイルバイティング畳み込み符号化方式を用いて、前記送信ビット系列を符号化する符号化ステップと、を具備し、前記多重ステップは、前記送信ビット系列の最後尾から（前記ν−１）ビットよりも前のビット位置に前記誤り検出ビットを配置する構成を採る。

本発明によれば、テイルバイティング畳み込み符号化を行う符号化装置において、符号化スループットを向上させることができる。

従来のテイルバイティング畳み込み符号化器の一構成例を示す図 本発明の一実施の形態に係る符号化装置の構成を示すブロック図 本発明の一実施の形態に係る送信ビット系列の構成例を示す図 本発明の一実施の形態に係る符号化装置における符号化処理を示す図 従来技術に係る符号化装置における符号化処理を示す図 本発明のその他の送信ビット系列の構成例を示す図

以下、本発明の一実施の形態について図面を参照して詳細に説明する。

図２は、本実施の形態に係る符号化装置を示すブロック図である。図２に示す符号化装置１００において、読み出しアドレス制御部１０１は、まず、送信データバッファ１０２に格納されている情報ビット系列（例えば、制御情報（ＵＣＩ））から、後述する畳み込み符号化部１０６（符号化器）が備えるシフトレジスタの初期化に要するビット（初期値）を読み出すように、送信データバッファ１０２に指示する。具体的には、テイルバイティング畳み込み符号化の拘束長をνとすると、読み出しアドレス制御部１０１は、情報ビット系列の最後尾から、シフトレジスタ数に対応する（ν−１）ビット分の情報ビット系列を読み出すように、送信データバッファ１０２に指示する。次いで、読み出しアドレス制御部１０１は、送信データバッファ１０２に格納されている情報ビット系列のうち、最後尾から（ν−１）ビット分の情報ビット系列以外の情報ビット系列を先頭から順に読み出すように、送信データバッファ１０２に指示する。

送信データバッファ１０２は、情報ビット系列（例えば、制御情報（ＵＣＩ））を格納する。また、送信データバッファ１０２は、読み出しアドレス制御部１０１からの指示に従って、格納している情報ビット系列を、レジスタ１０３、ＣＲＣ計算部１０４又は選択・多重部１０５に出力する。具体的には、送信データバッファ１０２は、情報ビット系列の最後尾から（ν−１）ビット分の情報ビット系列を読み出すように指示された場合、情報ビット系列の最後尾から（ν−１）ビット分の情報ビット系列をレジスタ１０３及び選択・多重部１０５に出力する。また、送信データバッファ１０２は、情報ビット系列を先頭から順に読み出すように指示された場合、情報ビット系列のうち、最後尾から（ν−１）ビット分の情報ビット系列以外の情報ビット系列を先頭から順にＣＲＣ計算部１０４及び選択・多重部１０５に出力する。

レジスタ１０３は、送信データバッファ１０２から入力される、情報ビット系列の最後尾から（ν−１）ビット（つまり、符号化器が備えるシフトレジスタの初期値）を記憶（バッファリング）する。また、レジスタ１０３は、記憶している（ν−１）ビットの情報ビット系列を、ＣＲＣ計算部１０４及び選択・多重部１０５に出力する。

ＣＲＣ計算部１０４は、情報ビット系列に対して誤り検出符号化を行って、情報ビット系列に対するＣＲＣビットを計算する。具体的には、ＣＲＣ計算部１０４は、送信データバッファ１０２から入力される情報ビット系列、及び、レジスタ１０３から入力される情報ビット系列を用いて、ＣＲＣビットを計算する。そして、ＣＲＣ計算部１０４は、得られたＣＲＣビットを選択・多重部１０５に出力する。

選択・多重部１０５は、送信データバッファ１０２から入力される情報ビット系列、レジスタ１０３から入力される情報ビット系列、及び、ＣＲＣ計算部１０４から入力されるＣＲＣビットについて、畳み込み符号化部１０６へ出力するビット系列を選択する。また、選択・多重部１０５は、送信データバッファ１０２から入力される情報ビット系列、レジスタ１０３から入力される情報ビット系列、及び、ＣＲＣ計算部１０４から入力されるＣＲＣビットを多重することにより、ＣＲＣビットを情報ビット系列に付加して、送信ビット系列（上述した入力ビット系列（入力ビットストリーム））を生成する。

畳み込み符号化部１０６は、まず、送信データバッファ１０２から入力される、情報ビット系列の最後尾から（ν−１）ビット分の情報ビット系列を、符号化器が備えるシフトレジスタ（（ν−１）個）の初期値に設定することにより、シフトレジスタを初期化する。そして、畳み込み符号化部１０６は、拘束長νのテイルバイティング畳み込み符号化方式を用いて、選択・多重部１０５から入力される送信ビット系列（ＣＲＣビットが付加された情報ビット系列。つまり、上述した入力ビット系列ｃ_ｋ）を符号化する。なお、畳み込み符号化部１０６は、送信ビット系列の先頭のビットから順にテイルバイティング畳み込み符号化を施す。畳み込み符号化部１０６は、テイルバイティング畳み込み符号化後のビット系列を符号化データとして出力する。

次に、畳み込み符号化部１０６（符号化器）に入力される送信ビット系列の構成例について説明する。

以下の説明では、符号化器の符号化率Ｒを１／３とする。また、送信データバッファ１０２には、図３最上段に示す情報ビット系列（データ）が格納されている。

読み出しアドレス制御部１０１は、まず、図３に示す情報ビット系列（データ）の最後尾から（ν−１）ビット分の情報ビット系列（以下、データ２という）を読み出すように送信データバッファ１０２に指示する。読み出されたデータ２（（ν−１）ビット）は、選択・多重部１０５を介して畳み込み符号化部１０６に入力され、符号化器が備える（ν−１）個のシフトレジスタの初期値に設定される。

さらに、読み出しアドレス制御部１０１は、図３に示す情報ビット系列のうち、データ２以外の情報ビット系列（以下、データ１という）を先頭から順に読み出すように送信データバッファ１０２に指示する。すなわち、図３に示すように、送信データバッファ１０２に格納されている情報ビット系列（データ）は、データ１とデータ２とに分割される。

また、ＣＲＣ計算部１０４は、図３に示すデータ１及びデータ２（つまり、情報ビット系列）に対して誤り検出符号化を行い、ＬビットのＣＲＣビットを計算する。

そして、選択・多重部１０５は、ＣＲＣビットを情報ビット系列（データ１及びデータ２）に付加して、Ｋビットの送信ビット系列を生成する。このとき、選択・多重部１０５は、Ｋビットの送信ビット系列の最後尾から（ν−１）ビットよりも前のビット位置にＣＲＣビットを配置する。ここでは、図３に示すように、選択・多重部１０５は、さらに、Ｋビットの送信ビット系列の最後尾からνビットだけ前のビット位置にＣＲＣビットの最後尾（最終ビット）が配置されるように、ＣＲＣビットを情報ビット系列（データ）に挿入する。一方、選択・多重部１０５は、送信ビット系列の最後尾から（ν−１）ビットだけ前までの（ν−１）ビット分のビット位置には、ＣＲＣビットではなく、情報ビット系列（図３ではデータ２）を配置する。これにより、図３に示すように、データ１、ＣＲＣビット、データ２の順で構成される、Ｋビットの送信ビット系列が生成される。

次に、本実施の形態に係る符号化装置１００（図２）における符号化処理の詳細について説明する。以下の説明では、送信データバッファ１０２には、図３最上段に示す情報ビット系列（データ）が格納されている。

図４に示すように、読み出しアドレス制御部１０１は、情報ビット系列（図３に示すデータ）の最後尾から（ν−１）ビット分の情報ビット系列（データ２）を読み出すように、送信データバッファ１０２に指示する。送信データバッファ１０２から読み出されたデータ２（（ν−１）ビット）は、選択・多重部１０５を介して畳み込み符号化部１０６に転送され、符号化器が備える（ν−１）個のシフトレジスタの初期値に設定される。このように、畳み込み符号化部１０６では、情報ビット系列の一部であるデータ２によってシフトレジスタが初期化される。これにより、畳み込み符号化部１０６では、テイルバイティング畳み込み符号化を実施可能な状態になる。

また、レジスタ１０３は、送信データバッファ１０２から入力されるデータ２を記憶（バッファリング）する。

次いで、図４に示すように、読み出しアドレス制御部１０１は、情報ビット系列（図３に示すデータ）のうち、既に読み出されたデータ２以外の情報ビット系列（つまり、データ１）を先頭から順に読み出すように、送信データバッファ１０２に指示する。送信データバッファ１０２から読み出されたデータ１は、ＣＲＣ計算部１０４及び選択・多重部１０５に転送される。

ここで、畳み込み符号化部１０６では、テイルバイティング畳み込み符号化を実施可能な状態である。また、図３に示すように、データ１は、データ１とＣＲＣビットとデータ２とから構成される送信ビット系列（つまり、符号化対象ビット系列）の先頭部分である。そこで、畳み込み符号化部１０６は、図４に示すように、選択・多重部１０５から順次入力されるデータ１の各ビットに対して、テイルバイティング畳み込み符号化を行う。これにより、データ１に対応する符号化データｄ０，ｄ１，ｄ２が生成される。

また、図４に示すように、ＣＲＣ計算部１０４は、送信データバッファ１０２からのデータ１の転送が完了すると、レジスタ１０３に記憶されているデータ２を読み出す。そして、ＣＲＣ計算部１０４は、データ１及びデータ２、つまり、情報ビット系列全体に対して誤り検出符号化を行い、ＣＲＣビット（Ｌビット）を生成する。なお、ＣＲＣ計算部１０４は、データ２を読み出す前に、データ１のみを読み出してＣＲＣ計算を進めておいてもよい。この場合、ＣＲＣ計算部１０４は、データ１部分のＣＲＣ計算が終わった時点でレジスタ１０３からデータ２を読み出してＣＲＣ計算の処理を続行する。このようにすると、ＣＲＣ計算部１０４は、データ２をレジスタ１０３に記憶する処理と並行してＣＲＣ計算を開始することができるので、ＣＲＣ計算の更なる高速化を図ることができる。

そして、生成されたＣＲＣビットは、選択・多重部１０５を介して畳み込み符号化部１０６に転送される。なお、このとき、レジスタ１０３に記憶されているデータ２は、畳み込み符号化部１０６に転送されない。そして、畳み込み符号化部１０６は、図４に示すように、選択・多重部１０５から順次入力されるＣＲＣビットの各ビットに対して、テイルバイティング畳み込み符号化を行う。これにより、ＣＲＣビットに対応する符号化データｄ０，ｄ１，ｄ２が生成される。

ＣＲＣビットのテイルバイティング畳み込み符号化が完了すると、レジスタ１０３は、記憶しているデータ２を、選択・多重部１０５を介して畳み込み符号化部１０６に転送する。そして、畳み込み符号化部１０６は、図４に示すように、選択・多重部１０５から順次入力されるデータ２の各ビットに対して、テイルバイティング畳み込み符号化を行う。これにより、データ２に対応する符号化データｄ０，ｄ１，ｄ２が生成される。

このように、テイルバイティング畳み込み符号化方式の拘束長をνとした場合、符号化装置１００は、送信ビット系列の最後尾から（ν−１）ビットよりも前のビット位置にＣＲＣビットを配置する。すなわち、符号化装置１００は、送信ビット系列の最後尾から（ν−１）ビット分だけ先頭方向にシフトさせたビット位置にＣＲＣビットを配置する。

よって、送信ビット系列の最後尾から（ν−１）ビット分のビット系列、つまり、符号化器が備えるシフトレジスタの初期値に設定されるビット系列は、ＣＲＣビットではなく、情報ビット系列となる。これにより、符号化装置１００は、ＣＲＣ計算処理が完了したか否かに依らず、符号化器が備えるシフトレジスタを初期化できる。すなわち、符号化装置１００は、ＣＲＣ計算処理を待たずにテイルバイティング畳み込み符号化を開始することができる。具体的には、図４に示すように、送信ビット系列（テイルバイティング畳み込み符号化対象ビット）を構成するデータ１、ＣＲＣビット及びデータ２のうち、ＣＲＣビットよりも前方に配置されるデータ１は、ＣＲＣ計算処理の完了前にテイルバイティング畳み込み符号化される。つまり、図４に示すように、符号化装置１００は、ＣＲＣ計算処理と、テイルバイティング畳み込み符号化処理（データ１に対する処理）とを、並列に処理することが可能となる。

よって、符号化装置１００では、ＣＲＣ計算処理及びテイルバイティング畳み込み符号化処理をシリアルに処理を行う場合（つまり、ＣＲＣ計算処理の完了後にテイルバイティング畳み込み符号化処理を行う場合）と比較して、全ての情報ビット系列に対する符号化データ（符号化結果）を得るまでの時間を短縮することができるため、符号化スループットを向上させることができる。

特に、図３では、符号化装置１００は、送信ビット系列の最後尾から、νビットだけ前のビット位置（つまり、符号化器が備えるシフトレジスタの初期値に設定されるビットの直前のビット位置）にＣＲＣビットの最後尾（最終ビット）が配置されるように、ＣＲＣビットを情報ビット系列に挿入する。これにより、図３に示すＫビットの送信ビット系列では、符号化器が備えるシフトレジスタの初期値に用いられるビット（データ２）以外のビット（データ１）は、ＣＲＣビットよりも前方に配置される。よって、図３では、ＣＲＣビットの計算処理の完了を待たずにテイルバイティング畳み込み符号化されるビット数（つまり、ＣＲＣ計算処理と並列にテイルバイティング畳み込み符号化処理できるビット数）を最大限確保することができ、符号化スループットを最大にすることができる。また、この場合、レジスタ１０３に一時的に記憶される情報ビット系列（送信ビット系列においてＣＲＣビットよりも後方に配置される情報ビット系列）は、符号化器が備えるシフトレジスタの初期化に必要なビット数（（ν−１）ビット）のみで済むため、レジスタ１０３に記憶すべき情報ビット系列のデータ量を必要最小限に抑えることができる。

また、情報ビット系列のデータ量が大きいほど、ＣＲＣ計算処理の完了を待たずにテイルバイティング畳み込み符号化を行うことができるビット数（送信ビット系列においてＣＲＣビットよりも前方に配置されるビット数）をより多く確保できる。よって、符号化装置１００では、情報ビット系列のデータ量が大きいほど、符号化スループットをより向上させることが可能となる。

また、符号化装置１００は、符号化器が備えるシフトレジスタの初期化の際、シフトレジスタの初期値に設定される情報ビット系列（図３に示すデータ２）を畳み込み符号化部１０６に転送するとともに、レジスタ１０３に一時的に記憶する。そして、符号化装置１００は、ＣＲＣ計算処理時、及び、データ２に対する畳み込み符号化時には、レジスタ１０３に記憶されているデータ２を読み出す。すなわち、符号化装置１００では、送信データバッファ１０２からのデータ２の読み出し回数（メモリアクセス回数）は１回となる。また、符号化装置１００は、データ２以外の情報ビット系列（図３に示すデータ１）を送信データバッファ１０２から読み出して、ＣＲＣ計算処理と、データ１に対する畳み込み符号化処理とを並列に行う。すなわち、符号化装置１００では、送信データバッファ１０２からのデータ１の読み出し回数（メモリアクセス回数）も１回となる。

ここで、非特許文献１では、ＣＲＣ計算処理とテイルバイティング畳み込み符号化処理とを並列処理できない。そのため、送信機（符号化装置）では、例えば、本実施の形態と同様に図３最上段に示すデータ（情報ビット系列）を符号化する場合には、図５に示すように、ＣＲＣ計算処理を行うタイミング、及び、ＣＲＣ計算後にテイルバイティング畳み込み符号化を行うタイミングのそれぞれで、制御情報（図５に示すデータ）をバッファ（メモリ等）から読み出す。つまり、送信機（符号化装置）は、制御情報（情報ビット系列）をバッファ（メモリ等）から複数回読み出す必要があり、バッファ（メモリ）に対するアクセス回数が多くなるため、消費電力が増大してしまう。

これに対して、本実施の形態に係る符号化装置１００では、送信データバッファ１０２からの、情報ビット系列（図３に示すデータ１及びデータ２）の読み出し回数が１回で済む。よって、送信データバッファ１０２（メモリ）へのアクセス回数を低く抑えることができるため、メモリアクセスによる消費電力の増大を防ぐことができる。なお、本実施の形態に係る符号化装置１００では、図４に示すように、ＣＲＣ計算を行うためにレジスタ１０３からデータ２を読み出す処理が追加される。しかし、データ２は明らかに情報ビット系列全体（図３に示すデータ（＝データ１＋データ２））より短い。そのため、情報ビット系列全体（図３に示すデータ）を読み直さなくてはならない従来技術（図５）と比較して、本実施の形態に係る符号化装置１００では、処理速度を向上させ、また、消費電力を抑えることができる。なお、データ２が最も短くなるのは、送信ビット系列の最後尾から、νビットだけ前のビット位置にＣＲＣビットの最後尾（最終ビット）が配置される場合である。したがって、この観点からも、本実施の形態に係る符号化装置１００では、このようなビット配置をとる場合が、最も効率よく符号化を行うことができると分かる。

このようにして、本実施の形態によれば、テイルバイティング畳み込み符号化を行う符号化装置において、符号化スループットを向上させることができる。さらに、本実施の形態によれば、符号化装置では、バッファからの情報ビット系列の読み出し回数を低く抑えることで、消費電力の増大を防ぐことができる。

なお、本実施の形態では、図３に示すように、送信ビット系列の最後尾からνビットだけ前のビット位置にＣＲＣビットの最後尾（最終ビット）が配置される場合について説明した。しかし、本発明に係る符号化装置では、これに限らず、送信ビット系列の最後尾から（ν−１）ビットよりも前のビット位置にＣＲＣビットが配置されればよい。すなわち、送信ビット系列ｃ_ｋ（ｋ＝０〜Ｋ−１）において、ｃ_{ｋ−（ν−１）}〜ｃ_ｋ−１以外であれば、いずれのビット位置にＣＲＣビットを配置してもよい。例えば、図６に示すように、情報ビット系列であるデータを、先頭からデータ１、データ３、データ２（（ν−１）ビット）に分割し、ＣＲＣビットを、データ１とデータ３との間に挿入してもよい。つまり、図６では、ＣＲＣビットは、送信ビット系列の最後尾から（ν−１）ビットよりも前のビット位置に配置される。なお、図６に示すデータ３のビット数がゼロの場合には図３に示す送信ビット系列と同一になる。図６に示す送信ビット系列を構成する場合でも、上記実施の形態と同様、符号化装置では、ＣＲＣ計算処理と、テイルバイティング畳み込み符号化処理（図６に示すデータ１に対する処理）とを並列に行うことができ、符号化スループットを向上させることができる。

また、本実施の形態に係る符号化装置１００（図２）では、送信ビット系列においてＣＲＣビットよりも後方に配置されるビット系列（符号化器が備えるシフトレジスタの初期値として設定される情報ビット系列を含む）を一時的に記憶するためのレジスタ１０３を備える場合について説明した。これは、上述したように、送信データバッファ１０２へのデータ２に関する読み出し回数（メモリアクセス回数）を削減するために備えている。しかし、送信データバッファ１０２へのデータ２に関する読み出し回数が複数になることがシステム全体に影響を与えない場合、又は、メモリアクセスによる消費電力の増大が無視できるほど小さい場合には、レジスタ１０３を削除した構成であってもよい。

また、本実施の形態に係る符号化装置では、送信ビット系列に対するＣＲＣビットを計算していたが、これに限るものではない。すなわち、情報ビット系列全体を処理しなくては生成できない他の符号を用いて誤り検出符号化を行う場合であっても、上述した課題と同様の課題が発生しうる。したがって、本実施の形態に係る発明は、ＣＲＣに限らず、チェックサムなどの公知の他の誤り検出符号化に適用してもよい。

本発明の符号化装置及び符号化方法は、テイルバイティング畳み込み符号を用いた誤り訂正符号化において、符号化スループットを向上させるものとして有用である。

１００ 符号化装置
１０１ 読み出しアドレス制御部
１０２ 送信データバッファ
１０３ レジスタ
１０４ ＣＲＣ計算部
１０５ 選択・多重部
１０６ 畳み込み符号化部

Claims (3)

1. 情報ビット系列の誤り検出符号化を行って、前記情報ビット系列に対する誤り検出ビットを計算する計算手段と、
   前記誤り検出ビットを前記情報ビット系列に付加して、送信ビット系列を生成する多重手段と、
   拘束長νのテイルバイティング畳み込み符号化方式を用いて、前記送信ビット系列を符号化する符号化手段と、を具備し、
   前記多重手段は、前記送信ビット系列の最後尾から（前記ν−１）ビットよりも前のビット位置に前記誤り検出ビットを配置する、
   符号化装置。
2. 前記多重手段は、前記送信ビット系列の最後尾から（前記ν−１）ビットよりも前のビット位置に前記誤り検出ビットが配置され、かつ、前記送信ビット系列の最後尾から前記νビットだけ前のビット位置に前記誤り検出ビットの最後尾が配置されるように、前記誤り検出ビットを前記情報ビット列に挿入する、
   請求項１記載の符号化装置。
3. 情報ビット系列の誤り検出符号化を行って、前記情報ビット系列に対する誤り検出ビットを計算する計算ステップと、
   前記誤り検出ビットを前記情報ビット系列に付加して、送信ビット系列を生成する多重ステップと、
   拘束長νのテイルバイティング畳み込み符号化方式を用いて、前記送信ビット系列を符号化する符号化ステップと、を具備し、
   前記多重ステップは、前記送信ビット系列の最後尾から（前記ν−１）ビットよりも前のビット位置に前記誤り検出ビットを配置する、
   符号化方法。

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