WO2006064659A1

WO2006064659A1 - 誤り訂正符号化装置及びそれに用いる誤り訂正符号化方法

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Publication number: WO2006064659A1
Application number: PCT/JP2005/021909
Authority: WO
Inventors: Norifumi Kamiya
Original assignee: Nec Corporation
Priority date: 2004-12-15
Filing date: 2005-11-29
Publication date: 2006-06-22
Also published as: RU2007126849A; CN101080874B; RU2373641C2; CN101080874A; US7979780B2; JP4821613B2; DE05811730T1; US20070300135A1; JPWO2006064659A1; EP1841075A1; EP1841075A4

Abstract

　装置構成を簡単にし、繰り返し復号によって最適に近い精度で復号を実行可能とするとともに、エラーフロア領域の特性評価が計算機実験によらなくても簡単な計算式によって行うことが可能な誤り訂正符号化装置を提供する。　多項式乗算ブロック１のｎ－１次多項式乗算装置１２－１～１２－（ｍ－１）は誤り訂正符号化のためブロック化された情報ビット列をさらにｍ－１個の長さｎのブロックと長さ（ｎ－ｒ）の一つのブロックに分割し（ｍ、ｎは２以上の整数を表し、ｒは１からｎの間の整数を表す）、分割された各情報ビット列の内、長さｎのブロックを入力とし、同じ長さの系列を出力する。ｒ次多項式除算装置２はｎ－１次多項式乗算装置１２－１～１２－（ｍ－１）の各出力の加算結果と、長さ（ｎ－ｒ）のブロックを入力とし、長さｒの冗長ビット系列を出力する。

Description

明細書

誤り訂正符号化装置及びそれに用いる誤り訂正符号化方法

技術分野

[0001] 本発明は誤り訂正符号ィヒ装置及びそれに用いる誤り訂正符号ィヒ方法に関し、特に情報系列を一定長のブロックに分割し、各ブロック毎独立に冗長系列を付加するプロック誤り訂正符号ィ匕方式及びその回路における低密度パリティ検査 (LDPC)符号ィ匕の方法及びその装置に関する。

背景技術

[0002] 衛星通信、あるいは移動体通信システム等においては、所要電力の低減、アンテナの小型化等のシステム構成上の要件を満たすため、大きな符号化利得を有する誤り訂正符号ィ匕技術の導入が行われている。低密度パリティ検査符号は、非常に大きな符号化利得を有する誤り訂正符号として知られており、各種通信システム及び磁気記録等の記憶装置への導入が進んで、る。

[0003] 低密度パリティ検査符号は、単に一つの誤り訂正符号化方式を示すのではなぐ検查行列が疎である（行列中の成分のほとんどが 0であり、 1である成分の数が非常に少ない）という特徴をもった誤り訂正符号の総称である。疎な検査行列の選択によつて、サム ·プロダクト（sum— product)アルゴリズム等の繰り返し復号方式を用いることによって、理論限界に近い非常に大きな符号化利得を持つ誤り訂正符号ィ匕方式を構成することが可能であるという特徴をもっている（例えば、非特許文献 1, 2参照)。

[0004] 低密度パリティ検査符号に関連する技術的問題点は、符号化方法 (情報ビット系列力冗長ビット系列を算出する方法）に必要となる計算量が多いこと、誤り確率が低い領域、特にエラーフロアと呼ばれる領域における誤り率特性 (得られる符号化利得）の性能評価が困難なことである。符号ィ匕方式が符号の生成行列による行列の乗算からなるという最も典型的な符号ィ匕装置については、符号長の二乗に比例した回数の排他的論理和演算が必要となる。

[0005] また、符号の検査行列によって符号化装置を構成する場合には、その検査行列を [数 1]

•••(l)

という式に見られるような一部が対角行列となる形に基本変形し、その基本変形された検査行列によって実現される。

[0006] 具体的には、（1)式の八で記した部分を 1^行列とし(1：, kは正整数）、 c , c , · · ·

1 2

, c を kビットの情報ビット系列とすると、それに対応する rビットの冗長ビット列 p , p k 1 2

, · · ·, p の各ビット p. (iは 1から rの間の整数）は、

[数 2]

•••(2)

という式によって算出される。

[0007] ここで、（2)式中の a は前記 r X k行列 Aの（i, j)成分を表す (iは 1から rの間の整数

、 jは 1から kの間の整数)。したがって、誤り訂正符号の符号ィ匕装置構成には r X kの行列 Aをメモリ等の記憶装置に保持し、行列 Aの成分中の 1の数と等しい回数の排他的論理和演算が必要となる。

[0008] 図 7は低密度パリティ検査符号に関する従来の符号化装置の一例を示す。図 7中の 51は（2)式の演算を実行する冗長ビット列算出装置であり、図 7中の 52は（1)式中の行列 Aを保持するメモリを表し、図 7中の 53はスィッチである。

[0009] 符号化装置における記憶装置及び排他的論理和演算装置の削減に関して、検査行列を巡回置換行列のブロック行列力なる行列に限定して、行列 Aに規則性を持たせ、それによつてメモリ量の削減及び排他的論理和演算処理の簡単ィ匕を実現する方法 (例えば、特許文献 1参照）、また行列 Aの成分中の 1の数ができるだけ少なぐなおかつ繰り返し復号によって得られる符号化利得がなるべく大きくなるような低密度パリティ検査符号の構成方法 (例えば、非特許文献 3参照）が知られている。

[0010] また、符号化装置が簡単に実現できる誤り訂正符号としては、多項式除算回路のみによって冗長ビット列の算出を行う巡回符号が知られており、特に代表的なものとしてリードソロモン (RS)符号、ビー 'シ一'ェイチ（BCH)符号が知られている。さらに、畳み込み符号も、上記の巡回符号と同様、符号化装置を非常に簡単に実現することがでさる。

[0011] し力しながら、このような巡回符号、あるいは拘束長の長い畳み込み符号は最適に近、精度で復号処理を行う軟判定復号に要する計算量が非常に多、と、う問題があり、上述したサム'プロダクト等の繰り返し復号装置によって簡単に最適に近い精度で復号処理を行うことができる低密度パリティ検査符号と比較して、十分な符号化利得が得られな、と、う問題がある。繰り返し復号によって最適に近、精度で復号処理を行うことができ、符号ィ匕装置に用いる比較的簡単な符号としてターボ符号 (例えば

、特許文献 2参照）が知られているが、ターボ符号は符号ィ匕率 (情報ビット列の長さと符号ビット列の長さの比）が低ぐ高い符号ィ匕率が要求されるシステムには向いていない。

[0012] 低密度パリティ検査符号の誤り率特性の評価、性能予測については誤り確率が十分大きな領域ではデンシティ一'ェヴオリユーシヨン（Density—Evolution)と呼ばれる方式によって一般的に行えることが知られている（例えば、非特許文献 4参照)。誤り確率が低、領域、特にエラーフロアと呼ばれる領域における誤り率特性の性能予測については計算機シミュレーションによる実験的方法によって評価が行われる。

[0013] このように、従来の低密度パリティ検査符号に関する符号化装置は、上記の（1)式中の行列 Aを保持する記憶装置と、上記の（2)式の演算処理装置とによって実現される。また、誤り率特性の評価に関しては実験的に行われている。

[0014] 特許文献 1 :特開 2003— 115768号公報（第 10, 11頁、図 4〜7) 特許文献 2 :United States Patent 5446747 (第 2頁、図 1)

非特許文献 1 :「口一'デンシティノリティ'チェックコーズ (Low— Density Parity -Check Codes)」 [ロバートギャラガ（Robert Gallager)著，ェム'アイ'ティプレス（MIT Press) , 1963年]

非特許文献 2 :「ダットエラ一'コレクティングコーズベーストオンベリースパースメトリシィ ~~ス (Good Error― Correcting Codes Based on very sparse matrices)」 [ディー ·ジエー ·シーマッカイ（D. J. C. MacKay)著，アイトリプルィートランザクションズオンインフォメーションセオリー（IEEE Transactions on Information Theory) . 1999年 3月，第 399頁〜第 431頁]

非特許文献 3 :「エフイシェントエンコーディングォブロー'デンシティノリティ'チエックコ ~~ (Efncient Encoding of Low— Density Parity— Cneck Cod es)」 [トーマスリチャードソン（Thomas Richardson) ,アール'ウルバンケ（R. Ur banke)著.アイトリプルィートランザクションズオンインフォメーションセオリー（I EEE Transactions on Information Theory , 2001年 9月 ,弟 638頁〜第 6 56頁]

非特許文献 4:「デザインォブキャパシティー 'アプローチングイレギュラーロー' ケンシアイノヽリアイ'チェックコース、 (Design of Capacity— Approaching Irr egular Low -Density Parity -Check Codes)」 [トーマスリチャードソン（Th omas Richardson) , ェム 'エーショコロラヒ (M. A. Shokrollahi) , アーノレ'ゥノレバンケ（R. Urbanke)著，アイトリプルィートランザクションズオンインフォメーションセオリー (IEEE Transactions on Information Theory) , 2001年 9月 , 第 619頁〜第 637頁]

発明の開示

発明が解決しょうとする課題

上述した従来の誤り訂正符号化装置では、従来の低密度パリティ検査符号に関する符号化装置が、上記の（1)式中の行列 Αを保持する記憶装置と、上記の（2)式の演算処理装置とによって実現されているため、リードソロモン符号等の巡回符号、あるいは畳み込みと比較して符号化装置の規模が非常に大きぐ特に衛星通信、移動体通信等の装置規模、消費電力に対する条件が厳しい環境下では、この記憶装置及び排他的論理和演算装置のさらなる削減が必要である。

[0016] また、ターボ符号は符号化装置を比較的簡単に実現することができるものの、符号化率が低ぐ高い符号ィ匕率が要求されるシステムには適用が困難である。以上の問題のために、特に高い符号ィ匕率が要求される通信システムにおいて、低密度パリティ検査符号を用いて高!、符号化利得を得るためには、符号化処理に要する計算量が多ぐ装置構成が複雑となる。

[0017] また、従来の誤り訂正符号化装置では、誤り率特性の評価が、実験的評価に頼らざるを得ない点である。誤り確率が低い領域、特にエラーフロアと呼ばれる領域における誤り率特性、あるいはエラーフロアが観測される誤り確率の予測は、通信システムの信頼性評価において重要な項目である。計算機シミュレーションによる実験的方法は有効ではあるが、誤り確率が 10— ¹²程度の領域の特性を実験的に行うことは、現状の計算機の能力では時間的に困難である。

[0018] そこで、本発明の目的は上記の問題点を解消し、装置構成を簡単にすることができ、繰り返し復号によって最適に近い精度で復号を実行することができるとともに、エラ一フロア領域の特性評価が計算機実験によらなくても簡単な計算式によって行うことができる誤り訂正符号ィ匕装置及びそれに用いる誤り訂正符号ィ匕方法を提供することにある。

課題を解決するための手段

[0019] 本発明による誤り訂正符号ィ匕装置は、低密度パリティ検査符号を用いる誤り訂正符号化装置であって、

m— 1個（mは 2以上の整数を表す）の長さ n (nは 2以上の整数を表す）のビット列からなるブロックと長さ（n— r) (rは 1から nの間の整数を表す）のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さ nのブロックをそれぞれ入力し、多項式乗算を行って長さ nのビット系列をそれぞれ出力する m— 1個の多項式乗算装置と、

前記 m— 1個の多項式乗算装置の各出力を加算する加算装置と、

前記長さ (n— r)のブロックと前記加算装置の出力結果とに対して多項式除算を行つて長さ rの冗長ビット系列を出力する多項式除算装置とを備えている。

[0020] 本発明による誤り訂正符号ィ匕方法は、低密度パリティ検査符号を用いる誤り訂正符号化方法であって、

m— 1個（mは 2以上の整数を表す)の多項式乗算装置にお!、て、 m— 1個の長さ n (nは 2以上の整数を表す）のビット列からなるブロックと長さ（n— r) (rは 1から nの間の整数を表す)のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さ nのブロックをそれぞれ入力し、多項式乗算を行って長さ nのビット系列をそれぞれ出力し、

前記 m— 1個の多項式乗算装置の各出力を加算装置で加算し、

多項式除算装置において、前記長さ (n— r)のブロックと前記加算装置の出力結果とに対して多項式除算を行って長さ rの冗長ビット系列を出力している。

[0021] すなわち、本発明の誤り訂正符号ィ匕装置は、上記の目的を達成するため、誤り訂正符号ィ匕のためブロック化された長さ Kの情報ビット列 (Kは整数を表す)をさらに m 1個の長さ nのブロックと長さ（n— r)の一つのブロックとに分割し (m、 nは 2以上の整数を表し、 rは 1から nの間の整数を表す）、分割された各情報ビット列の内、 m— 1 個の長さ nの各ブロックを入力として多項式乗算を行い、各々長さ nの系列を出力する m— 1個の多項式乗算装置と、この m— 1個の多項式乗算装置の各出力を加算する加算装置と、長さ (n— r)のブロックと加算装置の出力結果とを入力として多項式除算を行い、長さ rの冗長ビット系列を出力する多項式除算装置とを有することを特徴とする。

[0022] これによつて、本発明の誤り訂正符号化装置では、多項式乗算装置と多項式除算装置とからなるため、簡単な装置構成で実現することが可能となり、符号化処理に要する計算量と装置規模の削減とが可能になる。また、本発明の誤り訂正符号ィ匕装置では、多項式乗算装置内の結線と多項式除算装置内の結線との選択によって、最小重み符号語数の少ない誤り訂正符号ィ匕装置が構成可能となる。

[0023] したがって、本発明の誤り訂正符号化装置では、装置規模が小さぐ装置構成が簡単であり、なおかつ繰り返し復号方式によって高い符号化利得を得ることが可能となり、通信システムにおける信頼性の向上、所要電力の低下に貢献することが可能となる。

[0024] さらに、本発明の誤り訂正符号化装置では、多項式乗算装置内の結線と多項式除算装置内の結線との選択によって、最小距離、最小重み符号語数の精度のよい概算が可能であるため、本発明を適用した典型的な通信システムにおける誤り率特性、特にエラーフロア領域における誤り確率の良い近似値を計算によって簡単に算出することが可能となり、計算機シミュレーションによる実験的評価が計算量的、時間的に困難な場合においても通信システムの信頼性を定量的に評価することが可能となる。

発明の効果

[0025] 本発明は、以下に述べるような構成及び動作とすることで、装置構成を簡単にすることができ、繰り返し復号によって最適に近い精度で復号を実行することができるとともに、エラーフロア領域の特性評価が計算機実験によらなくても簡単な計算式によつて行うことができるという効果が得られる。

図面の簡単な説明

[0026] [図 1]本発明の一実施例による誤り訂正符号ィ匕装置の構成を示すブロック図である。

[図 2]図 1の n—l次多項式乗算装置の構成を示すブロック図である。

[図 3]図 1の r次多項式除算装置の構成を示すブロック図である。

[図 4]図 1の多項式乗算ブロックの詳細な構成を示すブロック図である。

[図 5]本発明の一実施例による m個の零でない多項式の算出方法の一例を示すフロ一チャートである。

[図 6]本発明の他の実施例による多項式算出方法の一例を示すフローチャートである。

[図 7]従来の誤り訂正符号化装置の一例を示すブロック図である。

符号の説明

[0027] 1 多項式乗算ブロック

2 r次多項式除算装置

3, 4, 24, 34, 124 スィッチ

11, 40 シリアルパラレル変換部 12, 12—l〜12—(m—l) n—l次多項式乗算装置

13 加算装置

21— 1〜21— r, 31— 1〜31— n, 121— 1〜121— n レジスタ

22— 1〜22— r, 32— 1〜32— n, 122— 1〜122— n 排他的論理和演算装置 23— 1〜23— (r— 1) , 33, 123— 1〜123— n 結線，非結線を示すスィッチ発明を実施するための最良の形態

[0028] 次に、本発明の実施例について図面を参照して説明する。図 1は本発明の一実施例による誤り訂正符号ィ匕装置の構成を示すブロック図である。図 1において、本発明の一実施例による誤り訂正符号ィ匕装置は、一つのシリアルパラレル (S→P)変換部 1 1と m— 1個の n— 1次多項式乗算装置 12— 1〜12—（m— 1)と、加算装置 13とからなる多項式乗算ブロック 1と、一つの r次多項式除算装置 2と、スィッチ 3, 4とから構成され、（nm— r)ビットの情報ビット列を nmビットの符号ビット列に変換する装置である (m、 nは 2以上の整数を表し、 rは 1から nの間の整数を表す)。

[0029] 多項式乗算ブロック 1は、後述するように、図 4に示す形態で実現するが、説明を簡単にするため、 m- 1個の n— 1次多項式乗算装置 12— 1〜12—（m— 1)力なる多項式乗算ブロック 1として説明する。

[0030] 本発明の符号化方式は、符号ビット列の先頭力 (nm-r)ビットが情報ビット列に一致し、残りの rビットが誤り訂正のための冗長ビット列となる組織符号ィ匕装置を表している。

[0031] m— 1個の n— 1次多項式乗算装置 12— 1〜12—（m— 1)は誤り訂正符号ィ匕のためブロック化された長さ Kの情報ビット列 (Kは整数を表す)をさらに m— 1個の長さ n のブロックと長さ（n—r)の一つのブロックとに分割し（m、 nは 2以上の整数を表し、 r は 1から nの間の整数を表す）、分割された各情報ビット列の内、 m— 1個の長さ nの各ブロックを入力として n— 1次多項式乗算を行い、各々長さ nの系列を出力する。

[0032] 加算装置 13は m— 1個の n— 1次多項式乗算装置 12— 1〜12—（m— 1)の各出力を加算する。 r次多項式除算装置 2は長さ (n—r)のブロックと加算装置 13の出力結果とを入力として r次多項式除算を行い、長さ rの冗長ビット系列を出力する。

[0033] 図 2は図 1の n—l次多項式乗算装置の構成を示すブロック図である。図 2において、 n— 1次多項式乗算装置 12は n個のレジスタ 121— 1〜121— nと、最大 n個の排他的論理和演算装置 122— 1〜122— nとからなる。図 1の n— 1次多項式乗算装置 12 — 1〜12— (m— 1)はこの n— 1次多項式乗算装置 12と同様の構成となっている。

[0034] n- 1次多項式乗算装置 12は nビット入力、 nビット出力であり、 nビットの入力ビット列を逐次入力し、すべてが入力し終わった時点でスィッチ 124を切替え、 n個のレジスタ 121— 1〜121— nの中身を順次出力する。

[0035] 図 2において、 123— l〜123—nは、予め定められた nビットのビット列 h , h , · ··

1 2

, h によって結線、非結線を定めるスィッチである。 h力^であった時には hと記された部分を結線し、 hが 0であった時には hと記された部分を結線しない (jは 1から m の間の整数)。この nビットのビット列 h , h , · ··, h の選択方法については後述する

1 2 n

[0036] 図 3は図 1の r次多項式除算装置の構成を示すブロック図である。図 3において、 r 次多項式除算装置 2は!:個のレジスタ 21— l〜21—rと、最大 r個の排他的論理和演算装置 22— l〜22—rと、スィッチ 24とから構成されている。

[0037] r次多項式除算装置 2は (n— r)ビットの情報ビットと、（m— 1)個の n— 1次多項式乗算装置 121— 1〜 121— nの各出力ビットとの排他的論理和 nビットを入力し、 rビットを出力する。（n—r)ビットの情報ビットを入力し終えた段階で、 r次多項式除算装置 2はスィッチ 24を切替え、 n— 1次多項式乗算装置 121— 1〜121— nの出力の残り r ビットと図 3中の r個のレジスタ 21— l〜21—rの中身との排他的論理和を順次出力する（この際、情報ビット列の入力は 0にセットしておく）。

[0038] r次多項式除算装置 2の出力 rビットが、（nm— r)ビットの情報ビット列に対する rビットの冗長ビット列となる。図 3において、 23— 1〜23— (r— 1)は予め定められた r— 1 ビットのビット列 u , u , · ··, u によって結線、非結線を定めるスィッチである。 uが

1 2 r-1 j

1であった時には uと記された部分を結線し、 uが 0であった時には uと記された部

J j j

分を結線しない (jは 1から r— 1の間の整数）。この r— 1ビットのビット列 u ， u ，…， u

1 2 r

-1の選択方法にっ、ては後述する。

[0039] 図 4は図 1の多項式乗算ブロック 1の詳細な構成を示すブロック図である。図 4においては、レジスタ部分を共有させたものである。図 4の 33は予め定められた n (m— 1) ビットのビット列によって結線、非結線を定めるスィッチである。この n (m— 1)ビットのビット列の選択方法を図 2の n— 1次多項式乗算装置 12の結線における選択方法と同一にすることで、図 4に示す入出力の関係は、図 2の n—l次多項式乗算装置 12を m— 1個用いて実現した多項式乗算ブロック 1の入出力の関係と一致する。

図 1に示す本発明の一実施例による誤り訂正符号ィ匕装置に対応する検査行列を、 [数 3]

•••(3)

という式に示す。

上記の（3)式の検査行列は m個の n X n巡回行列の一次元配列からなり、（3)式中の Hiは n X n巡回行列を示している（iは 1から mの間の整数)。巡回行列は、

[数 4]

•••(4)

という式に記したように、第 2行目の行ベクトルが第 1行目の行ベクトルを 1ビット左に巡回したものとなっており、以下、第 k行目の列ベクトルは（kは 2から nの間の整数）、第 1行目の行ベクトルを k— 1ビット左に巡回したものとなっている。

上記の（4)式の n X n巡回行列の第 1行ベクトルを、 [数 5]

= / ') + f₂ ^(ox +… + / -¹ = / - ¹

} ~ι

•••(5)

t、う式のように (n— 1)次以下の多項式として表示したものを f⁽ⁱ⁾ (X)と記す (iは 1から mの間の整数）。

[0043] 上述した n— 1次多項式乗算装置 12, 12— 1〜12—（m— 1)と、 r次多項式除算装置 2との結線を定める nビット列の選択は、上記の m個の (n— 1)次以下の多項式 f⁽¹⁾ (X), f⁽²⁾ (x), ···, f^(m) (x)の選択によって決定される。そのため、まず上記の m個の（ n— 1)次以下の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m)の選択方法について説明する。

[0044] (n-1)次以下の多項式 f (X)に関して、集合 s (f (x) )を、

[数 6] /(ぶ)) = |/ 0, ≤i<n\

•••(6)

t、う式のように定める。ここで、 f (X)の次数 iの項の係数を f と記す。集合 s (f (X) ) i+1

は多項式 f (χ)によって定まる、 0から n—1の間の n個の整数の部分集合である。

[0045] また、 1から n—1の整数 Vに対して、直積集合 s(f (x)) Xs(f (x))の部分集合 λ v(f

(x))を、

[数 7] (fM) = {( - j≡vmodn_t iEs(f(x) j s(f(x))}

•••(7)

という式のように定める。

[0046] m個の（n—1)次以下の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m) (x)の選択の条件の一つは、 m個の多項式が、 1から n—1の間のすべての整数 Vに対して、

[数 8] (/") («)

(ぶ)） + Α_ν(/(²)(Λ))十… ₊ (/ ·( (ぶ)) 1

•••(8)

という式を満たすこととする。

[0047] ここで、集合 Αの要素数を I A Iと記すことにする。上記の m個の (n— 1)次以下の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m) (x)の選択の第 2の条件は、 m—l個の多項式 f⁽²⁾ (x ) , ···, f^(m) (x)の各々が、多項式 (X — 1)を法として多項式 f⁽¹⁾ (X)で割り切れることとする。また、

[数 9] f⁽ⁱ⁾(x)： g⁽ (x)f⁽¹⁾(x)mod(xⁿ -1)， i = 2,3,4,···， w

•••(9)

という式に示すように、これらの m—l個の商多項式を g⁽²⁾ (x), g⁽³⁾ (x), ···, g^(m) (x) と表す。

[0048] 上述した m個の (n— 1)次以下の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m) (x)の選択に関する第 1の条件 [(8)式]は、サム'プロダクトアルゴリズムに代表される、低密度パリティ検査符号の繰り返し復号処理によって最適に近い復号処理を実行するために必要な条件である。実際、条件 [(8)式]によって、上記の（3)式の検査行列中の各行べクトルに含まれる 1の数は最大でも (nm) ^1/2となり、検査行列は疎な行列となる。

[0049] 第 2の条件 [(9)式]は、図 1に示す誤り訂正符号ィ匕装置によって、正しく冗長ビット列が算出されるために必要な条件である。上記の二つの条件 [ (8)式及び (9)式]を満足する多項式の例については後述する。

[0050] 次に、図 2に示す n—1次多項式乗算装置 12における結線について説明する。上述したように、図 2の n— 1次多項式乗算装置 12中のスィッチ 123— 1〜123— nは、予め定められた nビットのビット列 h , h , ···, h によって結線、非結線を定める。 h

1 2 n j 力 Siであった時には hと記された部分を結線し、 h力^であった時には hと記された

J J J

部分を結線しな、 (jは 1から mの間の整数)。

[0051] この nビットのビット列 h , h , ···, h の選択は次のように行う。上述したように、図 1 に示す誤り訂正符号化装置は、 m— 1個の n— 1次多項式乗算装置 12— 1〜12—（ m— 1)を持ち、第 i番目の n— 1次多項式乗算装置 12— iにおいて結線を定める nビット列を、

[数 10] ), ⁰,…，）

•••do)

と記す（iは 1から m—lの間の整数）。この nビット列は、上記の（9)式に示す m—l個の多項式 g(²) ), g⁽³⁾ (x), ···, g(^m) (x)によって、

[数 11]

， 2，3,...,"

•••(11)

という式によって定める。

ここで、

[数 12] g^(k)(x) = ) '-¹ = gl^k) + + gi^k)x² +… + )ぶ"-¹

;"=1

•••(12)

とする（kは 2から mの間の整数)。また、図 4において結線を定める n (m—l)ビットのビット列、

[数 13]

A ，，…， A„， i = l '- -l

•••(13)

も、上記と同様に、（10)式によって定める。 [0053] 次に、図 3に示す r次多項式除算装置 2における結線について説明する。図 3のスイッチ 23— 1〜23— (r— 1)は予め定められた r— 1ビットのビット列 u , u , · ··, u

1 2 r-1 によって結線、非結線を定める。 U力^であった時には Uと記された部分を結線し、 U が 0であった時には uと記された部分を結線しない (jは 1から r—lの間の整数)。上記の r— 1ビットのビット列 u , u , · ··, u は上記の多項式 f⁽¹) (X)を用いて、

1 2 -1

[数 14] l + M_r__I + M_r_₂ ² + · · · + u,x^r~^l + x = κχ^η - l) / gcd( ^{1 {x), x" -1)

•••(14)

という式によって定める。

[0054] ここで、 gcd (f⁽¹⁾ (x) , xⁿ— 1)は f⁽¹⁾ (x)と xⁿ— 1との最大公約多項式を意味し、この最大公約多項式の次数は n—rとなる。 rは、上述したように、本発明の符号化装置における冗長ビット数となる。すなわち、本発明の誤り訂正符号ィ匕装置における情報ビット数は、 n (m— 1)に f⁽¹⁾ (X)と xⁿ—1との最大公約多項式の次数をカ卩えたビット数となる。

[0055] 次に、図 1に示す本実施例の動作について説明する。誤り訂正符号ィ匕のためプロック化された長さ K= (nm— r)ビットの情報ビット列 (m、 nは 2以上の整数を表し、 rは 1から nの間の整数を表す)が、図 1に示す誤り訂正符号化装置に順次入力される。情報ビット系列は第 1番目のビットから第 n(m— 1)番目のビットからなる第 1のブロックと、第 n (m—l) + 1番目のビットから第 (nm—r)番目のビットからなる第 2のブロックとに分割される。

[0056] 上記の第 1のブロックは m— 1個の n— 1次多項式乗算装置 12— 1〜12—（m— 1) 力なる多項式乗算ブロック 1へと逐次入力され、上記の第 2のブロックはスィッチ 3を切替えた後、 r次多項式除算装置 2へと逐次入力される。情報ビット列において、多項式乗算ブロック 1へ入力される長さ n (m— 1)の第 1のブロックはシリアルパラレル変換装置 11によって m— 1ビットに変換され、変換された m— 1ビットの各ビットは n— 1 次多項式乗算装置 12— 1〜12—（m— 1)へと逐次入力される。

[0057] n— 1次多項式乗算装置 12— 1〜12—（m— 1)は全部で m— 1個あり、上記のシリアルパラレル変換された m— 1ビット中の第 i番目のビットは（iは 1から m— 1の間の整数)、第潘目の n—1次多項式乗算装置 12— iへと入力される。すなわち、上記の第 1のブロックは上記のシリアルパラレル変換装置 11を通して長さ _nの m— 1個のブロックに細分され、長さ nの m— 1個のブロックの各々が m— 1個の n— 1次多項式乗算装置 12— 1〜12— (m— 1)各々へ入力される。

[0058] 上記の n— 1次多項式乗算装置 12— 1〜12—（m— 1)各々は、上記の細分された nビットを入力し、出力ビット数は nビットである。 m—1個の n—1次多項式乗算装置 1 2— 1〜12— (m— 1)の各出力のビット毎の排他的論理和が多項式乗算ブロック 1の nビットの出力となる。

[0059] 次に、図 2に示す n—1多項式乗算装置 12の動作について説明する。レジスタ 121

1〜121— nの中身をすベて零に初期化しておき、 nビットのビット列を 1ビットずつ逐次入力する。この間、フィードバックが力かるようにスィッチ 124を上側へセットしておく。 nビットのすべてが入力し終わった時点でスィッチ 124を切替え、レジスタ 121 — 1〜121— nの中身を順次出力する。

[0060] 図 1に示す誤り訂正符号化装置は、図 2に示す n— 1多項式乗算装置 12を m— 1個使用し、 n- 1次多項式乗算装置 12— 1〜12— (m— 1)各々の出力の排他的論理和が多項式乗算ブロック 1の出力となることから、 n— 1次多項式乗算装置 12— 1〜1 2- (m- 1)各々のレジスタ（121— 1〜121— n)は他の多項式乗算装置と互いに共有することができる。

[0061] これによつて、図 4に示す形態で多項式乗算ブロック 1を実現することができる。図 4 に示す形態での動作にっ、ては、レジスタ 31— 1〜31— nを共有して!/、る点を除！ヽて同じであり、この図 4の装置構成によって所望の出力結果を得ることができる。

[0062] 次に、図 3に示す r次多項式除算装置 2について説明する。レジスタ Sl— l Sl - irの中身をすベて零に初期化しておき、上記の情報ビット列の後半 n—rビットと上記の多項式乗算ブロック 1の出力 nビットとを同時に 1ビットずつ逐次入力する。この間、フィードバックがかかるように、図 3のスィッチ 24を左側へセットしておく。 n— rビットの情報ビット列を入力し終えた段階でスィッチ 24を切替え、多項式乗算ブロック 1の出力の残り rビットと各レジスタ（21— 1〜21—r)の中身との排他的論理和を順次出力する（その際、情報ビット列の入力は 0にセットしておく）。

[0063] 図 3に示す r次多項式除算装置 2の出力 rビットが上記の（nm— r)ビットの情報ビット列に対する冗長ビット列となる。尚、冗長ビット数 rが nに一致する場合には、 r次多項式除算装置 2へ入力される情報ビット数が零であり、この場合、 r次多項式除算装置 2 は単に多項式乗算ブロック 1の出力 nビットをそのまま出力する。

[0064] 次に、図 1に示す誤り訂正符号ィ匕装置の出力スィッチ 4について説明する。（nm— r)ビットの情報ビット列は、多項式乗算ブロック 1、また r次多項式除算装置 2への入力と同時に、誤り訂正符号ィ匕装置の出力ビット列となる。ここで、必要ならば、多項式乗算ブロック 1への入力となる第 1番目から第 _n (m- 1)番目の情報ビット分を (3)式に示した検査行列が示すビット順序に一致するように並べ替えて出力する。

[0065] (nm— r)ビットの情報ビット列の出力が終わった段階で、スィッチ 4¾τ次多項式除算装置 2の出力側へ切替え、 r次多項式除算装置 2の出力!:ビットを誤り訂正符号ィ匕装置の出力として出力する。このように、本実施例は、符号ビット列の先頭から (nm— r)ビットが情報ビット列に一致し、残りの rビットが誤り訂正のための冗長ビット列となる組織符号化装置を表して、る。

[0066] これによつて、本実施例では、最大 2n個のレジスタと、 2n個の排他的論理和演算装置とによって、符号化率が (n— l) Zn以上の低密度パリティ検査符号の誤り訂正符号ィ匕装置を構成することができる。

[0067] また、本実施例では、後述するように、この構成によって符号化利得が大きぐさらにエラーフロア領域における誤り率特性が簡単な評価式によって算出することができる誤り訂正符号ィ匕装置を構成することができる。

[0068] 次に、上述した条件 [ (8)式及び (9)式]を満たす多項式の具体的な算出方法の一例について説明する。さらに、この一例を用いて、符号化利得が大きくなることを示し

、さらにまたエラーフロア領域における誤り率特性が簡単な評価式によって算出できることについて説明する。

[0069] 有限体 GF (2^2S)の原始元を αとし（Sは正の整数とする）、 Rを Sの 1、あるいは Sではない約数とする。また、 (2^s + 1) (2^R— 1)を nとし、 (2^s— 2^s— ^R ) Z (2^R— 1)を mと記す。（n— 1)次以下の多項式 φ ^ω (X)を、 [数 15] (り

•••(15)

という式のように定める (kは 0から（2^s -1)/(2^R 1) 1の間の整数とする)。

[0070] ここで、 L(K)は 0から n— 1の間の整数の部分集合で、

[数 16] l_j Q_{≤ j <n}}

•(16)

という式によって定める。尚、（16)式中の Tr は有限体 GF (2 )力も GF (2 へのト

2S|S

レースを表すものとする。 0から（2^s -1)/(2^R 1) 1の間の整数 kの中で、多項式 φ ^(k) (X)が零でな!ヽものは全部で m個ある。

[0071] 図 5は上記の m個の零でない多項式の算出方法の一例を示すフローチャートである。 0から（2^s -1)/(2^R— 1)— 1の間の整数 kに対して、多項式 φ^ω (X)が零であるか否かは有限体 GF (2^s )の元である aの k (2^s + 1)乗の GF (2^R )へのトレースが零であるか否かによって、つまり、

[数 17]

•••(17)

t 、う式力判定することができる。

[0072] 上記の（16)式の集合 L(k)は、（2^s -1)/(2^R— 1)に mを乗じた値が 2^2S— 1となることから、有限体 GF(2^2S)の部分集合で、 m乗した値が互いに一致し、有限体 GF(2^S

)へのトレースが 1となる元力もなる集合に対応する。また、上記のトレースの値は零以外の他の値であっても、各 k(0から（2^s -1)/(2^R 1) 1の間の整数)で同じ値であればよいため、上記の多項式 φ ^(k) (X)は、有限体 GF(2^2S)の部分集合で、 m乗した値が互いに一致し、有限体 GF (2^s )へのトレースが零以外の予め定められた値に一致となる元力もなる集合によって規定されることになる（図 5ステップ S1〜S7)。

[0073] 図 5の出力である m個の多項式を適当に順序付けた後、 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m) ( x)と記すことにすると、これら m個の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m) (x)は上述した条件 [(8)式及び (9)式]を満たす。ここで、特に、多項式 f⁽¹⁾ )は、零でない多項式 φ^ω (X)の中で、χ^η — 1との最大公約多項式の次数が最も小さい極小多項式となるように順序つける。

[0074] このように、選択された多項式によって構成される本実施例による誤り訂正符号ィ匕装置における符号ビット列の長さ Νは、

N=nm=(2^s +1) (2^s—2^s— ^R)

であり、情報ビット列の長さ Kは少なくとも、

n(m-l) = (2^s +1) (2^s— 2^s— ^R— 2^R +1)

以上となる。正確には、上記のように、 n(m— 1)に f⁽¹⁾ (X)と xⁿ—1との最大公約多項式の次数をカ卩えたビット数となる。

[0075] また、最小距離 dは d= 2^R + 1となり、重み dの符号ビット列の数 A は少なくとも（2^s

d

+1) (2^s—2^s— ^R)以上となる。実際には、重み dの符号ビット列の数 A は（2^s +1) (2

d

^S— 2^s— ^R)に非常に近ぐ良い近似であるのにカ卩え、この重み dの符号ビット列の数は非常に少なぐ次に説明するように誤り率特性に良い効果をもたらす。

[0076] この最小距離 dと重み dの符号ビット列の数との概算によって、変調方式を 2元位相偏移変調（2PSK:2 Phase Shift Keying)、通信路を加法的ガウス通信路とした場合のビット誤り確率 Pbの近似値を、

[数 18]

•••(18)

という式によって算出することができる。ここで、 dは最小距離 (d=2^R + 1)、 A は重み dの符号ビット列の数、 Nは符号ビッ d

ト列の長さを表し、 yは符号化率を表す（γ =KZN)。また、 EbZNoは加法的ガウス通信路における 1ビット当りの信号対雑音比（SNR: Signal Noise Ratio)を表し、 Qはガウスの Q関数を表し、

[数 19]

•••(19)

という式で表される。

[0078] 上記の（18)式の N, dに各々 2^R +1, (2^s +1) (2^s—2^s— ^R)を代入し、 A に（2^s + d

1) (2^s— 2^s— ^R )を代入することで、ビット誤り確率 P の近似値を計算によって算出す

b

ることができる。これは、エラーフロア領域において非常に精度のよい近似であり、計算機シミュレーションによる実験的評価が計算量的、時間的に困難な場合において、エラーフロアの特性を評価するのに有効である。

[0079] 上記の（18)式によって、誤り確率を改善し、より多くの符号化利得を得るためには、最小距離 dを大きくすることが効果的である。上記の（15)式に示す多項式 φ ^ω (χ) , k=0, 1, ···, (2^s -1)/(2^R—1)—1の中に零でないものは m個ある力上記のように、 m個の多項式すベてを使うのではなぐその一部のみを使うことによって、最小距離を 2^R +1程度に大きくすることが可能である。この方法について説明する。

[0080] 零でない m個の多項式 φ ^ω (X) (kは 0から（2^s— 1)Z(2^R— 1) 1の間の整数）の中から m，個の多項式を選択し、適当に順序つけて、 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m')(x)と記すことにする。この時、二つの多項式 φ ^ω (X)と多項式 φ ^{( ))}(χ)とを同時に選択しないようにする。ここで、 r(k)は 2Xkを (2^s -1)/(2^R—1)で割った余りを表すものとする。

[0081] これら m個の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m>)(x)は、上述した条件 [(8)式及び（ 9)式]を満たし、このように選択された多項式によって構成される本発明の符号化装置における符号ビット列の長さ Nは N=nm'となる。最小距離は 2^R+1以下であり、重み 2^K+1の符号ビット列の数は少なくとも m'と 2との二項係数に nをかけた数以上となる。この重み 2^R+1の符号ビット列の下界を（18)式に代入して得られる数値は、誤り確率が比較的低い場合 (通信路の SN比が比較的大きい場合)、誤り率特性の非常によい近似を与える。この方法によって、符号化率は m個の多項式全てを使用する場合と比較して小さくなるが、それと引き換えに誤り特性を良くすることができる。

[0082] さらに、具体的な数値例について説明する。上述した実施例において、 Sを 6とし、 Rを 3と設定する。この場合、 n=455, m=8となる。また、（15)式の多項式 φ ^(k) (x) (kは 0から 8の間の整数）は、

[数 20]

> ⁽¹) (X) = jc¹³¹ + X¹⁷⁵ +ぶ²⁰¹ 十 ²³⁹ + ²⁵ ₊χ^2Ά7 ₊ X²⁸⁸ + X³³⁸

φ (χ)≡ (ψ^(ι) (JC))² mod(x⁴⁵⁵― 1)

ψ ⁽³⁾ (JC) -ぶ³⁰ 十ぶ ⁴⁰ + ¹²¹ + + ⁹⁰ + X³⁰⁶ + x ⁵ + ^M

≡ g(x ^w(x)mod(x⁴⁵⁵ ~l)

ψ⁽⁴⁾(χ)≡(φ⁽¹⁾(χ)Ϋ mod(jt⁴³⁵—1)

5) ( = Χ³(Ψ^{1)(Χ)Ϋ² mod(jc⁴⁵⁵ -1)

ψ⁽⁶⁾(χ)≡ (^⁽³⁾(χ))² mod( ⁴⁵ 一 1)

ψ ^Ί){χ)≡ χ(ψ^ι1)(χ)γ⁶ τηοά(χ" -1)

φ⁽⁸⁾(χ)≡(φ⁽¹⁾(χ)γ mod(xⁿ—1)

• · · (20)

という式のように計算される。尚、）=0でぁり、₈ )は (³) )を φ^ω )で、 ( X⁴⁵⁵ 1)を法として割り算した際の商多項式を表す。

[0083] 8個の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f⁽⁸⁾ (x)を f(^k) (χ) = ^ω (x), k=l, 2, ···, 8とすると、これらの 8個の多項式は上述した条件 [(8)式及び（9)式]を満たす。この時、符号ビット列の長さ Nは 3640ビット、情報ビット列の長さ Kは 3288ビット、符号化率 γは約 0.9、最小距離は 9、重み 9の符号ビット列の数 Α は 3640以上となる。

9

[0084] これらを（18)式に代入し、誤り確率を算出すると、復号後のビット誤り確率が 10— ¹² を達成するのに必要な 1ビット当たりの信号対雑音比は約 5デシベルであることがわかり、これは繰り返し復号方式を適用することで実現することができる。

[0085] 繰り返し復号を用いて、これ以下のビット誤り率を達成するための信号対雑音比についても簡単に計算することができる。また、この符号を同じ符号ィ匕率のリードソロモン符号で符号化し、典型的な限界距離復号方式で復号した場合と比較すると、復号後のビット誤り確率が 10— ⁶の場合、 2. 0デシベル (dB)以上の符号化利得がある。

[0086] 上記の 8個の多項式 φ ^ω (X) , φ (X) , · · · , φ ⁽⁸⁾ (X)のうちの 4つを使い、 f⁽¹) (X)

= Φ ^ω (x) , f⁽²⁾ (x) = Φ ⁽⁴⁾ (χ) , f⁽³⁾ (χ) = Φ ⁽⁷⁾ (χ) , f⁽⁴⁾ (χ) = Φ ⁽³⁾ (χ)とした場合にも、これら 4つの多項式は上述した条件 [ (8)式及び（9)式]を満たす。この時、符号ビット列の長さ Νは 1820ビット、情報ビット列の長さ Κは 1468ビット、符号化率 γは約 0 . 8、最小距離は 16以下、重み 16の符号ビット列の数 Α は 2730以上となる。

16

[0087] これらを（18)式に代入し、誤り確率を算出すると、復号後のビット誤り確率が 10— ¹² を達成するのに必要な 1ビット当たりの信号対雑音比は約 4. 4デシベルであることがわかり、これは繰り返し復号方式を適用することで実現することができる。繰り返し復号を用いて、これ以下のビット誤り率を達成するための信号対雑音比についても簡単に計算することができる。また、この符号においても同じ符号ィ匕率のリードソロモン符号で符号化し、典型的な限界距離復号方式で復号した場合と比較すると、復号後のビット誤り確率が 10— ⁶の場合、 2. 0デシベル (dB)以上の符号化利得がある。

[0088] 図 6は本発明の他の実施例による多項式算出方法の一例を示すフローチャートである。図 6において、 kを非負整数、 Tを n— 1 (nは 2以上の整数)次以下の多項式の集合とする。また、 pは 2, 4等の 2のべき乗数を表すものとする。初期状態として kを零、 Tを空集合とし、 n— 1次以下の多項式 f (X)をランダムに選択する。

[0089] この多項式が上記の条件 [ (8)式]を満たす時 [ (8)式中の mを 1, f⁽¹⁾ (x)を f (x)とする]、 f (x)を前記の集合 Tの要素に加え、 kの値を 1つ増加する。以下、図 6の第 k 回目の繰り返し処理にお!、ては (kは 2以上の整数）、多項式の集合 Tと上記の多項式 f (X)とから計算される多項式、

[数 21]

≡(f (x))^p(k-^l) mod(xⁿ •••(21)

が上記の条件 [(8)式]を満たす時 [(8)式中の mを kとする]、 f^(k) )を上記の集合 T の要素に加え、 kの値を 1つ増加する。多項式の集合 Tに含まれる多項式の数が、予め設定した数 m(mは 2以上の整数）となった時点で Tを出力し、処理を終了する（図 6ステップ S 11〜S 17)。

[0090] 図 6において、初めにランダムに選択した多項式 f(x)によって、上記のように、 [数 22] f^(k)(x)≡(f(x))^p(k-¹⁾ mod(xⁿ一 1)， ₌l，2,'"，w

•••(22)

とすると、図 6の出力 Tは T={f^G) (x), f⁽²⁾ (x), ···, f^(m) (xMとなり、上述した条件 [(8 )式及び（9)式]を満たす。また、上記の初めに選択した多項式 f(x)の零でない項の数を wとすると、 Tに含まれる多項式の各々はすべて w個の零でない項を持つ。

[0091] 図⁶の出力である m個の多項式 f⁽¹⁾ (x), f⁽²⁾ (x), ···, f^(m) (x)から構成される本実施例による誤り訂正符号ィ匕装置における符号ビット列の長さ Nは N=nmであり、情報ビット列の長さ Kは少なくとも n(m— 1)以上となる。正確には、上記のように、 n(m-l) に f⁽¹⁾ (X)と xⁿ—1との最大公約多項式の次数をカ卩えたビット数となる。

[0092] pが 2の場合には、最小距離 dは d=w+lとなり、重み dの符号ビット列の数 A は少

d なくとも n(m—l)以上となる。多くの場合、この最小重みを持つ符号ビット列の数の下界を（18)式に代入して得られる数値は、誤り確率が比較的低!、場合 (通信路の S N比が比較的大きい場合)、誤り率特性の非常によい近似を与える。

[0093] また、 pが 2以外の場合には、重み 2wの符号ビット列の数は少なくとも mと 2との二項係数に nをかけた数以上となり、多くの場合、この重み 2wの符号ビット列の数の下界を（ 18)式に代入して得られる数値は、誤り確率が比較的低!、場合 (通信路の SN 比が比較的大きい場合)、誤り率特性の非常によい近似を与える。

[0094] 次に、具体的な数値例について説明する。本実施例において、 n=255, m=4, p

=4とした時、 ₅( ) = x²⁵ ₊ ³³ ₊^⁶⁴ ₊^¹¹⁴ ₊^¹⁸⁵

f₇(x) = x⁶ ₊ x¹¹⁴ +ぶ¹³² + ⁶⁸ + x² +ぶ²³⁰ + ²⁴¹

•••(23)

という式に記した f (X)によって、

5

[数 24] f (り (x)≡ (/₅ (ぶ)) "¹) mod(jc²⁵⁵— 1)， = 1,2,3,4

• · · (24)

とすると、図 6に記した処理の出力として、例えば T={f⁽¹⁾ (x), f⁽²⁾ (x), f⁽³⁾ (x), f⁽⁴⁾ ( xMを得ることができる。

[0095] この 4つの多項式は上述した条件 [(8)式及び（9)式]を満たす。この時、符号ビット列の長さ Nは 1020ビット、情報ビット数 Kは 769ビット、符号化率は約 0.754、最小距離は 10以下、重み 10の符号ビット列の数 A は 1530以上となる。

10

[0096] これらを（18)式に代入し、誤り確率を算出すると、復号後のビット誤り確率が 10— ¹² を達成するのに必要な 1ビット当たりの信号対雑音比は約 5.6デシベルであることがわかり、これは繰り返し復号方式を適用することで実現できる。繰り返し復号を用いて、これ以下のビット誤り率を達成するための信号対雑音比についても簡単に計算することができる。

[0097] 次に、（23)式に記した f (X)によって、

7

[数 25] f^(k)(x)≡ (/₇( )) ⁴⁽一¹) mod(^²⁵⁵—1)，ん = 1,2,3,4

•••(25)

とすると、図 6に記した処理の出力として、前記した f (X)の場合と同様に、 T={f⁽¹⁾ (

5

x), f⁽²⁾ (x), f⁽³⁾ (x), f⁽⁴⁾ (xMを得ることができる。この 4つの多項式は上述した条件 [(8)式及び (9)式]を満たす。この時、符号ビット列の長さ N、情報ビット数 K、符号化率は、上記の f (X)の場合と全く同様に、各々 1020、 769、 0. 754であるが、最

5

小距離は、 f (X)の場合と異なり、 14以下となる。また、重み 14の符号ビット列の数 A

5

は 1530以上となる。

14

[0098] これらを（18)式に代入し、誤り確率を算出すると、復号後のビット誤り確率が 10— ¹² を達成するのに必要な 1ビット当たりの信号対雑音比は約 5. 0デシベルであることがわかり、これは繰り返し復号方式を適用することで実現することができる。繰り返し復号を用いて、これ以下のビット誤り率を達成するための信号対雑音比についても簡単に計算することができる。

[0099] 復号後のビット誤り確率が 10—¹²の場合には、上記の f (X)から構成されたものと比

5

較して 0. 6デシベルの符号化利得の向上が望める一方で、復号後のビット誤り確率力の場合には、上記の f (X)から構成されたものと比較して 0. 4デシベルの符

5

号化利得の劣化が見られる。この場合には、通信システムの要求に沿った誤り訂正符号化装置を選択すればよぐ本実施例による誤り訂正符号ィ匕装置は、多項式の選択によって、このように幅広、要求に答えることが可能である。

産業上の利用可能性

[0100] 本発明は、衛星通信、あるいは移動体通信システム等における、所要電力の低減

、アンテナの小型化等のシステム構成上の要件を満たすための誤り訂正技術として、あるいは磁気記録等の記憶装置に関する信頼性向上のための誤り訂正技術として適用することが可能である。

Claims

請求の範囲

[1] 低密度パリティ検査符号を用いる誤り訂正符号化装置であって、

前記長さ (n— r)のブロックと前記加算装置の出力結果とに対して多項式除算を行つて長さ rの冗長ビット系列を出力する多項式除算装置とを有することを特徴とする誤り訂正符号化装置。

[2] 前記多項式除算装置および前記多項式乗算装置は、レジスタと該レジスタの出力に接続される排他的論理和回路とを複数段縦続接続する回路を含み、該排他的論理和回路の出力論理を非反転または反転とするように、所定の多項式演算に基づいて定められる結線によって該排他的論理和回路の出力論理を設定することを特徴とする請求項 1記載の誤り訂正符号化装置。

[3] 前記多項式除算装置内の結線を指定する結線多項式を、 2の 2S乗個（Sは正の整数)の元力もなる有限体の部分集合において、 m乗した値が一致しかつ 2の S乗個の元力なる有限体へのトレースが零以外の値に一致する元力なる集合によって規定される多項式の中で極小となる極小多項式とし、他の有限体の部分集合によって規定される多項式の前記極小多項式による商多項式を前記多項式乗算装置内の結線を指定する結線多項式とすることを特徴とする請求項 2記載の誤り訂正符号化装置。

[4] 前記多項式除算装置内の結線を指定する結線多項式をランダムに選択し、前記 m

1個の多項式乗算装置内の結線を指定する m— 1個の結線多項式の各々を前記ランダムに選択した多項式の互いに異なるべき乗によって定めることを特徴とする請求項 2記載の誤り訂正符号化装置。

[5] 低密度パリティ検査符号を用いる誤り訂正符号化方法であって、 m— 1個（mは 2以上の整数を表す)の多項式乗算装置にお!、て、 m— 1個の長さ n (nは 2以上の整数を表す）のビット列からなるブロックと長さ（n— r) (rは 1から nの間の整数を表す)のビット列からなる一つのブロックとに分割した情報ビット列のうちの前記長さ nのブロックをそれぞれ入力し、多項式乗算を行って長さ nのビット系列をそれぞれ出力し、

多項式除算装置において、前記長さ (n— r)のブロックと前記加算装置の出力結果とに対して多項式除算を行って長さ rの冗長ビット系列を出力することを特徴とする誤り訂正符号化方法。

[6] 前記多項式除算装置内の結線を指定する結線多項式を、 2の 2S乗個（Sは正の整数)の元力もなる有限体の部分集合において、 m乗した値が一致しかつ 2の S乗個の元力なる有限体へのトレースが零以外の値に一致する元力なる集合によって規定される多項式の中で極小となる極小多項式とし、他の有限体の部分集合によって規定される多項式の前記極小多項式による商多項式を前記多項式乗算装置内の結線を指定する結線多項式とすることを特徴とする請求項 5記載の誤り訂正符号化方法。

[7] 前記多項式除算装置内の結線を指定する結線多項式をランダムに選択し、前記 m

1個の多項式乗算装置内の結線を指定する m— 1個の結線多項式の各々を前記ランダムに選択した多項式の互いに異なるべき乗によって定めることを特徴とする請求項 5記載の誤り訂正符号化方法。