CN101073205B - 低密度奇偶校验编码器和解码器以及低密度奇偶校验编码和解码方法 - Google Patents

低密度奇偶校验编码器和解码器以及低密度奇偶校验编码和解码方法 Download PDF

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Abstract

提供了一种LDPC编码器和解码器、以及LDPC编码和解码方法。LDPC编码器包括：代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且相加第一行和第二行以输出第二奇偶校验矩阵，其中第一行是所述第一奇偶校验矩阵的至少一行，而第二行是所述第一奇偶校验矩阵的剩余行中的至少一行；以及编码电路，接收第二奇偶校验矩阵和信息字以输出LDPC-编码的代码字。并且LDPC解码器包括：代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且相加第一行和第二行以输出第二奇偶校验矩阵，其中第一行是所述第一奇偶校验矩阵的至少一行，第二行是所述第一奇偶校验矩阵的剩余行中的至少一行；以及解码电路，接收第二奇偶校验矩阵和信息字以输出LDPC-解码的信息字。

Description

低密度奇偶校验编码器和解码器以及低密度奇偶校验编码和解码方法
技术领域
本发明一般涉及一种低密度奇偶校验(low-density parity-check，LDPC)编码器、LDPC解码器、以及LDPC编码和解码方法，并且更具体的讲，涉及LDPC编码器、LDPC解码器、以及LDPC编码和解码方法，其中通过从较大的LDPC代码(也称为奇偶校验矩阵)形成较小的LDPC代码，可以减小编码器和解码器的存储器的尺寸。 
背景技术
由Robert Gallager于1962年发明的低密度奇偶校验(LDPC)代码是一种由非常稀疏的(very sparse)奇偶校验矩阵定义的线性块代码(block code)，所述奇偶校验矩阵主要被填充以0，和稀疏的被填充以1。当最初引入时LDPC代码由于太复杂而不能实施，所以它被遗忘了很久，直到不久以前。LDPC代码在1995年再次被人发现，并且在1998年引入了不规则(irregular)LDPC代码(由Robert Gallager提出的LDPC代码的泛化)。当Gallager最初引入LDPC代码时，还提出了一种概率(probabilistic)解码算法，并且使用这种算法解码的LDPC代码展示出了极佳的性能特性。当扩展到非二进制代码以及二进制代码定义代码字时，LDPC代码也表现出了提高的性能。如同turbo码一样，LDPC代码产生接近Shannon信道容量极限的误码率(bit error rate，BER)，Shannon信道容量极限是理论上能够在存在一定噪声干扰的给定带宽中传输的数字数据的最大量。当代码长度为增强白高斯噪声(additive whiteGaussian noise，AWGN)信道环境中的一百万位时，已知的具有最佳性能的不规则LDPC代码只需要来自Shannon信道容量的额外的0.13dB以实现10-6的BER，因此其实用于要求以很低BER进行高质量传输的应用。 
与常用于解码块代码的代数解码算法不同，LDPC代码的解码算法是一种概率解码算法，使用图表理论(graph theory)和猜测理论(guessing theory)的置信-传播(belief-propagation)算法被“原样”(“as is”)应用到所述概率 解码算法。LDPC解码器计算对应于通过“1”或“0”信道接收的代码字的每个位的位的概率。由LDPC解码器计算的概率信息被称为消息，而该消息的质量可以通过在奇偶校验矩阵中定义的每个奇偶性(parity)来校验。如果满足了奇偶校验矩阵的一定奇偶性，也就是，奇偶性校验的结果是肯定的，则所计算的消息被特别的称为奇偶校验消息，并且含有每个代码字位的最可能的值。每个奇偶性的奇偶校验消息被用于确定相应位的值，并且关于所计算的位的信息被称为位消息(bit message)。通过重复这种消息传输的过程，每个代码字的位的信息满足了奇偶校验矩阵的全部奇偶性。最后，当奇偶校验矩阵的全部奇偶性满足时，代码字的解码也结束了。在信噪比(signal tonoise，S/N)较低的环境中，使用了系统代码(systematic codes)，并且因此代码字的一定部分被提取以产生信息位。 
如果信道是频率选择性衰落(frequency selective fading)信道，自适应调制和编码(coding)被用于低误差通信。LDPC代码是一种类型的块信道代码，因此与能够通过删余(puncturing)容易地应用所希望的形式的调制和编码的、诸如卷积码或turbo码的格码相比，存在难以自适应的调制的缺点。为了使LDPC代码支持用于自适应传输的各种代码率，其必须具有各种代码矩阵，而这存在着编码器和解码器需要较大的存储器的缺点。 
发明内容
本发明涉及一种LDPC编码器、LDPC解码器、以及LDPC编码和解码方法，其中通过从一个奇偶校验矩阵形成较小的(smaller)奇偶校验矩阵可以减小所述编码器和解码器的尺寸。 
本发明的第一方面提供一种LDPC编码器，包括：代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且相加第一行和第二行以输出第二奇偶校验矩阵，其中第一行是所述第一奇偶校验矩阵中的至少一行，而第二行是所述第一奇偶校验矩阵剩余行中的至少一行；以及编码电路，接收第二奇偶校验矩阵和信息字，以输出LDPC-编码的代码字。 
本发明的第二方面提供一种LDPC解码器，包括：代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且相加第一行和第二行以输出第二奇偶校验矩阵，其中第一行是所述第一奇偶校验矩阵中的至少一行，而第二行是所述第一奇偶校验矩阵剩余行中的至少一行；以及解码电路，接收第二奇偶 校验矩阵和代码字，以输出LDPC-解码的信息字。 
本发明的第三方面提供一种LDPC编码器，包括：代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且输出通过去除其为第一奇偶校验矩阵的至少一行的第一行而形成的第二奇偶校验矩阵；以及编码电路，接收第二奇偶校验矩阵和信息字以输出LDPC-编码的代码字。 
本发明的第四方面提供一种LDPC解码器，包括：代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且输出通过去除其为第一奇偶校验矩阵的至少一行的第一行而形成的第二奇偶校验矩阵；以及解码电路，接收第二奇偶校验矩阵和代码字以输出LDPC-编码的信息字。 
本发明的第五方面提供一种LDPC编码方法，包括：在存储器中存储第一奇偶校验矩阵；相加第一行和第二行以形成第二奇偶校验矩阵，其中第一行是所述第一奇偶校验矩阵中的至少一行，而第二行是所述第一奇偶校验矩阵剩余行中的至少一行；以及接收第二奇偶校验矩阵和信息字，并执行LDPC-编码。 
本发明的第六方面提供一种LDPC解码方法，包括：在存储器中存储第一奇偶校验矩阵；相加第一行和第二行以形成第二奇偶校验矩阵，其中第一行是所述第一奇偶校验矩阵中的至少一行，而第二行是所述第一奇偶校验矩阵剩余行中的至少一行；以及接收第二奇偶校验矩阵和代码字，并执行LDPC-解码。 
附图说明
通过结合附图详细描述本发明的示范实施例，本发明的上述和其它特征和优点对本领域普通技术人员将变得更加清楚，其中： 
图1说明了在根据本发明的第一示范实施例的LDPC编码器、LDPC解码器、以及LDPC编码和解码方法中使用的基本原理； 
图2说明了用于利用图1的基本原理改变代码字的长度的方法； 
图3是根据本发明的第一示范实施例的LDPC编码器的框图； 
图4是根据本发明的第一示范实施例的LDPC解码器的框图； 
图5说明了根据本发明的第二示范实施例的LDPC编码器、LDPC解码器、以及LDPC编码和解码方法的基本原理； 
图6是根据本发明的第二示范实施例的LDPC编码器的框图；以及
图7是根据本发明的第二示范实施例的LDPC解码器的框图。 
具体实施方式
以下，将详细描述本发明的示范性实施例。但是，本发明并不限于以下所公开的实施例，而是可以以各种类型来实施。从而，本实施例被提供来完善本发明的公开，并向本领域技术人员通告本发明的范围。在下面的描述中，即使在不同的附图中，相同的附图标号被用于相同的元素，对相同元素的解释将被忽略。 
图1说明了在根据本发明的第一示范实施例的LDPC编码器、LDPC解码器、以及LDPC编码和解码方法中使用的基本原理。 
参考图1，第一矩阵10是大尺寸的(large-sized)5×12奇偶校验矩阵。在第一矩阵10的上部(upper portion)11，上部11的每一列表示在5行的每一行中的相同列中出现的1的数量。第二矩阵20和第三矩阵30是可以从所述大尺寸的第一矩阵10得来的小尺寸的3×12奇偶校验矩阵。第二矩阵20和第三矩阵30的上部21和31的每一列表示在相应的矩阵20或30中的3行的每一行中的相同列中出现的1的数量。 
奇偶校验矩阵(诸如10、20、30)的行的数量代表奇偶的数量，而其列的数量代表代码字的长度。因此，行的数量(即，奇偶的数量)越大，编码率越低，而列的数量(即，代码字的长度)越大，代码字越长。因此，图1中的第二矩阵20和第三矩阵30具有的编码率比大尺寸的第一矩阵10的编码率要大。 
第二矩阵20是通过去除第一矩阵10的一定行来形成的，并且因此当与大尺寸的第一矩阵10的相应列进行比较时，减少了第二矩阵20的每一列中存在的1的数量。但是，当奇偶校验矩阵(诸如20)的每一列中1的数量减少时，解码性能被降低。 
第三矩阵30通过按列(column-wise)相加第一矩阵10的一定行与第一矩阵10的一定剩余行而形成的。在图1中，第三矩阵30的第一行和大尺寸的第一矩阵10的第一行相同。但是，第三矩阵30的第二行是第一矩阵10的第二和第四行的按列的总和，而第三矩阵30的第三行是第一矩阵10的第三和第五行的按列的总和。在第三矩阵30的情况下，因为在第三矩阵30的每一列中没有减少1的数量，所以解码性能没有降低。从而，如果行的数量通 过上述方法来减少，能够在维持恒定的代码字长度的同时，使LDPC代码具有各种编码率。在形成第三矩阵30时，如果在大尺寸的第一矩阵10中选择的用于相加的特定两行在所选择的两行中的每行的相同列上都有1(也就是，所述两行的列被称为“重叠”的1)，由于从第一矩阵10选择的两行中重叠1的列中1的相加，第三矩阵30的该行中1的数量将减少。这里，在这个例子中，为了相加执行了异或运算(exclusive-OR，EX-OR)。因此，在这样的例子中，确定在大尺寸的奇偶矩阵的行中1的位置很重要，以便避免1不出现在两行中的相同列位置。即使在选择进行相加的两行的相同列中出现了许多重叠1的情况下，如果总和是通过执行OR(而不是EX-OR)操作而获得的逻辑总和(logical sum)，则相加的行的1的数量不会减少，并且因此不会显著降低性能特性。 
如果小尺寸的奇偶校验矩阵20和30是通过上述方法从大尺寸的奇偶校验矩阵10形成的，则不需要用于存储小尺寸的奇偶校验矩阵20和30的存储器，因此需要的存储器容量减少了。而且，通过上述相加方法形成的奇偶校验矩阵30具有不显著降低解码性能的优点。 
图2说明了使用图1的基本原理的改变代码字的长度的方法。 
参考图2，预定数量的0被添加到输入的信息字40，即，K，以便形成填充0(0-padded)的信息字50。所述填充0的信息字50由奇偶校验矩阵60，即H，编码，然后转换为代码字70，该代码字70额外包含奇偶P。去除代码字70的对应0的一部分形成具有希望长度的输出代码字80。执行解码处理，以便添填充0到所接收的代码字(诸如80)，然后使用奇偶校验矩阵执行LDPC解码，最后再从LDPC解码的结果中去除0。 
如果根据上述方法执行了编码和解码，可以有以下优点，即能够改变代码字的长度而不需要改变奇偶校验矩阵的行的长度。 
图3是根据本发明的第一示范实施例的LDPC编码器的框图。参考图3，LDPC编码器包括填充0(0-padding)电路110、代码生成电路120、编码电路130、以及去0(0-removing)电路140。 
填充0电路110向输入信息字I1填充(pads)0，并输出该结果。填充0电路110是添加的(added)可选组件，以便如上所述改变代码字的长度。如图3所示，当输入信息字I1，[011]时，并且如果填充0电路110填充一个0位，则填充0电路110输出[0110]作为填充0的信息字I2。
代码生成电路120包括存储器121，其存储大尺寸的奇偶校验矩阵H1。代码生成电路120用来将大尺寸的奇偶校验矩阵H1或从该大尺寸的奇偶校验矩阵H1形成的小尺寸的奇偶校验矩阵H2传送到编码电路130。小尺寸的奇偶校验矩阵H2是通过去除大尺寸的奇偶校验矩阵H1的一些行(类似于图1中矩阵20的情况)或相加大尺寸的奇偶校验矩阵H1的一些行和一些剩余的行(类似于图1中矩阵30的情况)而形成的。如图3所示，如果4×7奇偶校验矩阵H1被存储在存储器中，从该4×7奇偶校验矩阵H1可得到3×7奇偶校验矩阵H2。而且，如图3所示，如果通过去除奇偶校验矩阵H1的上行(upperrow)，并将其与下行(lower row)相加来形成小尺寸的奇偶校验矩阵，则具有维持下三角形式(lower triangular form)(例如，左侧三角形式)的优点。也就是，如果大尺寸的奇偶校验矩阵H1具有下三角形式，其中位于其右侧的右上部的4×4矩阵填满0，则通过相加奇偶校验矩阵H1的至少一上行和至少一下行而形成的小尺寸的奇偶校验矩阵H2也具有下三角形式，其中位于其右侧的3×3矩阵的右上部填满0。由于奇偶校验矩阵非常稀疏，即，其具有比0少得多的1，因而1的位置能够存储在存储器中以便减少需要的存储器容量。也就是，1的位置能够以(行号、列号)的形式存储在存储器中。例如，可以在存储器中存储(1，2)、(1，4)、(2，1)、......、(4，3)、(4，6)和(4，7)。代码生成电路120通过输出第二行、第三行、以及存储在存储器121中的大尺寸的奇偶校验矩阵H1的第一行和第四行的按列的相加和(column-wisesum)，分别作为奇偶校验矩阵H2的第一行、第二行、以及第三行，来输出如图3所示的3×7奇偶校验矩阵H2。 
编码电路130通过使用从代码生成电路120输出的奇偶校验矩阵H2，对从填充0电路110输出的信息字I2应用LDPC编码，以输出代码字C1，即[0110110]。也就是，编码电路130输出C1作为满足条件H2×C1T＝0的代码字。这里，C1T表示C1的转置矩阵(transpose)。代码字的左侧元素，即，“0110”，对应填充0的信息字I2，而剩下的代码字C1，即，“110”，对应奇偶校验字。 
图3的编码电路130在LDPC代码具有下三角形式时使用，并且包括第一乘法器131、第一累加器132、加法器133、缓冲器134、第二乘法器135、第二累加器136、以及代码字形成部分137。第一乘法器131逻辑乘以(logicallymultiplies)各个位，并顺序输出乘积，以便计算I2T和由小尺寸的奇偶校验矩 阵H2的三行中的每一行中的前4列组成的矩阵H3的乘积。第一累加器132以行为单位相加从第一乘法器131顺序输出的值，并输出该结果。这里，所述相加运算是异或(exclusive OR)运算。加法器133相加从第一累加器132输出的值，即“1，0，1”，以及从第二累加器136输出的值，即“0，1，1”，并输出该结果，即“1，1，0”。这里同样，相加运算是异或运算。缓冲器134用于输出获得的奇偶位。缓冲器134首先输出[000]到第二乘法器135，因为在初始阶段没有获得的代码字，接下来接收从加法器133输出的1作为第一奇偶位，并输出[100]到第二乘法器135，然后接收从加法器133输出的1作为第二奇偶位，并输出[110]到第二乘法器135，最后接收从加法器133输出的0作为第三奇偶位，并输出[110]到代码字形成部分137。第二乘法器135逻辑乘以各个位，并顺序输出该结果，以便计算由小尺寸的奇偶校验矩阵H2的三行中的每一行的后三列组成的矩阵H4与从缓冲器134输出的转置矩阵的乘积。第二累加器136以行为单位相加从第二乘法器135顺序输出的值，并输出该结果。这里，相加运算是异或运算。代码字形成部分137将从缓冲器134输出的奇偶校验字P加到填充0的信息字I2，以输出代码字C1。 
去0电路140从由编码电路130输出的代码字C1中去除0。去0电路140是添加的可选组件，以便改变代码字的长度。即使在由去0电路140去除的0少于由填充0电路110加的0的情况下，性能也不会受很大的影响。 
如果使用传统技术中的大尺寸，即4×7，的奇偶校验矩阵H1来执行编码，信息字是3位，代码字是7位，而编码率是3/7。但是，如果使用小尺寸的奇偶校验矩阵H2并通过如本发明所示填充0和去0来执行编码，信息字是3位，代码字是6位，而代码率是1/1。如上所述，通过调整添加的和去除的0位以及奇偶校验矩阵的行能够调整信息字的长度、代码字的长度、以及编码率。而且，通过从大尺寸的奇偶校验矩阵H1获得小尺寸的奇偶校验矩阵H2，能够减少需要的存储器尺寸。 
图4是根据本发明的第一示范实施例的LDPC解码器的框图。参考图4，LDPC解码器包括填充0电路210、代码生成电路220、解码电路230、以及去0电路240。 
填充0电路210填加与在去0电路140中去除的0相对应的0到所接收的输入代码字。 
代码生成电路220包括存储大尺寸的奇偶校验矩阵的存储器221，并将 大尺寸的奇偶校验矩阵或者从大尺寸的奇偶校验矩阵形成的小尺寸的奇偶校验矩阵传送到解码电路230。代码生成电路220基本上与图3所示的编码器的代码生成电路120相同。 
解码电路230用于使用从填充0电路210输出的填充0代码字以及从代码生成电路220输出的小尺寸的奇偶校验矩阵，获得与编码器的填充0的信息字12相对应的信息字。 
去0电路240从自解码电路中输出的信息字中去除由填充0电路210添加的0相对应的0，以获得与编码器的输入信息字I1相对应的输出信息。 
图5说明了根据本发明的第二示范实施例的LDPC编码器、LDPC解码器、以及LDPC编码和解码方法的基本原理。 
参考图5，第一矩阵310是大尺寸的奇偶校验矩阵，而第二矩阵320和第三矩阵330是小尺寸的奇偶校验矩阵。在第一到第三矩阵310、320、330中，“0”表示M×M0矩阵，γ0表示M×M单位矩阵，γ1、γ2和γ3分别表示通过向下移位(downwardly shifting)M×M单位矩阵的1、2和3行而形成的矩阵，γi0表示通过使M×M单位矩阵双向对称于(bilaterally symmetricalto)γ0而形成的矩阵，而γi1、γi2和γi3分别表示通过向下移位γi0的1、2和3行而形成的矩阵。这里，M是大于或等于2的整数，而在本发明的第二示范实施例中M为4。在M为4的情况下，第一矩阵310具有5×4行和12×4列的尺寸，并且第二矩阵320和第三矩阵330的每一个具有3×4行以及12×4列的尺寸。以这种方式构造这些矩阵具有与图1的矩阵相比需要更少的存储器来存储大尺寸的矩阵H1的优点。也就是，由于已知0矩阵、γ0、γ1、γ2、γ3、γi0、γi1、γi2和γi3，如果存储器存储5×12矩阵(如310的情况)，能够生成5×4行和12×4列的矩阵，由此需要更少的存储器。第一矩阵310到第三矩阵330的上部表示所述矩阵的各个列的1的数量。 
第二矩阵320通过去除第一矩阵310的一些行而形成。在这种情况下，由于减少了各个列的1的数量，可能存在降低解码性能的问题。 
第三矩阵330通过相加第一矩阵310的一定行以及一定其它行而形成。在第三矩阵330的情况下，由于没有减少各个列的1的数量，解码性能没有显著降低。 
在形成第三矩阵330时，如果相互相加的两行的γ0、γ1、γ2、γ3、γ i0、γi1、γi2和γi3重叠，则减少了重叠列的1的数量。因此，最好是形成的 矩阵使得在γ0、γ1、γ2、γ3、γi0、γi1、γi2和γi3中的1不会在两行中具有相同的位置。而且，即使在γ0、γ1、γ2、γ3、γi0、γi1、γi2和γi3中的1在两行中具有相同的位置的情况下，如果相加和是逻辑和，则损失的1的数量不多，并且因此性能没有显著降低。此外，当在γ0、γ1、γ2、γ3、γ i0、γi1、γi2和γi3中的1在相加的两行中具有相同的位置时，如果每列具有两个1的M×M矩阵重叠，与每列只有一个1的γ0、γ1、γ2、γ3、γi0、γ i1、γi2和γi3不同，每列的1的数量没有减少，因此性能没有降低。 
如果小尺寸的奇偶校验矩阵320和330是通过上述方法从大尺寸的奇偶校验矩阵310形成的，则不需要存储器存储小尺寸的奇偶校验矩阵320和330，由此减小了存储器尺寸。通过上述相加方法形成的奇偶校验矩阵330具有维持恒定解码性能的优点。 
图6是根据本发明的第二示范实施例的LDPC编码器的框图。参考图6，LDPC编码器包括填充0电路410、代码生成电路420、编码电路430、以及去0电路440。 
填充0电路410向输入信息字填充0，并输出该结果。从填充0电路410输出的信息字是M的整数倍(也就是，本发明的第二示范实施例中的4)。填充0电路410是添加的可选组件，以便改变代码字的长度。 
代码生成电路420包括存储大尺寸的奇偶校验矩阵的存储器421，并用于将大尺寸的奇偶校验矩阵或者从大尺寸的奇偶校验矩阵形成的小尺寸的奇偶校验矩阵传送到编码电路430。通过去除大尺寸的奇偶校验矩阵的一些行，或者相加大尺寸的奇偶校验矩阵的一些行与一些其它行，在代码生成电路420中形成小尺寸的奇偶校验矩阵。由于奇偶校验矩阵非常稀疏，非零矩阵元素γ0、γ1、γ2、γ3、γi0、γi1、γi2和γi3的位置可以存储在存储器中以减少需要的存储器容量。也就是，非零矩阵元素γ0、γ1、γ2、γ3、γi0、γi1、γi2和γi3的位置可以用(行号，列号，值)的形式存储在存储器中。 
编码电路430使用从代码生成电路420输出的奇偶校验矩阵将LDPC编码应用到从填充0电路410输出的信息字，以便输出代码字。也就是，编码电路430输出C作为满足条件H×CT＝0的代码字。这里，H是奇偶校验矩阵，而CT是C的转置。 
当LDPC代码具有下三角形式时，使用图6的编码电路430，并且编码电路430包括第一移位器431、第一累加器432、加法器433、第二移位器434、 缓冲器435、第三移位器436、第二累加器437、以及代码字形成部分438。第一到第三移位器431、434和436根据奇偶校验矩阵执行移位操作。在移位操作中执行的移位的尺寸为M-位(即，在本发明的第二示范实施例中的4位)。例如，如果从填充0电路410输出的最上面的(uppermost)4位是[1110]，而从代码生成电路420输出的奇偶校验矩阵是γ1，则移位器的输出是[0111]。也就是，移位器将[1110]向右移位1位，并输出该结果。以相同的方式，当LDPC代码是γ0、γ1、γ2和γ3时，将得到向右移位0、1、2和3位。当LDPC代码是γi0、γi1、γi2和γi3时，将得到两侧对称(bisymmetrical)配置，然后向右移位0、1、2和3位。当LDPC代码是0时，将得到[0000]。从代码生成电路420输出的奇偶校验矩阵的剩余部分，·除了位于奇偶校验矩阵的右侧的下三角矩阵部分，被输出到第一移位器431，然后第一移位器431使用该矩阵对填充0信息执行移位操作，并输出该结果。在从代码生成电路420输出的奇偶校验矩阵的右侧的下三角矩阵被输出到第三移位器436。位于从代码生成电路420输出的奇偶校验矩阵的右侧的下三角矩阵的对角线值被输出到第二移位器434。第一累加器432、加法器433、缓冲器435、第二累加器437、以及代码字形成部分438基本上执行与图1中它们相对物(counterpart)相同的操作，除了它们以M-位为单位操作。例如，如果对应第一行的第一移位器431的输出是[0010]、[1101]、[0001]和[1010]，则第一累加器432输出通过对4个矩阵执行异或运算而获得的值[0100]。 
去0电路440从自编码电路430输出的代码字中去除0，并输出该结果。去0电路440是添加的可选组件，以改变代码字的长度。如果去0电路440去除比由填充0电路410添加的0更少的0位，则性能没有显著影响。从去0电路440输出的代码字的长度不需要是M的整数倍。 
图7是根据本发明的第二示范实施例的LDPC解码器的框图。参考图7，LDPC解码器包括填充0电路510、代码生成电路520、解码电路530、以及去0电路540。图7的LDPC解码器与根据本发明的第一示范实施例的LDPC解码器没有太大不同，因此不再详细描述。 
如上所述，根据本发明的实施例的LDPC编码器和解码器、以及LDPC编码和解码方法使能将减小存储奇偶校验代码的存储器的尺寸。 
而且，根据本发明的实施例的LDPC编码器和解码器、以及LDPC编码和解码方法使能调整代码字的长度以及编码率。
此外，根据本发明的实施例的LDPC编码器和解码器、以及LDPC编码和解码方法在大尺寸的奇偶校验矩阵具有下三角形式时，通过相加存储在存储器中的大尺寸的奇偶校验矩阵的至少一上行和剩余行中的至少一行，维持下三角形式的小尺寸的奇偶校验矩阵。 
另外，根据本发明的LDPC编码器和解码器、以及LDPC编码和解码方法具有不显著降低小尺寸的奇偶校验矩阵的性能的优点，因为从大尺寸的奇偶校验矩阵获得的小尺寸的奇偶校验矩阵的每列的1的数量被维持相同、或至少不降低太多。 
虽然已经参考本发明的特定示范实施例示出和描述了本发明，本领域的技术人员应当理解在不脱离由所附权利要求书定义的发明的原理和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (19)

1.一种低密度奇偶校验编码器，包括：
代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且按列相加第一行和第二行以输出相加结果作为第二奇偶校验矩阵，其中所述第一行是所述第一奇偶校验矩阵的至少一行，而所述第二行是所述第一奇偶校验矩阵的剩余行中的至少一行，其中，所述相加是异或运算或者或运算；
填充0电路，用于通过向输入的信息字加入至少一个0位来生成信息字，并将该信息字传送到编码电路；
所述编码电路，用于接收所述第二奇偶校验矩阵和所述信息字以输出低密度奇偶校验编码的代码字；以及
去0电路，用于从自所述编码电路输出的代码字中去除至少一个0位，并输出该结果，
其中，所述编码电路在第二奇偶校验矩阵具有下三角形式时被使用且包括：
第一乘法器，用于相乘所述第二奇偶校验矩阵的一部分和所述信息字，并输出该相乘的结果；
第一累加器，用于输出通过以行为单位对所述第一乘法器的输出执行异或运算而获得的第一累加值；
加法器，用于对所述第一累加值和第二累加值执行异或运算，并输出该相加的结果；
缓冲器，用于输出从所述加法器的输出获得的奇偶位；
第二乘法器，用于相乘所述第二奇偶校验矩阵的剩余部分和从所述缓冲器输出的奇偶位，并输出该相乘的结果；
第二累加器，用于输出通过以行为单位对所述第二乘法器的输出执行异或运算而获得的所述第二累加值；和
代码字形成部分，用于使用从所述缓冲器最终获得的奇偶校验字和所述信息字来形成所述代码字，并输出所述代码字。
2.根据权利要求1所述的低密度奇偶校验编码器，其中，所述第一行位于所述第一奇偶校验矩阵的上部。
3.根据权利要求1所述的低密度奇偶校验编码器，其中，所述存储器存储所述第一奇偶校验矩阵的元素中的1的位置。
4.根据权利要求1所述的低密度奇偶校验编码器，其中，在所述第一和第二行中，1的位置不重叠。
5.根据权利要求1所述的低密度奇偶校验编码器，其中，所述第一奇偶校验矩阵的每个元素的值是0矩阵、γ0到γ(M-1)矩阵、以及γi0到γi(M-1)矩阵中的一个，其中M是大于或等于2的自然数，γ0表示M×M单位矩阵，并且γ(M-1)表示通过向下移位M×M单位矩阵(M-1)行而形成的矩阵，γi0表示通过使M×M单位矩阵双向对称于γ0而形成的矩阵，而γi(M-1)表示通过向下移位γi0矩阵(M-1)行而形成的矩阵。
6.根据权利要求5所述的低密度奇偶校验编码器，其中，所述存储器存储所述第一奇偶校验矩阵的元素中的所述γ0到γ(M-1)矩阵和所述γi0到γi(M-1)矩阵的位置和值。
7.根据权利要求5所述的低密度奇偶校验编码器，其中，在所述第一和第二行中，所述γ0到γ(M-1)矩阵和所述γi0到γi(M-1)矩阵的位置不重叠。
8.根据权利要求5所述的低密度奇偶校验编码器，其中，在所述第一和第二行中，如果所述γ0到γ(M-1)矩阵和所述γi0到γi(M-1)矩阵的位置重叠，则每列中具有两个1的M×M矩阵位于所述重叠位置。
9.一种低密度奇偶校验编码器，包括：
代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且按列相加第一行和第二行以输出相加结果作为第二奇偶校验矩阵，其中所述第一行是所述第一奇偶校验矩阵的至少一行，而所述第二行是所述第一奇偶校验矩阵的剩余行中的至少一行，其中，所述相加是异或运算或者或运算；
填充0电路，用于通过向输入的信息字加入至少一个0位来生成信息字，并将该信息字传送到编码电路；
所述编码电路，用于接收所述第二奇偶校验矩阵和信息字以输出低密度奇偶校验编码的代码字；以及
去0电路，用于从自所述编码电路输出的所述代码字中去除至少一个0位，并输出该结果，
其中，所述编码电路在所述第二奇偶校验矩阵具有下三角形式时使用且包括：
第一移位器，用于对与除了位于所述第二奇偶校验矩阵的右侧的下三角矩阵的所述第二奇偶校验矩阵的一部分相对应的信息字执行移位操作，并输出该移位的结果；
第一累加器，用于输出通过对所述第一移位器的输出执行异或运算而获得的第一累加值；
加法器，用于对所述第一累加值和第二累加值执行异或运算，并输出该相加的结果；
第二移位器，用于对与位于所述第二奇偶校验矩阵的右侧的下三角矩阵的对角线值相对应的所述加法器的输出执行移位操作，并输出该移位的结果；
缓冲器，用于输出从所述第二移位器的输出获得的奇偶位；
第三移位器，用于对与位于所述第二奇偶校验矩阵的右侧的下三角矩阵相对应的、从所述缓冲器输出的奇偶位执行移位操作，并输出该移位的结果；
第二累加器，用于输出通过对所述第三移位器的输出执行异或运算而获得的所述第二累加值；以及
代码字形成部分，用于使用从所述缓冲器最终获得的奇偶校验字和所述信息字来形成所述代码字，并输出所述代码字。
10.一种低密度奇偶校验解码器，包括：
代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且按列相加第一行和第二行以输出相加结果作为第二奇偶校验矩阵，其中所述第一行是所述第一奇偶校验矩阵中的至少一行，而所述第二行是所述第一奇偶校验矩阵剩余行中的至少一行，其中所述相加是异或运算或者或运算；
填充0电路，用于通过向输入代码字填充至少一个0位来生成代码字，并将该代码字传送到解码电路；
所述解码电路，用于接收所述第二奇偶校验矩阵和代码字，以输出低密度奇偶校验解码的信息字，
去0电路，用于从自所述解码电路输出的低密度奇偶校验解码的信息字中去除至少一个0位。
11.根据权利要求10所述的低密度奇偶校验解码器，其中，所述第一奇偶校验矩阵的每个元素是0或1。
12.根据权利要求11所述的低密度奇偶校验解码器，其中，所述存储器存储所述第一奇偶校验矩阵的元素中的1的位置。
13.根据权利要求11所述的低密度奇偶校验解码器，其中，在所述第一和第二行中，1的位置不重叠。
14.根据权利要求10所述的低密度奇偶校验解码器，其中，所述第一奇偶校验矩阵的每个元素的值是0矩阵、γ0到γ(M-1)矩阵、以及γi0到γi(M-1)矩阵中的一个，其中M是大于或等于2的自然数，γ0表示M×M单位矩阵，并且γ(M-1)表示通过向下移位M×M单位矩阵(M-1)行而形成的矩阵，γi0表示通过使M×M单位矩阵双向对称于γ0而形成的矩阵，而γi(M-1)表示通过向下移位γi0矩阵(M-1)行而形成的矩阵。
15.根据权利要求14所述的低密度奇偶校验解码器，其中，所述存储器存储所述第一奇偶校验矩阵的元素中的所述γ0到γ(M-1)矩阵和所述γi0到γi(M-1)矩阵的位置和值。
16.根据权利要求14所述的低密度奇偶校验解码器，其中，在所述第一和第二行中，所述γ0到γ(M-1)矩阵和所述γi0到γi(M-1)矩阵的位置不重叠。
17.根据权利要求14所述的低密度奇偶校验解码器，其中，在所述第一和第二行中，如果所述γ0到γ(M-1)矩阵和所述γi0到γi(M-1)矩阵的位置重叠，则每列中具有两个1的M×M矩阵位于所述重叠位置。
18.一种低密度奇偶校验编码器，包括：
代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且输出通过去除其为所述第一奇偶校验矩阵的至少一行的第一行而形成的第二奇偶校验矩阵；
填充0电路，用于通过向输入的信息字加入至少一个0位来生成信息字，并将该信息字传送到编码电路；
所述编码电路，用于接收所述第二奇偶校验矩阵和信息字以输出低密度奇偶校验编码的代码字；
去0电路，用于从自所述编码电路输出的代码字中去除至少一个0位，并且输出该结果，
其中，所述编码电路在所述第二奇偶校验矩阵具有下三角形式时被使用且包括：
第一乘法器，用于相乘所述第二奇偶校验矩阵的一部分和所述信息字，并输出该相乘的结果；
第一累加器，用于输出通过以行为单位对所述第一乘法器的输出执行异或运算而获得的第一累加值；
加法器，用于对所述第一累加值和第二累加值执行异或运算，并输出该相加的结果；
缓冲器，用于输出从所述加法器的输出获得的奇偶位；
第二乘法器，用于相乘所述第二奇偶校验矩阵的剩余部分和从所述缓冲器输出的奇偶位，并输出该相乘的结果；
第二累加器，用于输出通过以行为单位对所述第二乘法器的输出执行异或运算而获得的所述第二累加值；和
代码字形成部分，用于使用从所述缓冲器最终获得的奇偶校验字和所述信息字来形成所述代码字，并输出所述代码字。
19.一种低密度奇偶校验解码器，包括：
代码生成电路，包括存储第一奇偶校验矩阵的存储器，并且输出通过去除其为所述第一奇偶校验矩阵的至少一行的第一行而形成的第二奇偶校验矩阵；以及
填充0电路，用于通过向输入的信息字加入至少一个0位来生成信息字，并将该信息字传送到解码电路；
所述解码电路，用于接收所述第二奇偶校验矩阵和代码字以输出低密度奇偶校验解码的信息字；
去0电路，用于从自所述解码电路输出的低密度奇偶校验解码的信息字中去除至少一个0位。
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