KR20060064491A - Ｌｄｐｃ 부호기 및 복호기, 및 ｌｄｐｃ 부호화 방법 및복호화 방법 - Google Patents

Ｌｄｐｃ 부호기 및 복호기, 및 ｌｄｐｃ 부호화 방법 및복호화 방법 Download PDF

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Abstract

본 발명은 저밀도 패리티 검사(low-density parity-check, 이하 LDPC라 함) 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법에 관한 발명으로서, 특히, 크기가 큰 LDPC 부호로부터 작은 LDPC 부호를 만듦으로써, 부호기 및 복호기의 메모리를 절감할 수 있는 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법에 관한 발명이다.
본 발명은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기를 제공한다. 또한, 본 발명은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 포함하는 LDPC 복호기를 제공한다.

Description

ＬＤＰＣ 부호기 및 복호기, 및 ＬＤＰＣ 부호화 방법 및 복호화 방법{LDPC encoder and decoder, and method for LDPC encoding and decoding}
도 1은 본 발명의 제 1 실시예에 의한 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법에 채용된 기본 개념을 설명하기 위한 도면이다.
도 2는 도 1에 표현된 기본 개념과 함께 사용되어 부호어의 길이를 변경할 수 있는 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 제 1 실시예에 LDPC 부호기를 설명하기 위한 도면이다.
도 4는 본 발명의 제 1 실시예에 LDPC 복호기를 설명하기 위한 도면이다.
도 5는 본 발명의 제 2 실시예에 의한 LDPC 부호기 및 복호기, 및 부호화 방법 및 복호화 방법에 채용된 기본 개념을 설명하기 위한 도면이다.
도 6은 본 발명의 제 2 실시예에 의한 LDPC 부호기를 설명하기 위한 도면이다.
도 7은 본 발명의 제 2 실시예에 LDPC 복호기를 설명하기 위한 도면이다.
본 발명은 저밀도 패리티 검사(low-density parity-check, 이하 LDPC라 함) 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법에 관한 발명으로서, 특히, 크기가 큰 LDPC 부호(패리티 검사 행렬이라고도 함)로부터 작은 LDPC 부호를 만듦으로써, 부호기 및 복호기의 메모리를 절감할 수 있는 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법에 관한 발명이다.
LDPC 부호는 1962년에 갤러거(Gallager)에 의해서 처음으로 발표된 선형 블록 부호로서, 선형 블록 부호를 구성하는 패리티 검사 행렬(Parity-Check Matrix)의 각 원소들의 대부분이 0인 성긴(Sparse) 행렬로 정의된다. 처음 발표되었을 당시의 구현 기술로는 구현이 불가능한 복잡도로 인해 오랫동안 잊혀져 왔으나, 1995년에 다시 발견되었고 1998년에 갤러거가 제안한 LDPC 부호를 일반화한 비정규 LDPC 부호(Irregular LDPC)가 발표되었다. 갤러거에 의해 처음 발표될 때 본 부호에 대한 확률적(Probabilistic) 복호법이 함께 제안되었고 이 방법을 통해서 복호된 LDPC 부호의 성능이 대단히 우수함을 밝혀졌고, 또한 부호어를 이진 부호(binary codes)에서 비이진 부호(nonbinary codes)로 확장하여 정의할 경우 개선된 성능을 보임이 밝혀졌다. LDPC 부호는 터보 부호(Turbo codes)와 마찬가지로 섀넌(Shannon) 통신로 용량 한계(channel capacity limit)에 접근하는 비트 오류 성능(BER : Bit Error Rate)을 보이며, 가장 좋은 성능을 보이는 것으로 알려진 비정규 LDPC(irregular LDPC codes)부호는 가법성 백색 가우스 분포 잡음(Additive White Gaussian Noise - AWGN) 통신로 환경 하에서 부호의 길이가 백만 비트 정도일 때 비트 오류율 10-6을 달성하기 위해 섀넌 통신로 용량으로부터 단지 0.13 dB가 추가적으로 필요하기 때문에 대단히 낮은 비트 오류율의 고품질 전송 환경을 요구하는 응용에 적절하다.
LDPC 부호의 복호 방법은 일반적인 블록 부호의 복호 방법인 대수적 복호 방법(Algebraic Decoding Algorithm)과는 달리, 확률적 복호 방법(Probabilistic Decoding Algorithm)으로 구성됨으로써 그래프 이론과 확률적 추측 이론을 적용한 신뢰 전파 방법(Belief-Propagation Algorithm)이 그대로 적용된 방법이다. LDPC의 복호기는 통신로를 통해 수신된 부호어의 각 비트에 대해 해당 비트가 1이거나 0이었을 확률을 계산하게 된다. 복호기가 계산한 확률 정보를 메시지라고 부르며, 패리티 검사 행렬에서 정의된 각 패리티를 통해 메시지의 품질을 검사할 수 있다. 패리티 검사 행렬의 특정 패리티가 만족되었을 때(패리티 검사 처리의 결과가 양수일 때) 계산되는 메시지를 특별히 패리티 검사 메시지라고 하며, 각 부호어 비트에 대해서 가장 가능성이 큰 값을 나타내어 준다. 각 패리티에 대한 패리티 검사 메시지는 해당 비트들의 값을 결정하는데 이용되고, 여기서 계산된 비트에 대한 정보는 비트 메시지라고 한다. 이런 메시지 전달을 반복하는 과정에서 각 부호어들의 비트에 대한 정보는 패리티 검사 행렬의 모든 패리티가 만족되게 한다. 최종적으로 패리티 검사 행렬의 모든 패리티가 만족되면, 부호어의 복호를 종료한다. 일반적으로 신호 대 잡음비가 낮은 통신로 환경에서는 조직 부호(Systematic Codes)가 사용되므로 부호어의 특정 부분을 추출하여 정보 비트를 재생하게 된다.
통신로가 주파수 선택적 페이딩이 있는 통신 채널일 때 오류가 적은 통신을 위해 적응 변조 및 부호화(adaptive modulation and coding) 기술을 사용한다. LDPC 부호화 기술은 블록 채널 부호의 범주에 들어가기 때문에 컨볼루션 부호(convolutional codes)나 터보 부호(turbo codes)와 같은 트렐리스 부호(trellis coding)에 비해 적응 변조에 불리하다. 그것은 트렐리스 부호는 천공(puncturing)을 통해서 원하는 형태의 변조 및 부호화 방법을 쉽게 적용할 수 있기 때문이다. LDPC 부호에서 적응 전송을 위한 다양한 부호율을 지원하려면 각 경우마다 해당하는 부호 행렬을 모두 따로 가지고 있어야 한다. 그렇게 되면 모든 행렬을 저장하기 위한 부호기 및 복호기의 메모리가 커지므로 구현에 바람직하지 않다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 하나의 패리티 검사 행렬로부터 그보다 작은 크기의 패리티 검사행렬을 만듦으로써, 부호기와 복호기의 메모리 크기를 줄일 수 있는 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기를 제공한다. 바람직하게, 상기 LDPC 부호기는 입력되는 정보어에 적어도 한 비트의 0를 부가한 상기 정보어를 상기 부호화 회로에 전달하는 0 부가 회로; 및 상기 부호화 회로에서 출력되는 상기 부호어에서 적어도 한 비트의 0를 제거하여 출력하는 0 제거 회로를 더 포함하는 LDPC 부호기를 더 포함한다.
본 발명의 제 2 측면은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 포함하는 LDPC 복호기를 제공한다. 바람직하게, 상기 LDPC 복호기는 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 더 포함한다.
본 발명의 제 3 측면은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 제거하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기를 제공한다.
본 발명의 제 4 측면은 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 제거하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 더 포함하는 LDPC 복호기를 제공한다.
본 발명의 제 5 측면은 제 1 패리티 검사 행렬을 메모리에 저장하는 단계; 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산함으로써, 제 2 패리티 검사 행렬을 형성하는 단계; 및 상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화하는 단계를 포함하는 부호화 방법을 제공한다.
본 발명의 제 6 측면은 제 1 패리티 검사 행렬을 메모리에 저장하는 단계; 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산함으로써, 제 2 패리티 검사 행렬을 형성하는 단계; 및 상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화하는 단계를 포함하는 복호화 방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.
도 1은 본 발명의 제 1 실시예에 의한 LDPC 부호기 및 복호기, 및 LDPC 부호화 방법 및 복호화 방법에 채용된 기본 개념을 설명하기 위한 도면이다.
도 1을 참조하면, 제 1 행렬(10)은 크기가 큰 패리티 검사 행렬로서, 5행 12열을 갖는다. 제 1 행렬(10)의 윗부분(11)에는 행렬의 각 열당 1의 개수가 표현되어 있다. 제 2 행렬(20) 및 제 3 행렬(30)은 제 1 행렬(10)로부터 만들어질 수 있는 크기가 작은 패리티 검사 행렬로서, 3행 12열을 갖는다. 제 2 행렬(20) 및 제 3 행렬(30)의 윗부분(21, 31)에도 행렬의 각 열당 1의 개수가 표현되어 있다.
패리티 검사 행렬의 행의 개수는 패리티의 개수, 열의 개수는 부호어의 길이를 나타내므로 행이 많아질수록 부호율이 감소하고 열이 많아질수록 부호어의 길이가 길어진다. 따라서, 제 2 행렬(20) 및 제 3 행렬(30)은 제 1 행렬에 비하여 큰 부호율을 가진다.
큰 행렬로부터 형성된 행렬 중에서 제 2 행렬(20)은 제 1 행렬(10)의 일부 행들이 제거됨으로써 형성된 행렬이다. 제 2 행렬(20)은 이러한 방식으로 구해지므로, 행렬의 열 당 1의 개수가 줄어들게 된다. 열 당 1의 개수는 복호 성능과 관계되므로, 열당 1의 개수가 줄어들면 복호 성능이 감소한다는 문제점이 있다.
큰 행렬로부터 형성된 행렬 중에서 제 3 행렬(30)은 제 1 행렬(10)의 행들 중 일부가 제 1 행렬(10)의 나머지 행들 중 일부에 합산됨으로써 형성되는 행렬이다. 도면에 표시된 제 3 행렬(30)은 제 1 행렬(10)의 제 4 및 5 행들이 제 2 및 3 행들에 합산되어 형성된 행렬이다. 이 경우에는 행렬의 열 당 1의 개수가 줄어들지 않으므로, 복호 성능이 감소하지 아니한다. 따라서, 이러한 방식으로 행의 개수를 줄이면, 부호어 길이를 일정하게 유지하고 다양한 부호율을 갖는 LDPC 부호를 구성할 수 있다. 제 3 행렬(30)을 형성함에 있어서, 서로 합산되는 두 행에 존재하는 1의 위치가 서로 겹치게 되면 열 당 1의 개수가 줄어든다. 따라서 제 1 행렬(10)과 같이 두 행 사이에 공통된 위치에 1이 존재하지 않도록 1의 위치를 결정하는 것이 바람직하다. 또한, 설령 서로 합산되는 두 행에 존재하는 1의 위치가 서로 겹치더라도, 합산이 논리합 연산이면 감소하는 1의 개수가 크지 않으므로 성능의 감소 또한 크기 않게 된다.
이와 같은 방식으로 크기가 큰 패리티 검사 행렬(10)으로부터, 크기가 작은 패리티 검사행렬(20, 30)을 형성하면, 크기가 작은 패리티 검사행렬(20, 30)을 저장하는 메모리를 필요로 하지 않으므로, 메모리를 절감할 수 있다는 장점이 있다. 또한, 합산하는 방식으로 형성된 패리티 검사 행렬(30)은 복호 성능의 감소가 적다는 장점이 있다.
도 2는 도 1에 표현된 기본 개념과 함께 사용되어 부호어의 길이를 변경할 수 있는 방법을 설명하기 위한 도면이다.
도 2를 참조하면, 먼저, 입력 정보어(40 즉 K)에 소정 개수의 0을 추가하여 0이 추가된 정보어(50)를 형성한다. 0이 추가된 정보어(50)는 패리티 검사 행렬(60)에 의해 부호화 되어 패리티(P)를 추가적으로 포함하는 부호어(70)가 된다. 부호어(70)에서 0 부분을 적당히 잘라내어 원하는 길이의 출력 부호어(80)를 형성한다. 복호는 이와 반대로 수신된 부호어에서 0을 추가한 후, 패리티 검사 행렬을 이용하여 LDPC 복호를 한 후, 0을 제거하는 방식으로 수행된다.
이와 같은 방식으로 부호 및 복호를 수행하면, 패리티 검사 행렬의 열의 길이를 바꾸지 않고서도 부호어의 길이를 변경할 수 있다는 장점이 있다.
도 3은 본 발명의 제 1 실시예에 LDPC 부호기를 설명하기 위한 도면이다. 도 3을 참조하면, LDPC 부호기는 0 부가 회로(0 padding circuit)(110), 부호 발생 회로(120), 부호화 회로(130) 및 0 제거 회로(140)를 포함한다.
0 부가 회로(110)는 입력되는 정보어(I1)에 0을 부가하여 출력하는 회로이다. 이 회로는 위에서 상술한 바와 같이 부호어의 길이를 변경하기 위하여 추가되는 선택적 구성요소이다. 도면에 표현된 바와 같이, 정보어(I1)로서 [011]이 입력되고, 0 부가 회로(110)가 0을 1 비트만 부가하는 경우에는 0 부가 회로(110)는 0이 부가된 정보어(I2)로서 [0110]를 출력하게 된다.
부호 발생 회로(120)는 크기가 큰 패리티 검사행렬(H1)을 저장한 메모리(121)를 포함하고 있으며, 크기가 큰 패리티 검사 행렬(H1) 또는 이로부터 형성되는 크기가 작은 패리티 검사행렬(H2)을 부호화 회로(130)에 전달하는 기능을 수행한다. 크기가 작은 패리티 검사행렬(H2)은 크기가 큰 패리티 검사행렬(H1)의 행들 중 일부를 제거하거나, 더욱 바람직하게는 크기가 큰 패리티 검사행렬의 행들 중 일부를 나머지 행들 중 일부와 합산하는 방식으로 형성된다. 도면에 표현된 바와 같이, 4행 7열의 패리티 검사 행렬(H1)이 메모리에 저장되어 있는 경우에, 이로부터 3행 7열의 패리티 검사 행렬(H2)을 만들 수 있다. 또한 도면에 표현된 바와 같이, 메모리에 저장된 패리티 검사 행렬(H1) 중 상단에 위치한 행을 떼어낸 후 이를 하단에 위치한 행에 합산하는 방식으로 크기가 작은 패리티 검사 행렬(H2)을 구하는 경우에는, 하삼각 형태를 그대로 유지할 수 있다는 장점이 있다. 즉, 크기가 큰 패리티 검사 행렬(H1) 중 우측에 위치한 4행 4열의 원소의 우측 상단이 모두 0으로 채워진 하삼각 형태일 경우, 이 패러티 검사 행렬(H1)의 상단에 위치한 적어도 한 행을 하단에 위치한 적어도 한 행에 합산하는 방식으로 형성된 크기가 작은 패리티 검사행렬(H2) 또한 우측에 위차한 3행 3열의 원소의 우측 상단이 모두 0으로 채워진 하삼각 형태가 된다. 패리티 검사 행렬은 성긴 특성이 있으므로 즉 행렬에 포함된 1의 개수가 0의 개수보다 훨씬 적으므로, 메모리의 용량을 줄이기 위하여 1의 위치가 메모리에 저장될 수 있다. 즉, (행의 위치, 열의 위치)의 형태로 메모리에 저장될 수 있다. 일례로, 도면에 표현된 크기가 큰 패리티 검사 행렬(H1)을 메모리에 저장하는 경우에는 (1,2), (1,4), (2,1), ... (4,3), (4,6), (4,7)이 메모리에 저장될 수 있다. 부호 발생 회로(120)가 도면에 표현된 바와 같이 3행 7열의 패리티 검사 행렬(H2)을 출력하는 경우에는, 먼저 메모리에 저장된 크기가 큰 패리티 검사 행렬(H1)의 제 2 행을 출력하고, 그 후에 크기가 큰 패리티 검사 행렬(H1)의 제 3 행을 출력하고, 그 후에 크기가 큰 패리티 검사 행렬(H1)의 제 1 행 및 제 4 행의 합을 출력하는 방식으로 동작한다.
부호화 회로(130)는 부호 발생 회로(120)로부터 출력되는 패리티 검사 행렬(H2)을 이용하여 0 부가 회로(110)에서 출력되는 정보어(I2)를 LDPC 부호화한 부호어(C1)을 출력하는 회로이다. 즉, 부호화 회로(130)는 H2×C1T = 0 을 만족하는 C1을 부호어로서 출력하는 회로이다. 여기에서 C1T는 C1의 전치행렬을 의미한다. 부호어(C1)의 좌측의 원소는 0이 부가된 정보어(I2)에 해당하고, 부호어(C1)의 나머지 원소는 패리티 체크어에 해당한다.
도면에 표현된 부호화 회로(130)는 LDPC 부호가 하삼각 형태일 경우의 부호화 회로로서, 제 1 곱셈기(131), 제 1 누산기(132), 덧셈기(133), 버퍼(134), 제 2 곱셈기(135), 제 2 누산기(136), 및 부호어 형성기(137)을 포함한다. 제 1 곱셈기(131)는 크기가 작은 패리티 검사 행렬(H2)의 상위 4열으로 이루어진 행렬(H3)과 I2T의 곱을 계산하기 위하여 각 비트에 대하여 논리곱 연산하여 순차적으로 출력하는 기능을 수행한다. 제 1 누산기(132)는 상기 제 1 곱셈기(131)에서 출력되는 값들을 행 단위로 합산하여 출력하는 기능을 수행한다. 여기에서 합산의 연산은 배타적 논리합의 연산에 의한다. 덧셈기(133)는 제 1 누산기(132)에서 출력되는 값과 제 2 누산기(136)에서 출력되는 값을 합하여 출력하는 기능을 수행한다. 여기에서도 물론 배타적 논리합 연산에 의한다. 버퍼(134)는 구한 패리티 비트들을 출력하는 기능을 수행한다. 초기에는 구하여진 부호어가 없으므로, [000]을 제 2 곱셈기(135)로 출력하고, 그 다음에는 덧셈기(133)에서 출력되는 1을 최초의 패리티 비트로서 받아들여 [100]를 제 2 곱셈기(135)로 출력하고, 그 다음에는 덧셈기(133)에 출력되는 1을 두번째 패리티 비트로서 받아들여 [110]를 제 2 곱셈기(135)로 출력하고, 마지막으로 덧셈기(133)에 출력되는 0을 세번째 패리티 비트로서 받아들여 [110]를 부호어 형성기(137)로 출력한다. 제 2 곱셈기(135)는 크기가 작은 패리티 검사 행렬(H2)의 하위 3열으로 이루어진 행렬(H4)과 버퍼(134)에서 출력되는 행렬의 전치 행렬의 곱을 계산하기 위하여 각 비트에 대하여 논리곱 연산하여 순차적으로 출력하는 기능을 수행한다. 제 2 누산기(136)는 상기 제 2 곱셈기(135)에서 출력되는 값들을 행 단위로 합산하여 출력하는 기능을 수행한다. 여기에서 합산의 연산은 배타적 논리합의 연산에 의한다. 부호어 형성기(137)는 0이 부가된 정보어(I2)에 버퍼에서 출력되는 패리티 체크어(P)를 부가한 부호어(C1)을 출력하는 기능을 수행한다.
0 제거 회로(140)는 부호화 회로에서 출력되는 부호어(C1)에서 0를 제거하여 출력하는 회로이다. 이 회로는 위에서 상술한 바와 같이 부호어의 길이를 변경하기 위하여 추가되는 선택적 구성요소이다. 또한, 0 제거 회로(140)에서 제거되는 0의 비트수는 0 부가 회로(110)에서 부가된 0의 비트 수 이하이면 성능에 큰 영향이 없다.
만일 크기가 큰 패리티 검사 행렬(H1) 즉 4행 7열의 패리티 검사 행렬을 이용하여 부호화 하는 경우, 정보어는 3 비트이고, 부호어는 7 비트이며, 부호화율은 3/7이 된다. 그러나, 본 발명의 실시예와 같이 크기가 작은 패리티 검사 행렬(H2)를 이용하고, 0 부가 및 삭제하는 경우에는 정보어는 3 비트이고, 부호어는 6 비트이며, 부호화율은 1/2가 된다. 이와 같이 추가 및 삭제되는 0 비트를 조절하고, 패리티 검사 행렬의 행을 조절함으로써, 정보어의 길이, 부호어의 길이 및 부호화율을 조절할 수 있다. 또한, 크기가 큰 패리티 검사 행렬(H1)만을 이용하여 크기가 작은 패리티 검사 행렬(H2)을 구함으로써, 메모리의 크기를 줄일 수 있다.
도 4는 본 발명의 제 1 실시예에 LDPC 복호기를 설명하기 위한 도면이다. 도 4를 참조하면 LDPC 복호기는 0 부가 회로(210), 부호 발생 회로(220), 복호화 회로(230) 및 0 제거 회로(240)를 포함한다.
0 부가 회로(210)는 수신된 입력 부호어로부터 부호기의 0 제거 회로(140)에서 제거된 0에 대응하는 0을 부가하는 회로이다.
부호 발생 회로(220)는 크기가 큰 패리티 검사행렬을 저장한 메모리(221)를 포함하고 있으며, 크기가 큰 패리티 검사 행렬 또는 이로부터 형성되는 크기가 작은 패리티 검사행렬을 복호화 회로(230)에 전달하는 기능을 수행한다. 부호 발생 회로(220)는 부호기의 부호 발생 회로(120)와 유사하므로, 그 상세한 설명은 생략한다.
복호화 회로(230)는 0 부가 회로(210)에서 출력되는 0이 부가된 부호어와 부 호 발생 회로(220)에서 출력되는 크기가 작은 패리티 검사 행렬을 이용하여 부호기의 0이 부가된 정보어(I2)에 대응되는 정보어를 구하는 기능을 수행한다. 복호화기에 대한 설명은 "미국 공개특허 제2003/0033575호"에 상세히 기재되어 있다.
0 제거 회로(240)는 복호화 회로(230)에서 출력된 정보어로부터 부호기의 0 추가 회로(110)에서 추가된 0에 대응하는 0을 제거하여 부호기의 입력 정보어(I1)에 대응하는 출력 정보어를 구하는 기능을 수행한다.
도 5는 본 발명의 제 2 실시예에 의한 LDPC 부호기 및 복호기, 및 부호화 방법 및 복호화 방법에 채용된 기본 개념을 설명하기 위한 도면이다.
도 5를 참조하면, 제 1 행렬(310)은 크기가 큰 패리티 검사 행렬이고, 제 2 및 3 행렬(320, 330)은 크기가 작은 패리티 검사 행렬이다. 제 1, 2 및 3 행렬(310, 320, 330)에 있어서, 0은 M행 M열의 0 행렬을 의미하고,
Figure 112005038230690-PAT00001
0는 M행 M열의 단위 행렬을 의미하고,
Figure 112005038230690-PAT00002
1,
Figure 112005038230690-PAT00003
2 및
Figure 112005038230690-PAT00004
3는 각각 단위 행렬을 1, 2 및 3 행만큼 아래로 쉬프트한 행렬을 의미하고,
Figure 112005038230690-PAT00005
i0는 M행 M열의 단위 행렬을 좌우 대칭한 행렬을 의미하고,
Figure 112005038230690-PAT00006
i1,
Figure 112005038230690-PAT00007
i2 및
Figure 112005038230690-PAT00008
i3는 각각
Figure 112005038230690-PAT00009
i0을 1, 2 및 3 행만큼 아래로 쉬프트한 행렬을 의미한다. 상기 M은 2 이상의 정수로서, 본 실시예에서는 M은 4이다. M이 4일 경우 제 1 행렬의 크기는 5×4행 12×4열이 되고, 제 2 및 3 행렬의 크기는 3×4행 12×4열이 된다. 행렬을 이와 같이 구성하는 경우 도 1에 표현된 행렬에 비하여 크기가 큰 행렬(H1)을 저장하는 메모리가 줄어든다는 장점이 있다. 즉, 0행렬 및
Figure 112005038230690-PAT00010
0,
Figure 112005038230690-PAT00011
1,
Figure 112005038230690-PAT00012
2,
Figure 112005038230690-PAT00013
3,
Figure 112005038230690-PAT00014
i0,
Figure 112005038230690-PAT00015
i1,
Figure 112005038230690-PAT00016
i2 및
Figure 112005038230690-PAT00017
i3는 알고 있으므로, 메모리에는 5행 12열의 행렬만 저장되어 있으면 이로부터 5×4행 12×4열의 행렬을 만들 수 있으므로, 작은 크기의 메모리를 사용할 수 있다. 제 1, 2 및 3 행렬(310, 320, 330)의 윗부분에는 행렬의 각 열당 1의 개수가 표현되어 있다.
큰 행렬로부터 형성된 행렬 중에서 제 2 행렬(320)은 제 1 행렬(310)의 일부 행들이 제거됨으로써 형성된 행렬이다. 제 2 행렬(320)은 이러한 방식으로 구해지므로, 행렬의 열 당 1의 개수가 줄어들어 복호 성능이 감소한다는 문제점이 있다.
큰 행렬로부터 형성된 행렬 중에서 제 3 행렬(330)은 제 1 행렬(310)의 행들 중 일부가 나머지 행들 중 일부에 합산됨으로써 형성되는 행렬이다. 이 경우에는 행렬의 열 당 1의 개수가 줄어들지 않으므로, 복호 성능이 크게 감소하지 아니한다.
제 3 행렬(330)을 형성함에 있어서, 서로 합산되는 두 행에 존재하는
Figure 112005038230690-PAT00018
0,
Figure 112005038230690-PAT00019
1,
Figure 112005038230690-PAT00020
2,
Figure 112005038230690-PAT00021
3,
Figure 112005038230690-PAT00022
i0,
Figure 112005038230690-PAT00023
i1,
Figure 112005038230690-PAT00024
i2 및
Figure 112005038230690-PAT00025
i3의 위치가 서로 겹치게 되면 열 당 1의 개수가 줄어든다. 따라서 제 1 행렬(310)과 같이 두 행 사이에 공통된 위치에
Figure 112005038230690-PAT00026
0,
Figure 112005038230690-PAT00027
1,
Figure 112005038230690-PAT00028
2,
Figure 112005038230690-PAT00029
3,
Figure 112005038230690-PAT00030
i0,
Figure 112005038230690-PAT00031
i1,
Figure 112005038230690-PAT00032
i2 및
Figure 112005038230690-PAT00033
i3이 존재하지 않도록 행렬을 형성하는 것이 바람직하다. 또한, 설령 서로 합산되는 두 행에 존재하는
Figure 112005038230690-PAT00034
0,
Figure 112005038230690-PAT00035
1,
Figure 112005038230690-PAT00036
2,
Figure 112005038230690-PAT00037
3,
Figure 112005038230690-PAT00038
i0,
Figure 112005038230690-PAT00039
i1,
Figure 112005038230690-PAT00040
i2 및
Figure 112005038230690-PAT00041
i3의 위치가 서로 겹치더라도, 합산이 논리합 연산이면 감소하는 1의 개수가 크지 않으므로 성능의 감소 또한 크기 않게 된다. 또한, 서로 합산되는 두 행에 존재하는
Figure 112005038230690-PAT00042
0,
Figure 112005038230690-PAT00043
1,
Figure 112005038230690-PAT00044
2,
Figure 112005038230690-PAT00045
3,
Figure 112005038230690-PAT00046
i0, i1,
Figure 112005038230690-PAT00048
i2 및
Figure 112005038230690-PAT00049
i3의 위치가 서로 겹치는 경우, 열당 1의 개수가 1인
Figure 112005038230690-PAT00050
0,
Figure 112005038230690-PAT00051
1,
Figure 112005038230690-PAT00052
2,
Figure 112005038230690-PAT00053
3,
Figure 112005038230690-PAT00054
i0,
Figure 112005038230690-PAT00055
i1,
Figure 112005038230690-PAT00056
i2 및
Figure 112005038230690-PAT00057
i3와 달리 열당 1의 개수가 2인 M행 M열의 행렬을 겹치는 곳에 위치시키면, 열당 1의 개수가 감소하지 않으므로, 성능 또한 감소하지 않게 된다.
이와 같은 방식으로 크기가 큰 패리티 검사 행렬(310)으로부터, 크기가 작은 패리티 검사행렬(320, 330)을 형성하면, 크기가 작은 패리티 검사행렬(320, 330)을 저장하는 메모리를 필요로 하지 않으므로, 메모리를 절감할 수 있다는 장점이 있다. 또한, 합산하는 방식으로 형성된 패리티 검사 행렬(330)은 복호 성능이 일정하게 유지되다는 장점이 있다.
도 6은 본 발명의 제 2 실시예에 의한 LDPC 부호기를 설명하기 위한 도면이다. 도 6을 참조하면, LDPC 부호기는 0 부가 회로(410), 부호 발생 회로(420), 부호화 회로(430) 및 0 제거 회로(440)를 포함한다.
0 부가 회로(410)는 입력되는 정보어에 0을 부가하여 출력하는 회로이다. 0 부가 회로(110)에서 출력되는 정보어는 M(본 실시예의 경우 4)의 정수배가 되어야 한다. 이 회로는 부호어의 길이를 변경하기 위하여 추가되는 선택적 구성요소이다.
부호 발생 회로(420)는 크기가 큰 패리티 검사행렬을 저장한 메모리(421)를 포함하고 있으며, 크기가 큰 패리티 검사 행렬 또는 이로부터 형성되는 크기가 작은 패리티 검사행렬을 부호화 회로(430)에 전달하는 기능을 수행한다. 부호 발생 회로(420)에 있어서, 크기가 작은 패리티 검사행렬은 크기가 큰 패리티 검사행렬의 행들 중 일부를 제거하거나, 더욱 바람직하게는 크기가 큰 패리티 검사행렬의 행들 중 일부를 나머지 행들 중 일부와 합산하는 방식으로 형성된다. 패리티 검사 행렬은 성긴 특성이 있으므로, 메모리의 용량을 줄이기 위하여 행렬에 포함된 0 행렬이 아닌
Figure 112005038230690-PAT00058
0,
Figure 112005038230690-PAT00059
1,
Figure 112005038230690-PAT00060
2,
Figure 112005038230690-PAT00061
3,
Figure 112005038230690-PAT00062
i0,
Figure 112005038230690-PAT00063
i1,
Figure 112005038230690-PAT00064
i2, 및
Figure 112005038230690-PAT00065
i3 행렬의 위치가 메모리에 메모리에 저장될 수 있다. 즉, 그 값이 0 행렬이 아닌 경우 즉,
Figure 112005038230690-PAT00066
0,
Figure 112005038230690-PAT00067
1,
Figure 112005038230690-PAT00068
2,
Figure 112005038230690-PAT00069
3,
Figure 112005038230690-PAT00070
i0,
Figure 112005038230690-PAT00071
i1,
Figure 112005038230690-PAT00072
i2, 및
Figure 112005038230690-PAT00073
i3인 경우에 대하여 (행의 위치, 열의 위치, 값)의 형태로 메모리에 저장될 수도 있다.
부호화 회로(430)는 부호 발생 회로(420)로부터 출력되는 패리티 검사 행렬을 이용하여 0 부가 회로(410)에서 출력되는 정보어를 LDPC 부호화한 부호어를 출력하는 회로이다. 즉, 부호화 회로(130)는 H×CT = 0 을 만족하는 C을 부호어로서 출력하는 회로이다. 여기에서 H는 패리티 검사 행렬, CT는 부호어의 전치행렬을 의미한다.
도면에 표현된 부호화 회로(430)는 LDPC 부호가 하삼각 형태일 경우의 부호화 회로로서, 제 1 쉬프터(431), 제 1 누산기(432), 덧셈기(433), 제 2 쉬프터(434), 버퍼(435), 제 3 쉬프터(436), 제 2 누산기(437), 및 부호어 형성기(438) 을 포함한다. 제 1 쉬프터(431), 제 2 쉬프터(434) 및 제 3 쉬프터(436)는 패리티 검사 행렬에 따라 쉬프트 연산을 수행하는 기능을 수행한다. 쉬프트 연산의 단위는 M 비트 단위(본 실시예의 경우 M은 4이므로 4 비트 단위)이다. 일례로 0 부가 회로(410)에서 출력되는 비트들 중 상위 4비트가 [1110]이고, 부호 발생 회로에서 출력되는 패리티 검사 행렬이
Figure 112005038230690-PAT00074
1인 경우에는 쉬프터의 출력은 [0111]이 된다. 즉, [1110]를 우측으로 1 비트만큼 쉬프트한 값이 출력된다. 이와 같은 방식으로 LDPC 부호가
Figure 112005038230690-PAT00075
0,
Figure 112005038230690-PAT00076
1,
Figure 112005038230690-PAT00077
2,
Figure 112005038230690-PAT00078
3인 경우에는 각각 우측으로, 0, 1, 2, 3 비트만큼 쉬프트한 결과가 출력되고,
Figure 112005038230690-PAT00079
i0,
Figure 112005038230690-PAT00080
i1,
Figure 112005038230690-PAT00081
i2,
Figure 112005038230690-PAT00082
i3인 경우에는 좌우 대칭후 각각 우측으로, 0, 1, 2, 3 비트만큼 쉬프트한 결과가 출력되고, 0인 경우에는 [0000]이 출력된다. 부호 발생 회로(420)에서 출력되는 패리티 검사 행렬 중에서 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬을 제외한 나머지 행렬이 제 1 쉬프터(431)로 출력되어 제 1 쉬프터(431)는 0가 부가된 정보어를 상기 행렬의 값에 따라 쉬프트 연산을 수행한 값을 출력한다. 또한, 부호 발생 회로(420)에서 출력되는 패리티 검사 행렬 중에서 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬이 제 3 쉬프터(436)로 출력된다. 또한, 부호 발생 회로(420)에서 출력되는 패리티 검사 행렬 중에서 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬의 대각선에 위치한 값이 제 2 쉬프터(434)로 출력된다. 그 외의 블록 즉 제 1 누산기(432), 덧셈기(433), 버퍼(435), 제 2 누산기(437) 및 부호어 형성기(438)의 동작은 도 1에 표현된 부호화 회로와 크게 다르지 않고, 다만 M 비트 단위로 연산이 수행된다는 차이 점이 있다. 일례로, 제 1 쉬프터(431)의 출력 중 첫 행에 대응하는 출력이 [0010], [1101], [0001], [1010] 인 경우, 제 1 누산기(432)는 상기 4개의 행렬을 배타적 논리합 연산한 값인 [0100]을 출력한다.
0 제거 회로(440)는 부호화 회로(430)에서 출력되는 정보어에서 0를 제거하여 출력하는 회로이다. 이 회로는 위에서 부호어의 길이를 변경하기 위하여 추가되는 선택적 구성요소이다. 제거되는 0의 비트수는 0 부가 회로에서 부가된 0의 비트수 이하이면 된다. 0 제거 회로(440)에서 출력되는 부호어의 길이는 반드시 M의 정수배일 필요는 없다.
도 7은 본 발명의 제 2 실시예에 LDPC 복호기를 설명하기 위한 도면이다. 도 4를 참조하면 LDPC 복호기는 0 부가 회로(510), 부호 발생 회로(520), 복호화 회로(530) 및 0 제거 회로(540)를 포함한다. 본 발명의 제 2 실시예에 LDPC 복호기는 본 발명의 제 1 실시예에 의한 LDPC 복호기에 비하여 크게 다르지 않으므로, 그 상세한 설명은 생략한다.
본 발명에 의한 LDPC 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법은 패리티 검사 부호를 저장하는 메모리의 크기를 줄일 수 있다는 장점이 있다.
또한, 본 발명에 의한 LDPC 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법은 정보어의 길이, 부호어의 길이 및 부호화율을 조절할 수 있다는 장점이 있 다.
또한, 본 발명에 의한 LDPC 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법은 메모리에 저장된 크기가 큰 패리티 검사 행렬의 상단에 있는 적어도 한 행을 상기 크기가 큰 패리티 검사 행렬의 나머지 행들 중 적어도 한 행에 합산함으로써, 크기가 큰 패리티 검사 행렬이 하삼각 형태인 경우에는 크기가 작은 패리티 검사 행렬 또한 하삼각 형태를 그대로 유지할 수 있다는 장점이 있다.
또한, 본 발명에 의한 LDPC 부호기 및 복호기, LDPC 부호화 방법 및 복호화 방법은 크기가 큰 패리티 검사 행렬로부터 얻어지는 크기가 작은 패리티 검사 행렬의 각 열당 1의 개수가 그대로 유지되거나, 크게 줄지 않음으로써, 크기가 작은 패리티 검사 행렬의 성능의 크게 떨어지지 않는다는 장점이 있다.

Claims (28)

  1. 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및
    상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기.
  2. 제 1 항에 있어서,
    입력되는 정보어에 적어도 한 비트의 0을 부가한 상기 정보어를 상기 부호화 회로에 전달하는 0 부가 회로; 및
    상기 부호화 회로에서 출력되는 상기 부호어에서 적어도 한 비트의 0을 제거하여 출력하는 0 제거 회로를 더 포함하는 LDPC 부호기.
  3. 제 1 또는 2 항에 있어서,
    상기 제 1 행은 상기 제 1 패리티 검사 행렬의 상단에 있는 행인 LDPC 부호기.
  4. 제 1 또는 2 항에 있어서,
    상기 합산은 논리합 연산인 LDPC 부호기.
  5. 제 1 또는 2 항에 있어서,
    상기 제 1 패리티 검사 행렬의 각 원소의 값은 0 또는 1인 LDPC 부호기.
  6. 제 5 항에 있어서,
    상기 메모리는 상기 제 1 패리티 검사 행렬의 원소들 중 1의 위치를 저장하는 LDPC 부호기.
  7. 제 5 항에 있어서,
    상기 제 1 행 및 상기 제 2 행에 있어서, 1의 위치가 서로 겹치지 아니하는 LDPC 부호기.
  8. 제 5 항에 있어서,
    상기 부호화 회로는
    상기 제 2 패리티 검사 행렬의 일부와 상기 정보어를 곱하여 출력하는 제 1 곱셈기;
    상기 제 1 곱셈기의 출력을 행 단위로 합산한 제 1 누산값을 출력하는 제 1 누산기;
    상기 제 1 누산값과 제 2 누산값을 합하여 출력하는 덧셈기;
    상기 덧셈기의 출력으로부터 구해지는 패리티 비트들을 출력하는 버퍼;
    상기 제 2 패리티 검사 행렬의 나머지와 상기 버퍼에서 출력되는 패리티 비드들을 곱하여 출력하는 제 2 곱셈기;
    상기 제 2 곱셈기의 출력을 행 단위로 합산한 상기 제 2 누산값을 출력하는 제 2 누산기; 및
    상기 버퍼로부터 최종적으로 구해진 패리티 체크어와 상기 정보어로부터 부호어를 형성하여 출력하는 부호어 형성기를 포함하는 LDPC 부호기.
  9. 제 1 또는 2 항에 있어서,
    상기 제 1 패리티 검사 행렬의 각 원소의 값은
    Figure 112005038230690-PAT00083
    0 행렬 내지
    Figure 112005038230690-PAT00084
    (M-1) 행렬 및
    Figure 112005038230690-PAT00085
    i0 행렬 내지
    Figure 112005038230690-PAT00086
    i(M-1) 행렬(M은 2 이상의 자연수,
    Figure 112005038230690-PAT00087
    0 행렬 내지
    Figure 112005038230690-PAT00088
    (M-1) 행렬은 단위 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬,
    Figure 112005038230690-PAT00089
    i0 행렬 내지
    Figure 112005038230690-PAT00090
    i(M-1) 행렬은 단위 행렬을 좌우 대칭한 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬) 및 0 행렬 중 어느 하나인 LDPC 부호기.
  10. 제 9 항에 있어서,
    상기 메모리는 상기 제 1 패리티 검사 행렬의 원소 중
    Figure 112005038230690-PAT00091
    0 행렬 내지
    Figure 112005038230690-PAT00092
    (M-1) 행렬 및
    Figure 112005038230690-PAT00093
    i0 행렬 내지
    Figure 112005038230690-PAT00094
    i(M-1) 행렬의 위치 및 그 값을 저장하는 LDPC 부호기.
  11. 제 9 항에 있어서,
    상기 제 1 행 및 상기 제 2 행에 있어서,
    Figure 112005038230690-PAT00095
    0 행렬 내지
    Figure 112005038230690-PAT00096
    (M-1) 행렬 및
    Figure 112005038230690-PAT00097
    i0 행렬 내지
    Figure 112005038230690-PAT00098
    i(M-1) 행렬의 위치가 서로 겹치지 아니하는 LDPC 부호기.
  12. 제 9 항에 있어서,
    상기 제 1 행 및 상기 제 2 행에 있어서,
    Figure 112005038230690-PAT00099
    0 행렬 내지
    Figure 112005038230690-PAT00100
    (M-1) 행렬 및
    Figure 112005038230690-PAT00101
    i0 행렬 내지
    Figure 112005038230690-PAT00102
    i(M-1) 행렬의 위치가 서로 겹치는 경우, 겹치는 곳에 열당 1의 개수가 2인 M행 M열의 행렬을 위치시키는 LDPC 부호기
  13. 제 9 항에 있어서,
    상기 부호화 회로는
    상기 제 2 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬을 제외한 나머지에 대응하여 상기 정보어를 쉬프트 연산하여 출력하는 제 1 쉬프터;
    상기 제 1 곱셈기의 출력을 합산한 제 1 누산값을 출력하는 제 1 누산기;
    상기 제 1 누산값과 제 2 누산값을 합하여 출력하는 덧셈기;
    상기 덧셈기의 출력을 상기 제 2 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬의 대각선에 위치한 값에 대응하여 쉬프트 연산하여 출력하는 제 2 쉬 프터;
    상기 제 2 쉬프터의 출력으로부터 구해지는 패리티 비트들을 출력하는 버퍼;
    상기 제 2 패리티 검사 행렬의 우측에 위치한 하삼각 형태의 행렬에 대응하여 상기 버퍼에서 출력되는 패리티 비트들을 쉬프트 연산하여 출력하는 제 3 쉬프터;
    상기 제 3 쉬프터의 출력을 합산한 상기 제 2 누산값을 출력하는 제 2 누산기; 및
    상기 버퍼로부터 최종적으로 구해진 패리티 체크어와 상기 정보어로부터 부호어를 형성하여 출력하는 부호어 형성기를 포함하는 LDPC 부호기.
  14. 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및
    상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 더 포함하는 LDPC 복호기.
  15. 제 14 항에 있어서,
    입력되는 부호어에 적어도 한 비트의 0를 부가한 상기 부호어를 상기 복호화 회로에 전달하는 0 부가 회로; 및
    상기 복호화 회로에서 출력되는 상기 복호어에서 적어도 한 비트의 0를 제거하여 출력하는 0 제거 회로를 더 포함하는 LDPC 복호기
  16. 제 14 또는 15 항에 있어서,
    상기 제 1 행은 상기 제 1 패리티 검사 행렬의 상단에 있는 행인 LDPC 복호기.
  17. 제 14 또는 15 항에 있어서,
    상기 합산은 논리합 연산인 LDPC 복호기.
  18. 제 14 또는 15 항에 있어서,
    상기 제 1 패리티 검사 행렬의 각 원소의 값은 0 또는 1인 LDPC 복호기.
  19. 제 18 항에 있어서,
    상기 메모리는 상기 제 1 패리티 검사 행렬의 원소들 중 1의 위치를 저장하는 LDPC 복호기.
  20. 제 18 항에 있어서,
    상기 제 1 행 및 상기 제 2 행에 있어서, 1의 위치가 서로 겹치지 아니하는 LDPC 복호기.
  21. 제 14 또는 15 항에 있어서,
    상기 제 1 패리티 검사 행렬의 각 원소의 값은
    Figure 112005038230690-PAT00103
    0 행렬 내지
    Figure 112005038230690-PAT00104
    (M-1) 행렬 및
    Figure 112005038230690-PAT00105
    i0 행렬 내지
    Figure 112005038230690-PAT00106
    i(M-1) 행렬(M은 2 이상의 자연수,
    Figure 112005038230690-PAT00107
    0 행렬 내지
    Figure 112005038230690-PAT00108
    (M-1) 행렬은 단위 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬,
    Figure 112005038230690-PAT00109
    i0 행렬 내지
    Figure 112005038230690-PAT00110
    i(M-1) 행렬은 단위 행렬을 좌우 대칭한 행렬을 0 내지 M-1비트만큼 쉬프트한 행렬) 및 0 행렬 중 어느 하나인 LDPC 복호기.
  22. 제 21 항에 있어서,
    상기 메모리는 상기 제 1 패리티 검사 행렬의 원소 중
    Figure 112005038230690-PAT00111
    0 행렬 내지
    Figure 112005038230690-PAT00112
    (M-1) 행렬 및
    Figure 112005038230690-PAT00113
    i0 행렬 내지
    Figure 112005038230690-PAT00114
    i(M-1) 행렬의 위치 및 그 값을 저장하는 LDPC 복호기.
  23. 제 21 항에 있어서,
    상기 제 1 행 및 상기 제 2 행에 있어서,
    Figure 112005038230690-PAT00115
    0 행렬 내지
    Figure 112005038230690-PAT00116
    (M-1) 행렬 및
    Figure 112005038230690-PAT00117
    i0 행렬 내지
    Figure 112005038230690-PAT00118
    i(M-1) 행렬의 위치가 서로 겹치지 아니하는 LDPC 복호기.
  24. 제 21 항에 있어서,
    상기 제 1 행 및 상기 제 2 행에 있어서,
    Figure 112005038230690-PAT00119
    0 행렬 내지
    Figure 112005038230690-PAT00120
    (M-1) 행렬 및
    Figure 112005038230690-PAT00121
    i0 행렬 내지
    Figure 112005038230690-PAT00122
    i(M-1) 행렬의 위치가 서로 겹치는 경우, 겹치는 곳에 열당 1의 개수가 2인 M행 M열의 행렬을 위치시키는 LDPC 복호기
  25. 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 제거하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및
    상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화된 부호어를 출력하는 부호화 회로를 포함하는 LDPC 부호기.
  26. 제 1 패리티 검사 행렬을 저장하는 메모리를 포함하며, 상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 제거하여 형성한 제 2 패리티 검사 행렬을 출력하는 부호 발생 회로; 및
    상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화된 정보어를 출력하는 복호화 회로를 더 포함하는 LDPC 복호기.
  27. 제 1 패리티 검사 행렬을 메모리에 저장하는 단계;
    상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산함으로써, 제 2 패리티 검사 행렬을 형성하는 단계; 및
    상기 제 2 패리티 검사 행렬 및 정보어를 입력받아 LDPC 부호화하는 단계를 포함하는 부호화 방법.
  28. 제 1 패리티 검사 행렬을 메모리에 저장하는 단계;
    상기 제 1 패리티 검사 행렬의 적어도 한 행인 제 1 행을 상기 제 1 패리티 검사 행렬의 나머지 행들 중 적어도 한 행인 제 2 행에 합산함으로써, 제 2 패리티 검사 행렬을 형성하는 단계; 및
    상기 제 2 패리티 검사 행렬 및 부호어를 입력받아 LDPC 복호화하는 단계를 포함하는 복호화 방법.
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