ES2427179T3

ES2427179T3 - Codificación de los códigos de comprobación de paridad de baja densidad

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Publication number: ES2427179T3
Application number: ES10178955T
Authority: ES
Inventors: Mustafa Eroz; Feng-Wen Sun; Lin-Nan Lee
Original assignee: DTVG Licensing Inc
Current assignee: DTVG Licensing Inc
Priority date: 2002-07-03
Filing date: 2003-07-03
Publication date: 2013-10-29
Anticipated expiration: 2023-07-03
Also published as: KR100674523B1; JP2005520468A; KR20040030101A; CN1593012B; US7954036B2; CN1547806A; CN1593012A; CA2456485A1; JP2005520469A; KR100602027B1; EP1525664B1; ATE548803T1; KR20040030089A; US20040086059A1; EP1525664A2; KR100683600B1; WO2004006442A1; ATE498946T1; US6963622B2; EP1525664B9

Abstract

Un método para codificar señales, comprendiendo el método: codificar un mensaje de entrada en una contraseña con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203) donde la etapa de codificar comprende: recibir bits de información, i0, i1,..., im, ..., ikldpc-1, inicializar bits de paridad, p0, p1, ..., pj, pnldpc-kldpc-1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0 >= p1 >= ... >= pnldpc-kldpc-1 >= 0; generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj >= pj im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j >= 1, pj >= pj pj-1, para j >= 1,2, ..., nldpc-kldpc-1; y generar la contraseña, c, de tamaño nldpc cuando c >= (i0, i1,..., ikldpc-1, p0, p1, ..., pnldpc-kldpc-1) donde pj, para j >= 1,2, ..., nldpc-kldpc-1, es el contenido final de pj, donde j es una dirección de bit de paridad igual a {x + m mod 360x q} mod (nldpc-kldpc), nldpc es un tamaño de contraseña correspondiente a 64800, kldpc es un tamaño de bloque de información correspondiente al índice de código multiplicado por nldpc, m es un número entero correspondiente a un bit particular de información, y x indica una dirección de bit de paridad, donde cada fila de las siguientes tablas especifica direcciones x para un particular de los índices de código de 4/5, 3/5, 8/9 o 9/10 correspondientes a una particular de las tablas, donde q se especifica en la siguiente tabla para cada uno de los índice de código de 4/5, 3/5, 8/9 o 9/10, por lo que cada fila sucesiva de la correspondiente tabla para el índice de código particular proporciona todas las direcciones de bit de paridad j para el primer bit de información en cada grupo sucesivo de 360 bits de información, y cada fila sucesiva de la tabla proporciona todas las direcciones x usadas en el cálculo de direcciones de bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360x q} mod (nldpc-kldpc) en cada grupo sucesivo de 360 bits de información

Description

Codificaci6n de los c6digos de comprobaci6n de paridad de baja densidad.

CAMPO DE LA INVENCIÓN

La presente invención se refiere a sistemas de comunicación, y más particularmente a sistemas codificados.

ANTECEDENTES DE LA INVENCIÓN

Los sistemas de comunicación emplean códigos para asegurar una comunicación fiable a través de canales ruidosos de comunicación. Estos canales de comunicación muestran una capacidad fija que puede expresarse en términos de bits por símbolo en cierta relación señal/ruido (SNR), que define un límite superior teórico (conocido como límite de Shannon). Como resultado, el diseño codificador ha tenido como objetivo conseguir índices que se aproximen a este límite de Shannon. Los sistemas de comunicación codificados convencionales han tratado por separado los procesos de codificación y modulación. Además, se ha prestado poco atención al etiquetado de constelaciones de señales.

Una constelación de señales proporciona un conjunto de símbolos posibles que se transmitirán, por lo que los símbolos corresponden a contraseñas que resultan de un codificador. Una elección del etiquetado de constelaciones incluye el etiquetado de código Gray. Con el etiquetado de código Gray, los puntos de la señal vecina difieren en exactamente una posición bit. La vista convencional predominante de modulación dicta que puede utilizarse cualquier programa de etiquetado razonable, que en parte es responsable de la insuficiencia de investigación en esta área.

Con respecto a la codificación, una clase de códigos que se aproximan al límite de Shannon es la de los códigos de comprobación de paridad de baja densidad (LDPC). Tradicionalmente, los códigos LDPC no se han empleado mucho debido a un número de inconvenientes. Un inconveniente es que la técnica de codificación de LDPC es muy compleja. Codificar un código LDPC usando su matriz generadora requeriría almacenar una matriz muy grande y no dispersa. Además, los códigos LDPC requieren grandes bloques para ser efectivos; como consecuencia, aunque las matrices de comprobación de paridad de códigos LDPC son dispersas, almacenar estas matrices es problemático.

Desde una perspectiva de implementación, se enfrentan un número de retos. Por ejemplo, el almacenaje es una razón importante por la que los códigos LDPC no se han extendido en la práctica. También, un reto clave en la implementación de códigos LDPC ha sido cómo conseguir la red de conexión entre varios motores de procesamiento (nodos) en el decodificador. Además, la carga computaciones en el proceso de decodificación, específicamente las operaciones de nodo de comprobación, tiene un problema.

“Constructing Low-Density Parity Check Codes”, J. W.Bond et al. (Proc., IEEE/AFCEA Sistemas de Información para Mejorar la Prevención y Seguridad Pública, EUROCOMM 2000, 17 mayo 2000) describe la construcción de códigos potentes LDPC con índice de codificación 1/2 y 4/7.

RESUMEN DE LA INVENCIÓN

Estas y otras necesidades son a las que se dirige la presente invención, que se define en las reivindicaciones adjuntas. Un codificador, tal como un codificador de comprobación de paridad de baja densidad (LDPC), genera señales codificadas al transformar una señal de entrada en una contraseña representada por una pluralidad de conjuntos de bits.

De acuerdo con un aspecto de una realización de la presente invención, se desvela un método para generar señales codificadas. El método incluye recibir una de una pluralidad de un conjunto de bits de una contraseña de un codificador para transformar un mensaje de entrada en una contraseña.

De acuerdo con otro aspecto de una realización de la presente invención, se desvela un codificador para generar señales codificadas. El codificador está configurado para transformar una señal de entrada en una contraseña representada por una pluralidad de conjuntos de bits.

Aún otros aspectos, características y ventajas más de la presente invención son fácilmente aparentes a partir de la siguiente descripción detallada, simplemente al ilustrar un número de realizaciones e implementaciones particulares, incluyendo el mejor modo contemplado para realizar la presente invención. La presente invención también es capaz de otras y diferentes realizaciones, y sus varios destalles pueden modificarse en varios aspectos obvios, todos sin partir del alcance de la presente invención. Por consiguiente, los dibujos y la descripción se considerarán como ilustrativos en naturaleza, y no como restrictivos.

BREVE DESCRIPCIÓN DE LOS DIBUJOS

La presente invención se ilustra a modo de ejemplo, y no a modo de limitación, en las figuras de los dibujos acompañantes y en los que los números de referencia se refieren a elementos similares en los que:

La FIG. 1 es un diagrama de un sistema de comunicación configurado para utilizar códigos de de comprobación de paridad de baja densidad (LDPC).

Las FIGs. 2A y 2B son diagramas de codificadores LDPC ejemplares en el transmisor de la FIG. 1;

La FIG. 3 es un diagrama de un receptor ejemplar en el sistema de la FIG. 1;

La FIG. 4 es un diagrama de una matriz de comprobación de paridad dispersa.

La FIG. 5 es un diagrama de un gráfico bipartito de un código LDPC de la matriz de la FIG. 4;

La FIG. 6 es un diagrama de una sub-matriz de una matriz de comprobación de paridad dispersa, donde la sub-matriz contiene valores de comprobación de paridad restringidos a la región inferior triangular.

La FIG. 7 es un gráfico que muestra la actuación entre códigos que utilizan matriz de comprobación de paridad ilimitada (matriz H) contra matriz limitada H que tiene una sub-matriz como en la FIG. 6;

Las FIGs. 8A y 8B son, respectivamente, un diagrama de un programa de modulación no Gray 8-PSK y un modulación Gray 8-PSK, cada una de las cuales pudiéndose usar en el sistema de la FIG. 1;

La FIG. 8C es un diagrama de un proceso para etiquetar bits para una constelación de señal de mayor orden;

La FIG. 8D es un diagrama de constelaciones ejemplares 16-APSK (Modulación por desplazamiento de fase de amplitud);

La FIG. 8E es un gráfico de tasa de error de paquetes (PER) contra señal para ruido para las constelaciones de la Fig. 8D;

La FIG. 8F es un diagrama de constelaciones para los símbolos de la modulación por desplazamiento de fase cuaternaria (QPSK), 8-PSK, 16-PSK y 32-PSK.

La FIG. 8G es un diagrama de constelaciones alternativas para símbolos de 8-PSK, 16-PSK y 32-PSK.

La FIG. 8H es un gráfico de tasa de error de paquetes (PER) contra señal para ruido para las constelaciones de la Fig. 8F;

La FIG. 9 es un gráfico que muestra la actuación entre códigos que utilizan etiquetado Gray contra etiquetado no Gray;

La FIG. 10 es un diagrama de flujo del funcionamiento del decodificador LDPC usando mapeo no Gray;

La FIG. 11 es un diagrama de flujo del funcionamiento del decodificador LDPC de la Figura 3 usando mapeo Gray;

Las FIGs. 12A-12C son diagramas de las interacciones entre los nodos de comprobación y los nodos de bit en un proceso de decodificación;

Las FIGs. 13A y 13B son diagramas de flujo de procesos para calcular los mensajes salientes entre los nodos de comprobación y los nodos de bit usando, respectivamente, una técnica hacia delante-hacia atrás y una técnica paralela;

Las FIGs. 14A-14C son gráficos que muestran los resultados de simulación de códigos LDPC generados;

Las FIGs. 15A y 15B son diagramas del borde superior y el borde inferior, respectivamente, de la memoria organizada para mantener el acceso estructurado para realizar aleatoriedad en la codificación LDPC; y

La FIG. 16 es un diagrama de un sistema de ordenador que puede realizar los procesos de codificación y decodificación de códigos LDPC.

DESCRIPCIÓN DE LA REALIZACIÓN PREFERENTE

En la siguiente descripción, para fines explicativos, se establecen numerosos detalles específicos con el fin

de proporcionar una comprensión profunda de la presente invención. Sin embargo, es aparente para aquel experto en la técnica que la presente invención puede practicarse sin estos detalles específicos o con una disposición equivalente. En otros casos, se muestran estructuras y dispositivos bien conocidos en diagrama de bloques con el fin de evitar ocultar de manera innecesaria la presente invención.

La FIG. 1 es un diagrama de un sistema de comunicaciones configurado para utilizar códigos de Comprobación de Paridad de baja Densidad (LDPC), de acuerdo con una realización de la presente invención. Un sistema de comunicaciones digital 100 incluye un transmisor 101 que genera ondas de señal a través de un canal de comunicación 103 a un receptor 105. En este sistema de comunicaciones distinto 100, el transmisor 101 tiene una fuente de mensaje que produce un conjunto distinto de mensajes posibles; cada uno de los mensajes posibles tiene una correspondiente onda de señal. Estas ondas de señal se atenúan, o se alteran de otra manera, por el canal de comunicación 103. Para combatir el canal del ruido 103, se utilizan códigos LDPC.

Los códigos LDPC que se generan mediante el transmisor 101 permiten una implementación a alta velocidad sin provocar ninguna pérdida de actuación. Estos códigos estructurados LDPC que resultado del transmisor 101 evitan la asignación de un número pequeño de nodos de comprobación a los nodos de bit ya vulnerables para los errores del canal por virtud del programa de modulación (por ejemplo, 8-PSK).

Tales códigos LDPC tiene un algoritmo decodificador paralelizable (a diferencia de códigos turbo), que ventajosamente incluyen operaciones simples tales como adición, comparación y búsqueda en tabla. Además, los códigos LDPC diseñados cuidadosamente no muestran ningún signo de suelo de error.

De acuerdo con una realización de la presente invención, el transmisor 101 genera, usando una técnica de codificación relativamente simple, códigos LDPC en base a matrices de comprobación de paridad (que facilitan el acceso de memoria eficiente durante la decodificación) para comunicador con el receptor 105. El transmisor 101 emplea códigos LDPC que pueden superar a los códigos concatenados turbo+RS (Reed-Solomon), siempre y cuando la longitud del bloque sea lo suficientemente larga.

Las FIGs. 2A y 2B son diagramas de codificadores LDPC utilizados en el transmisor de la FIG. 1. Como se ve en la FIG. 2A, un transmisor 200 está equipado con un codificador LDPC 203 que acepta la entrada de una fuente de información 201 y produce un flujo de mayor redundancia adecuada para el procesamiento de corrección de error en el receptor 105. La fuente de información 201 genera señales k desde un alfabeto distinto, X. Los códigos LDPC se especifican con las matrices de comprobación de paridad. Por otro lado, los códigos LDPC codificadores requieren, en general, especificar las matrices del generador. Aunque es posible obtener matrices del generador a partir de las matrices de comprobación de paridad usando eliminación gaussiana, la matriz resultante deja de ser dispersa y el almacenamiento de una matriz generadora grande puede ser complejo.

El codificador 203 genera señales del alfabeto Y a una unidad de para direccionar señales 206, que proporciona un mapeo del alfabeto Y a los símbolos de la constelación de la señal correspondiente al programa de modulación empleado por un modulador 205. Este mapeo sigue un programa no secuencial, tal como intercalación. Los mapeos ejemplares se describen con más detalle más abajo con respecto a la FIG. 8C. El codificador 203 usa una técnica simple de codificación que hace uso de solamente una matriz de comprobación de paridad imponiendo la estructura en la matriz de comprobación de paridad. Específicamente, se coloca una restricción sobre la matriz de comprobación de paridad al obligar a cierta parte de la matriz a ser triangular. La construcción de tal matriz de comprobación de paridad se describe con más detalle más abajo en la FIG. 6. Tal restricción da como resultado una pérdida insignificante de actuación, y por lo tanto, constituye una atractiva compensación.

El modulador 205 modula los símbolos de la constelación de señales desde la unidad para direccionar 206 a las ondas de señal que se transmiten a una antena de transmisión 207, que emite estas ondas sobre el canal de comunicación 103. Las transmisiones desde la antena de transmisión 207 se propagan a un receptor, como se analiza más abajo.

La FIG. 2B muestra un codificador LDPC utilizado con un codificador Bose Chaudhuri Hocquenghem (BCH) y un codificador de comprobación de redundancia cíclica (CRC). Bajo este supuesto, los códigos generados por el codificador LDPC 203, junto con el codificador CRC 209 y el codificador BCH 211, tiene un código BCH concatenado externo y un código comprobación de paridad de baja densidad interno (LDPC). Además, la detección de errores se consigue usando códigos de comprobación de redundancia cíclica (CRC). El codificador CRC 209, en una realización ejemplar, codifica usando un código CRC 8-bit con polinomio generador (x5+x4+x3+x2+1)( x2+x+1)(x+1).

El codificador LDPC 203 codifica sistemáticamente un bloque de in formación de tamaño kldpc, i = (i0,i1,…, ildpc-1) en una contraseña de tamaño nldpc, c = (i0,i1,…, ildpc-1, p0, p1… pnldpc-kldpc-1). La transmisión de la contraseña se inicia en el orden dado desde i0 y acaba con pnldpc-kldpc-1. Los parámetros del código LDPC (nldpc, kldpc) se dan enla Tabla 1 más abajo, por lo que los códigos LDPC con índices 1/2, 2/3, 3/4 y 5/6 son ejemplos que no son parte de la invención.

Tabla 1

Parámetros Código LDPC (nldpc , kldpc )

Índice código: Longitud de bloque no codificado LDPC kldpc Longitud de bloque codificado LDPC nldpc

1/2: 32400 64800

2/3: 43200 64800

3/4: 48600 64800

4/5: 51840 64800

5/6: 54000 64800

3/5: 38880 64800

8/9: 57600 64800

9/10: 58320 64800

La tarea del codificador LDPC 203 es determinar los bits de paridad nldpc -kldpc (p0, p1… pnldpc-kldpc-1) para cada bloque de bits de información kldpc, (i0,i1,…, ildpc-1). El procedimiento es el siguiente. Primero, se inician los bits de paridad; p0 = p1 = p2 = …= pnldpc-kldpc-1 = 0. El primer bit de información, i0, se acumula en las direcciones de bit de paridad especificadas en la primera fila de las Tablas 3 a la 10. Por ejemplo, ara el índice 2/3 (Tabla 3), los

25 siguientes resultados:

(Todas las sumas están en CG(2)).

Después para los siguientes 359 bits de información; im, m = 1,2…,359, estos bits se acumulan en las direcciones de bit de paridad [x+m mod360xq]mod(nldpc -kldpc ), donde x indica la dirección del acumular de bit de paridad correspondiente al primer bit i0, y q es una constante dependiente del índice de código especificada en la Tabla 2. Continuando con el ejemplo, q = 60 para índice 2/3. A modo de ejemplo, para el bit de información i1, se

55 realizan las siguientes operaciones: Para el bit de información 361º i360, las direcciones de los acumuladores de bit de paridad se dan en la

segunda fila de las Tablas 3 a 10. De una manera similar las direcciones de los acumuladores de bit de paridad para

los siguientes 359 bits de información im, m = 361, 362, …, 719 se obtienen usando la fórmula {x + m

15 mod360xq}mod(nldpc -kldpc ), donde x indica la dirección del acumular de bit de paridad correspondiente al bit de información i360, es decir, las entradas en la segunda fila de las Tablas 3-10. De una manera similar, para cada grupo de 360 nuevos bits de información, se usa una nueva fila de las Tablas 3 a 10 para encontrar las direcciones de los acumuladores de bit de paridad.

Después de que todos los bits de información se hayan agotado, los bits de paridad finales se obtienen de la siguiente manera. En primer lugar, se realizan las siguientes operaciones, comenzando con i = 1

25 El contenido final de pi, i = 0,1,.. nldpc -kldpc – 1 es igual al bit de paridad pi.

Tabla 2

Índice de código: q

2/3: 60

5/6: 30

1/2: 90

3/4: 45

4/5: 36

3/5: 72

8/9: 20

9/10: 18

Tabla 3

Tabla 4

Tabla 5

Tabla 6

Tabla 7

Tabla 8

Tabla 9

Dirección de Acumuladores de Bit de Paridad (Índice 8/9)

Tabla 10

En lo que se refiere al codificador BCH 211, los parámetros del código BCH se enumeran en la Tabla 11.

Tabla 11

Índice de Código LDPC: Longitud de Bloque no Codificado BCH kbch Longitud de Bloque Codificado BCH nbch Corrección de Error BCH (bits)

1/2: 32208 32400 12

2/3: 43040 43200 10

3/4: 48408 48600 12

4/5: 51648 51840 12

5/6: 53840 54000 10

3/5: 38688 38880 12

8/9: 57472 57600 8

9/10: 58192 58320 8

Se señala que en la tabla anterior, nbch = kldpc.

El polinomio generador del codificador BHC corrector de errores t 211 se obtiene multiplicando los primeros 25 polinomios t en la siguiente lista de la Tabla 12:

Tabla 12

La codificación BCH de bits de información m = (mbch-1, mbch-2, …, m1, m0) en una contraseña c = (mbch-1, mbch-2, …, m1, m0,dnbch-kbch-1, dnbch-kbch-2, …, d1, d0) se consigue de la siguiente manera. El polinomio del mensaje m(x)

kbch-1 kbch-2

45 = mkbch-1x+ mkbch-2x+ …+m1x+m0 se multiplica por xnbch-kbch. Después, xnbch-kbch m(x) se divide entre g(x).

nbch-kbch-1

Con d(x) = dnbch-kbch-1 x+ …+d1x+d0 como el resto, el polinomio de la contraseña se establece de la siguiente

nbch-kbch m(x) + d(x).

manera: c(x) = x

Los códigos LDPC anteriores, en una realización ejemplar, pueden usarse en una variedad de aplicaciones de video digital, tal como transmisión de paquetes MPEG (Grupo de expertos en imágenes en movimiento).

La FIG. 3 es un diagrama de un receptor ejemplar en el sistema de la FIG. 1. En el lado de recepción, un receptor 300 incluye un demodulador 301 que realiza la demodulación de las señales recibidas desde el transmisor

200. Estas señales se reciben en una antena de recepción 303 para la demodulación. Después de la demodulación,

55 las señales recibidas se reenvían a un decodificador 305, que intenta reconstruir los mensaje de la fuente original generando mensajes, X’, en conjunto con un generador métrico de bits 307. Con el mapeo no Gray, el generador métrico de bits 307 intercambia información de probabilidad con el decodificador 305 una y otra vez (reiterativamente) durante el proceso de decodificación, que se detalla en la FIG. 10. Alternativamente, si se usa mapeo Gray, un pase del generador métrico de bits es suficiente, en el que más intentos de la generación métrica de bits después de cada reiteración del decodificador LDPC tiene posibilidades de producir una mejora de actuación limitada; esta técnica se describe con más detalle con respecto a al FIG. 11. Para apreciar las ventajas que la presente invención ofrece, es instructivo examina cómo se genera los códigos LDPC, como se analiza en la FIG. 4.

La FIG. 4 es un diagrama de una matriz de comprobación de paridad dispersa. Los códigos LDPC son 65 largo, códigos de bloque lineales con matriz de comprobación de paridad dispersa H (n-k)m. Típicamente la longitud del bloque, n, oscila entre cien a miles de bits. Por ejemplo, una matriz de comprobación de paridad para un código

LDPC de longitud n=8 e índice ½ se muestra en la FIG. 4. El mismo código puede representarse equivalentemente por el gráfico bipartito, por la FIG. 5.

La FIG. 5 es un diagrama de un gráfico bipartito de un código LDPC de la matriz de la FIG. 4. Las ecuaciones de comprobación de paridad implican que para cada nodo de comprobación, la suma (sobre CG (Campo de Galois)(2) de todos los nodos de bit adyacentes es igual a cero. Como se ve en la figura, los nodos del bit ocupan el lado izquierdo del gráfico y se asocian con uno o más nodos de comprobación, de acuerdo con una relación predeterminada. Por ejemplo, correspondiendo al nodo de comprobación m1, existe la siguiente expresión n1+ n4 + n5+ n8 = 0 con respecto a los nodos del bit.

Volviendo al receptor 303, el decodificador 305 se considera un decodificador que pasa el mensaje, por lo que el decodificador 305 ayuda a encontrar los valores de los nodos del bit. Para conseguir esta tarea, los nodos del bit y los nodos de comprobación se comunican entre sí reiterativamente. La naturaleza de esta comunicación se describe más abajo.

Desde los nodos de comprobación a los nodos de bit, cada nodo de comprobación proporciona a un nodo de bit adyacente una estimación (“opinión”) relativa al valor de este nodo de bit en base a la información procedente de otros nodos de bit adyacentes. Por ejemplo, en el ejemplo anterior si la suma de n4, n5y n8 “se parece a” 0 para m1, entonces m1 indicará para n1 que se cree que el valor de n1 es 0 (ya que n1+ n4 + n5+ n8 = 0); de otra manera, m1 indica para n1 que se cree que el valor de n1 es 1. Además, para decodificación de decisión blanda, se añade una medida de fiabilidad.

Desde los nodos de bit a los nodos de comprobación, cada nodo de bit transmite a un nodo de comprobación adyacente un cálculo aproximado de aproximadamente su propio valor en base a la retroalimentación procedente de sus otros nodos de comprobación adyacentes. En el ejemplo anterior n1 tiene solamente dos nodos de comprobación adyacentes m1y m3. Si la retroalimentación procedente de m3 para n1 indica que el valor de n1 es probablemente 0, entonces n1 notificaría a m1 que un cálculo aproximado del propio valor de n1 es 0. Para el caso en el que el nodo de bit tiene más de dos nodos de comprobación adyacente, el nodo de comprobación realiza un voto mayoritario (decisión blanda) sobre la retroalimentación procedente de sus otros nodos de comprobación adyacentes antes de informar de esa decisión al nodo de comprobación con el que comunica. El proceso anterior se repite hasta que se considera que todos los bits son correctos (es decir, todas las ecuaciones de comprobación de paridad se resuelven) o hasta que se alcanza un número máximo predeterminado de reiteraciones, por lo que se declara un fallo de decodificación.

La FIG. 6 es un diagrama de una sub-matriz de una matriz de comprobación de paridad, donde la submatriz contiene valores de comprobación de paridad limitados a la región triangular inferior, de acuerdo con una realización de la presente invención. Como se ha descrito previamente, el codificador 203 (de la FIG. 2) puede emplear una técnica simple de codificación restringiendo los valores del área triangular inferior de la matriz de comprobación de paridad. De acuerdo con una realización de la presente invención, la restricción impuesta sobe la matriz de comprobación de paridad tiene la forma:

, donde B es el triangular inferior.

Cualquier bloque de información i = (i0,i1,…,ik-1) se codifica a una contraseña c = (i0,i1,…, p0, p1,…pn-k-1) usando HcT = 0, y recurrentemente resolver para bits de paridad; por ejemplo

y similarmente para p2,p3,…, pn-k-1.

La FIG. 7 es un gráfico que muestra la actuación entre códigos que utilizan matriz de comprobación de paridad ilimitada (matriz H) contra matriz limitada de la FIG. 6. El gráfico muestra la comparación de actuación entre dos códigos LDPC: uno con una matriz de comprobación de paridad general y el otro con una matriz de comprobación de paridad limitada a ser triangular inferior para simplificar la codificación. El programa de modulación, para esta simulación, es 8-PSK. La pérdida de actuación está dentro de 0,1 dB. Por lo tanto, la pérdida de actuación es insignificante en base a la restricción de las matrices H triangulares inferiores, mientras que el aumento en simplicidad de la técnica de codificación es significativo. Por consiguiente, cualquier matriz de comprobación de paridad que sea equivalente a una triangular inferior o triangular superior bajo la transformación de fila y/o columna

puede utilizarse para el mismo fin.

Las FIGs. 8A y 8B son, respectivamente, un diagrama de un programa de modulación no Gray 8-PSK y una modulación Gray 8-PSK, pudiéndose usar cada uno en el sistema de la FIG. 1. El programa no Gray 8-PSK de la FIG. 8A puede utilizarse en el receptor de la FIG. 3 para proporcionar un sistema que requiere una tasa de corrección de trama (FER) muy baja. Este requisito también puede satisfacerse usando un programa Gray 8-PSK, como se muestra en la FIG. 8B, junto con un código externo, tal como un código Bose, Chaudhuri Hocquenghem (BCH), Hamming, o Reed-Solomon.

Bajo este programa, no hay necesidad de repetir entre el decodificador LDPC 305 (Fig. 3) y el generador métrico de bit 307, que puede emplear modulación 8-PSK. En ausencia de un código externo, el decodificador LDPC 305 que usa etiquetado Gray muestra un suelo de error más temprano, como se muestra en la FIG. 9 más abajo.

La FIG. 8C muestra un diagrama de un proceso para etiquetado de bits para una constelación de señales de mayor orden. Una contraseña es el resultado del codificador LDPC 203 (FIGS. 2A y 2B), y se mapea a un punto de la constelación en una constelación de señales de mayor orden (como se muestra en la s FIGs. 8D a 8F), por etapas 801, 803. Este mapeo no se realiza secuencialmente como en sistemas tradicionales, sino que en su lugar se ejecuta sobre una base no secuencial, tal como intercalación. Tal mapeo se detalla con más detalle más abajo con respecto a la FIG. 8F. El modulador 205 modula después, como en la etapa 805, la señal en base al mapeo. La señal modulada se transmite a partir de ahí (etapa 807).

La FIG. 8D muestra un diagrama de constelaciones ejemplares 16-APSK (Modulación por desplazamiento de fase de amplitud). Las constelaciones A y B son constelaciones 16-APSK. La única diferencia entre las dos constelaciones A y B es que los símbolos del círculo interno de la Constelación A giran 15 grados en sentido contrario al de las agujas del reloj con respecto a los símbolos del círculo interno de la Constelación B, de tal manera que los símbolos se encuentran entre los símbolos del círculo externo para maximizar las distancias entre símbolos. Por lo tanto, intuitivamente la Constelación A es más atractiva si el decodificador de corrección de errores hacia delante (FEC) 305 usó un algoritmo decodificador relacionado con los símbolos. Por otro lado, dada la multiplicidad de índices de códigos y constelaciones diferentes, usando un código FEC a medida hacia la decodificación relacionada con bits es más flexible. En tal caso, no es aparente qué constelación actuaría mejor, porque mientras la Constelación A maximiza las distancias relacionadas con los símbolos, la Constelación B es más “amable con la codificación Gray”. Se realizaron simulaciones de AWGN (Ruido gaussiano blanco aditivo), con índice de código ¾ (cuyos resultados se muestran en la FIG. 8E) con decodificación relacionado con bits, la Constelación B realiza ligeramente mejor.

La FIG. 8F es un diagrama de constelaciones para modulación por desplazamiento de fase cuaternaria (QPSK), 8-PSK, 16-PSK y 32-PSK.

Las FIGs. 8F muestran constelaciones simétricas para símbolos de QPSK, 8-PSK, 16-APSK y 32-APSK, respectivamente. Con QPSK, dos bits codificados LDPC del codificador LDPC 203 se mapean a un símbolo QPSK. Es decir, los bits 2i y 2i+1 determina el símbolo iºQPSK, donde i = 0,1,2…, N/2-1, y N es el tamaño de bloque LDPC codificado. Para 8-PSK, los bits N/3+i, N/2+i e i determinan el símbolo iº 8-PSK, donde i = 0,1,2…, N/3-1. Para 16-APSK, los bits N/2+2i, 2i, N/2+2i+1 y 2i+1 especifican el símbolo iº 16-APSK, donde i = 0,1,2…, N/4-1. Además, para 32-APSK, los bits N/5+i, 2N/5+i, 4N/5+i, 4N/5+i, 3N/5+i e i determinan el símbolos iº, donde i = 0,1,2…, N/5-1.

Alternativamente, el etiquetado de constelación de 8-PSK, 16-PSK y 32-APSK puede elegirse como se muestra en la FIG. 8G. Con este etiquetado, los N bits codificados de LDPC pasan primero a partir de un intercalador de bits. La tabla de intercalación de bits, en una realización ejemplar, es una selección bidimensional con N/3 filas y 3 columnas para 8-PSK, N/4 filas y 4 columnas para 16-PSK y N/5 filas y 5 columnas para 32-PSK. Los bits codificados de LDPC se escriben en la tabla de de intercalación columna por columna, y se leen fila por fila. Se señala que para el caso de 8-PSK y 32-PSK, esta estrategia de intercalación de bits fila/columna con etiquetado como la mostrada en la FIG. 8G, es exactamente equivalente a la estrategia de intercalación descrita anteriormente con respecto al etiquetado mostrado en la FIG. 8F. Para el caso de 16-APSK, estas dos estrategias son funcionalmente equivalentes; es decir, muestran la misma actuación en un canal AWGN.

La FIG. 8H ilustra los resultados de simulación (en el Canal AWGN) de las constelaciones de símbolos anteriores. La Tabla 13 resume la actuación esperada en PER = 10-6 y la distancia de la capacidad limitada.

Tabla 13

Código: Es/No (dB) Distancia para Capacidad (dB)

2/3, 8-PSK: 6,59 0,873

3/4, 8-PSK: 7,88 0,690

5/6, 8-PSK: 9,34 0,659

8/9, 8-PSK: 10,65 0,750

9/10, 8-PSK: 10,95 0,750

1/2, QPSK: 0,99 0,846

3/5, QPSK: 2,20 0,750

2/3, QPSK: 3,07 0,760

3/4, QPSK: 4,02 0,677

4/5, QPSK: 4,66 0,627

5/6, QPSK: 5,15 0,600

7/8, QPSK: 5,93 0,698

8/9, QPSK: 6,17 0,681

9/10, QPSK: 6,39 0,687

3/4, 16-APSK: 10,19 0,890

4/5, 16-APSK: 11,0 0,850

5/6, 16-APSK: 11,58 0,800

7/8, 16-APSK: 12,54 0,890

4/5, 32-APSK: 13,63 1,100

5/6, 32-APSK: 14,25 1,050

8/9, 32-APSK: 15,65 1,150

La FIG. 9 es un gráfico que muestra la actuación entre códigos que utilizan etiquetado Gray contra etiquetado no Gray de las FIGs. 8A y 8B. El suelo de error surge del hecho de asumir una retroalimentación correcta del decodificador LDPC, la regeneración de métricos de bits 8-PSK es más precisa con etiquetado no Gray ya que los dos símbolos 8-PSK con dos bits conocidos están más alejados con etiquetado no Gray. Esto puede verse equivalentemente al operar en relación más alta señal/ruido (SNR). Por lo tanto, aunque las asíntotas de error del

45 mismo código LDPC que usan etiquetado Gray y no Gray tienen la misma inclinación (es decir, paralelas entre sí), la del etiquetado no gray pasa a través de FER inferior en cualquier SNR.

Por otro lado, para sistemas que no requieren FER muy bajo, el etiquetado Gray sin ninguna reiteración entre el decodificador LDPC 305y generador métrico de bits 8-PSK 3007puede ser más adecuado porque la regeneración de métricos de bit 8-PSK antes de cada reiteración del decodificador LDPC provoca una complejidad adicional. Además, cuando se usa etiquetado Gray, la regeneración de métricos de bit 8-PSK antes de cada reiteración del decodificador LDPC provoca solamente una muy ligera mejora de actuación. Como se ha mencionado previamente, el etiquetado Gray sin reiteración puede usarse para sistemas que requieran FER muy bajo, siempre y cuando se implemente un código externo.

55 La elección entre etiquetado Gray y etiquetado no Gray depende también de las características del código LDPC. Típicamente, cuanto mayor sean los grados del bit o del nodo de comprobación, es mejor para el etiquetado Gray, porque para mayores grados de nodo, la retroalimentación inicial del decodificador LDPC 305 para el generador métrico de bits 8-PSK 307 (o modulación similar de mayor orden) se deteriora más con etiquetado no Gray.

Cuando se utiliza modulación 8-PSK (o similar de mayor orden) con un decodificador binario, se reconoce

que tres (o más) bits de un símbolo no se reciben “igualmente ruidosos”. Por ejemplo con etiquetado Gray 8-PSK, el

tercer bit de un símbolo se considera más ruidoso para el decodificador que los otros dos bits. Por lo tanto, el diseño

65 del código LDPC no asigna un número pequeño de bordes para aquellos nodos de bit representados por los terceros bits “más ruidosos” del símbolo 8-PSK por lo que esos bits no se penalizan dos veces.

La FIG. 10 es un diagrama de flujo del funcionamiento del decodificador LDPC usando mapeo no Gray. Bajo este enfoque, el decodificador LDPC y el generador métrico de bits se repiten uno tras otro. En este ejemplo, se utiliza la modulación 8-PSK; sin embargo, los mismos principios también se aplican a otros programas de modulación más altos. Bajo este supuesto, se asume que el demodulador 301 produce un vector de distancia, d, que indica las distancias entre puntos el símbolo ruidoso recibido y puntos del símbolo 8-PSK al generador métrico de bits 307, por lo que los componentes del vector son los siguientes:

El generador métrico de bits 8-PSK 307 comunica con el decodificador LDPC 305 para intercambiar a priori información de probabilidad y a posteriori información de probabilidad, que respectivamente está representada como u y a. Es decir, los vectores u y a respectivamente representan probabilidades a priori y a posteriori de índices de probabilidad de logaritmos de bits codificados.

El generador métrico de bits 8-PSK 307 genera índices de probabilidad a priori para cada grupo de tres bits de la siguiente manera. En primer lugar, se obtiene información extrínseca en los bits codificados:

Después, se determinan las probabilidades del símbolo 8-PSK pi i = 0, 1, .., 7.

-: (a-b))

*yj = -f(0,ej) j = 0, 1, 2 donde f (a,b) = max (a;b) + LUTf (a,b) con LUTf (a,b) = ln (1+e

Después, el generador métrico de bits 307 determina índices de probabilidad de logaritmos a priori de los bits codificados como resultado para el decodificador LDPC 305, de la siguiente manera:

Se señala que la función f(.) con más de dos variables puede evaluarse recurrentemente; por ejemplo f(a, b,c) = f(f(a,b),c)

El funcionamiento del decodificador LDPC 305 que utiliza mapeo No Gray se describe ahora. En la etapa 1001, el decodificador LDPC 305 inicia inicializa los índices de probabilidad de logaritmos de bits codificados, v, antes de la primera reiteración de acuerdo con lo siguiente (y como se muestra en la FIG. 12A): vn→ki = un, n = 0,1,.., N – 1, i= 1,2… ,deg (nodo de bit n)

Aquí, vn→ki indica el mensaje que va desde el nodo de bit n a su nodo de comprobación adyacente ki, un indica el resultado del modulador para el bit n y N es el tamaño de la contraseña.

En la etapa 1003, un nodo de comprobación, k, se actualiza, por lo que la entrada v produce la salida w. como se ve en la FIG. 12B, los mensajes entrantes al nodo de comprobación k desde sus nodos de bit adyacentes dc se indican mediante vn1→k, vn2→k,… vndc→k. El objetivo es calcular los mensajes salientes a partir del nodo de comprobación k de vuelta a los nodos de bit adyacentes dc. Estos mensajes se indican mediante wk → n1, wk → n2,… wk

→ ndc, donde:

La función g() se define de la siguiente manera: .Similar a la función f, la función g con más de dos variables puede

Después, el decodificador 305, para etapa 1205, produce una información de probabilidad a posteriori (FIG. 12C), tal como:

Para la etapa 1007, se determina si todas las ecuaciones de comprobación de paridad se resuelven. Si estas ecuaciones de comprobación de paridad no se resuelven, entonces el decodificador 305, como en la etapa

15 1009, re-deriva los métricos de bit 8-PSK y la entrada de canal un. Después, el nodo de bit se actualiza, como en la etapa 1011. Como se muestra en la FIG. 14C, los mensajes entrantes al nodo de bit n desde sus d, los nodos de comprobación adyacentes se indican mediante wk1 → n, wk2 → n,… wk dc→ n. Los mensajes salientes del nodo de bit n se calculan de vuelta a los nodos de comprobación adyacentes dv; tales mensajes se indican con vn→k1, vn→k2,… vn→kdc, y se calculan de la siguiente manera:

En la etapa 1013, el decodificador 305 produce la decisión dura (en el caso de que todas las ecuaciones de comprobación de paridad se resuelvan):

Parar si HĉT = 0

El enfoque anterior es apropiado cuando se utiliza etiquetado no Gray. Sin embargo, cuando se implementa 35 el etiquetado Gray, se ejecuta el proceso de la FIG. 11.

La FIG. 11 es un diagrama de flujo del funcionamiento del decodificador LDPC de la FIG. 3 usando mapeo Gray. Cuando se usa etiquetado Gray, los métricos de bit se generan ventajosamente solamente una vez antes del decodificador LDPC, ya que la regeneración de métricos de bit después de cada reiteración del decodificador LDPC puede producir una mejora de la actuación nominal. Como con las etapas 1001 y 1003 de la FIG. 10, se realiza la inicialización de los índice de probabilidad del logaritmo de bits codificados, v, y el nodo de comprobación se actualiza, para etapas 1101 y 1103. Después, el nodo de bit n se actualiza, como en la etapa 1105. A partir de ahí, el decodificador produce la información de probabilidad a posteriori (etapa 1107). En la etapa 1109, se determina si todas las ecuaciones de comprobación de paridad están resueltas; si es así, el decodificador produce la decisión

45 dura (etapa 1111). Si no, se repiten las etapas 1103-1109.

La FIG. 13A es un diagrama de flujo del proceso para calcular mensajes salientes entre los nodos de comprobación y los nodos de bit usando una técnica hacia delante-hacia atrás. Para un nodo de comprobación con bordes adyacentes dc, se realiza el cálculo de dc(dc-1) y numerosas funciones g(…). Sin embargo, la técnica hacia delante-hacia atrás reduce la complejidad del cálculo para 3(dc-2), en el que las variables dc-1 se almacenan.

En referencia a la FIG. 12B, los mensajes entrantes al nodo de comprobación k desde los nodos de bit

adyacentes dc se indican mediante vn1→k, vn2→k,… vndc→k. Se desea que los mensajes salientes se calculen a partir

del nodo de comprobación k de vuelta a los nodos de bit adyacentes dc; estos mensajes salientes se indican

55 mediante wk → n1, wk → n2,… wk → ndc.

Bajo la técnica hacia delante-hacia atrás para calcular estos mensajes salientes, las variables adelantadas, f1, f2, …, fdc, se definen de la siguiente manera:

En la etapa 1301, estas variables adelantadas se calcular y almacenan, para la etapa 1303. Similarmente, las variables atrasadas, b1, b2, …, bdc, se definen de la siguiente manera:

En la etapa 1305, estas variables atrasadas se computan después. A partir de ahí, los mensajes salientes se calculan, como en la etapa 1307, en base a las variables adelantadas almacenadas y las variables atrasadas calculadas. Los mensajes salientes se calculan de la siguiente manera:

Bajo esta técnica, solamente se necesita almacenar las variables adelantadas f1, f2, …, fdc. Cuando se

calculan las variables atrasadas bi, los mensajes salientes wk →i, se calculan simultáneamente, negando de este

modo la necesidad de almacenar las variables atrasadas.

La carga del cálculo puede además aumentar mediante una técnica en paralelo, como se analizará después.

La FIG. 13B es un diagrama de flujo del proceso para calcular mensajes salientes entre los nodos de comprobación y los nodos de bit usando una técnica de paralelo. Para un nodo de comprobación k con entradas vn1→k, vn2→k,… vndc→k desde los nodos de bit adyacentes dc, se calcula el siguiente parámetro, como en la etapa 1311.

Se señala que la función g(.,.) también puede expresarse de la siguiente manera:

Explotando la naturaleza recurrente de la función g(.,l), da como resultado la siguiente expresión:

Por consiguiente wk → n1 puede resolverse de la siguiente manera:

El término In(.) de la ecuación anterior puede obtenerse usando una tabla de búsqueda LUTx, que representa la función In [ex – 1] (etapa 1313). A diferencia de otras tablas de búsqueda LUTfo LUTg, la tabla LUTx es probable que requiera tantas entradas como el número de niveles de cuantificación. Una vez que se obtiene yk, el cálculo de wk → n1 puede ocurrir en paralelo usando la ecuación anterior, para etapa 1315.

La latencia computacional de yk es ventajosamente log2(dc)

Las FIGs. 14A-14C son gráficos que muestran resultados de simulación de códigos LDPC generados de 65 acuerdo con varias realizaciones de la presente invención. En particular, las FIGs. 14A-14C muestran la actuación de códigos LDPC con modulación de mayor orden e índices de código de ¾ (QPSK, 1485 bits/símbolo), 2/3 (8-PSK,

1980 bits/símbolo), y 5/6 (8-PSK, 2474 bits/símbolo).

Existen dos técnicas generales para realizar las interconexiones entre los nodos de comprobación y los nodos de bit: (1) una técnica completamente paralela, y (2) una técnica parcialmente paralela. En la arquitectura completamente paralela, todos los nodos y sus interconexiones están físicamente implementados. La ventaja de esta arquitectura es la velocidad.

La arquitectura completamente paralela, sin embargo, puede incluir una mayor complejidad al realizar todos los nodos y sus conexiones. Por lo tanto, con la arquitectura completamente paralela, puede requerirse un tamaño de bloque más pequeño para reducir su complejidad. En ese caso, para la misma frecuencia de reloj, puede resultar una reducción proporcional y alguna degradación en FER contra actuación Es/No.

La segunda técnica para implementar códigos LDPC es realizar físicamente solamente un subconjunto del número total de los nodos y usar solamente este número limitado de nodos “físicos” para procesar todos los nodos “funcionales” del código. Aunque las operaciones del decodificador LDPC pueden realizarse extremadamente simples y pueden realizarse en paralelo, el reto adicional en el diseño es cómo se establece la comunicación entre los nodos de bit distribuidos “aleatoriamente” y los nodos de comprobación. El decodificador 305 (de la FIG. 3) aborda este problema al acceder a la memoria de una manera estructurada, para realizar aparentemente un código aleatorio. Esta técnica se explica con respecto a las FIGs. 15A y 15B.

Las FIGs. 15A y 15B son diagramas del borde superior y borde inferior, respectivamente, de la memoria organizada para mantener el acceso estructura para realizar aleatoriedad en la codificación LDPC, de acuerdo con una realización de la presente invención. El acceso estructurado puede conseguirse sin comprometer la actuación de un código verdaderamente aleatorio al centrarse en la generación de la matriz de comprobación de paridad. En general, una matriz de comprobación de paridad puede especificarse mediante las conexiones de los nodos de comprobación con los nodos de bit. Por ejemplo, los nodos de bit pueden dividirse en grupos de un tamaño fijo, que para fines ilustrativos están en 392. Además, asumiendo que los nodos de comprobación conectados al primer nodo de bit de grado 3, por ejemplo, están numerados como a, b y c, entonces los nodos de comprobación conectados al segundo nodo de bit se numeran como a+p, b+p y c+p, los nodos de comprobación conectados al tercer nodo de bit se numeran como a+2p, b+2p y c+2p, etc.; donde p = (número de nodos de comprobación)/392. Para el siguiente grupo de 392 nodos de bit, los nodos de comprobación conectados al primer nodo de bit son diferentes de a, b y c, de manera que con una elección adecuada de p, todos los nodos de comprobación tienen el mismo grado. Se realiza una búsqueda aleatoria sobre las constantes libres de tal manera que el código LDPC resultante sea ciclo-4 o ciclo-6 libres. Debido a las características estructurales de la matriz de comprobación de paridad de la presente invención, la información del borde puede almacenarse para permitir el acceso concurrente a un grupo de valores de borde relevantes durante la decodificación.

En otras palabras, la técnica facilita el acceso a la memoria durante el procesamiento del nodo de comprobación y el nodo de bit. Los valores de los bordes en el gráfico bipartito pueden almacenarse en un medio de almacenamiento, tal como memoria de acceso aleatorio (RAM). Se señala que para un código LDPC realmente aleatorio durante el procesamiento del nodo de comprobación y el nodo de bit, sería necesario acceder a los valores de los bordes de uno en uno de una manera aleatoria. Sin embargo, tal programa de acceso convencional sería demasiado lento para una aplicación de alta velocidad de datos. La RAM de las FIGs. 15A y 15B está organizada de una manera por la que un gran grupo de bordes relevantes pueden obtenerse en un ciclo de un reloj; por consiguiente, estos valores se colocan “juntos” en la memoria, de acuerdo con un programa o disposición predeterminada. Se observa que, en la práctica, incluso con un código realmente aleatorio, para un grupo de nodos de comprobación (y respectivamente nodos de bit), los bordes relevantes puede colocarse uno junto a otro en RAM, pero después los bordes relevantes adyacentes a un grupo de nodos de bit (respectivamente nodos de comprobación) se dispersarán en RAM. Por lo tanto, la capacidad de estar “juntos” surge del diseño de las propias matrices de comprobación de paridad. Ese decir, el diseño de la matriz de comprobación asegura que los bordes relevantes para un grupo de nodos de bit y nodos de comprobación se coloquen juntos simultáneamente en RAM.

Como puede verse en las FIGs. 15A y 15B, cada caja contiene el valor de un borde, que son bits múltiples (por ejemplo, 6). Cada RAM está dividida en dos partes: RAM de borde superior 1501 (FIG. 15A) y RAM de borde inferior 1503 (FIG. 15B). La RAM de borde inferior contiene los bordes entre nodos de bit de grado 2, por ejemplo, y nodos de comprobación.

La RAM de borde superior 1501 contiene los bordes entre nodos de bit de grado superior a 2 y nodos de comprobación. Por lo tanto, para cada nodo de comprobación, 2 bordes adyacentes se almacenan en RAM inferior 1503 y el resto de los bordes se almacenan en RAM de borde superior 1501. Por ejemplo, el tamaño de RAM de borde superior 1501 y RAM de borde inferior 1503 para varios índices de códigos se dan en la Tabla 14.

Tabla 14

1/2: 2/3 3/4 5/6

RAM borde superior: 400 x 392 440 x 392 504 x 392 520 x 392

RAM borde inferior: 160 x 392 110 x 392 72 x 392 2 x 392

En base a la Tabla 14, un RAM de borde de tamaño 576 x 392 es suficiente para almacenar métricos de borde para todos los índices de código 1/2, 2/3, 3/4 y 5/6.

Como se ha señalado, bajo este supuesto ejemplar, se selecciona un grupo de 392 nodos de bit y 392 nodos de comprobación para procesarse a la vez. Para el procesamiento de 392 nodos de comprobación, se accede a q = dc-2 filas consecutivas desde RAM de borde superior 1501, y 2 filas consecutivas desde RAM de borde inferior 1503. El valor de dc depende del código específico, por ejemplo dc = 7 para índice ½, dc = 10 para índice 2/3, dc = 16 para índice ¾ y dc = 22 para índice 5/6 para los códigos anteriores. Por supuesto son posibles otros valores de dc para otros códigos. En este caso, q+2 es el grado de cada nodo de comprobación.

Para el procesamiento de nodos de comprobación, si el grupo de 392 nodos de comprobación tiene grado 2, sus bordes están situados en 2 filas consecutivas de RAM de borde inferior 1503. Si los nodos de bit tienen grado d > 2, sus bordes están situados en algunas filas de de RAM de borde superior 15’01. La dirección de estas filas de puede almacenarse en una memoria no volátil, tal como Memoria de Sólo Lectura (ROM). Los bordes en una de las filas corresponden a los primeros bordes de los 392 nodos de bit, los bordes en otra fila corresponden a los segundos bordes de 392 nodos de bit, etc. Además para cada fila, el índice de columna del borde que corresponde al primer nodo de bit en el grupo de 392 también puede almacenarse en ROM. Los bordes que corresponden a los segundos, terceros, etc. nodos de bit siguen el índice de columna inicial de una manera “envuelta”. Por ejemplo, si el borde jº en la fila pertenece al primer nodo de bit, entonces el borde (j+1)º pertenece al segundo nodo de bit, (j+2)º pertenece al tercer nodo de bit, …, y el borde (j-1)º pertenece al 392º nodo de bit.

Con la organización mostrada en las FIGs. 15A y 15B, la velocidad del acceso a la memoria aumenta en gran medida durante la codificación LDPC.

La FIG. 16 ilustra un sistema de ordenador en el que puede implementarse una realización de acuerdo con la presente invención. El sistema de ordenador 1600 incluye un bus 1601 u otro mecanismo de comunicación para comunicar información, y un procesador 1603 acoplado al bus 1601 para procesar información. El sistema de ordenador 1600 también incluye una memoria principal 1605, tal como una memoria de acceso aleatorio (RAM) y otro dispositivo de almacenamiento dinámico, acoplado al bus 1601 para almacenar información e instrucciones que el procesador 1603 ejecutará. La memoria principal 1605 también puede usarse para almacenar variables temporales u otra información intermedia durante la ejecución de instrucciones que el procesador 1603 ejecutará. El sistema de ordenador 1600 incluye además una memoria de sólo lectura (ROM) 1607 y otro dispositivo de almacenamiento estático acoplado al bus 1601 para almacenar información estática e instrucciones para el procesador 1603. Un dispositivo de almacenamiento 1609, tal como un disco magnético o disco óptico, se acopla adicionalmente al bus 1601 para almacenar información e instrucciones.

El sistema de ordenador 1600 puede acoplarse a través del bus 1601 a un monitor 1611, tal como un tubo de rayos catódicos (CRT), un monitor de cristal líquido, un monitor de matriz activa, o un monitor de plasma, para mostrar la información a un usuario del ordenador. Un dispositivo de entrada 1613, tal como un teclado que incluya teclas alfanuméricas y otras, se acopla al bus 1601 para comunicar información y ordenar selecciones al procesador 1603. Otro tipo de dispositivo de entrada para usuario es el control del cursor 1615, tal como un ratón, una bola de desplazamiento, o las teclas der dirección del cursor para comunicar la información de la dirección y las selecciones de orden al procesador 1603 y para controlar el movimiento del cursor sobre el monitor 1611.

De acuerdo con una realización de la invención, la generación de códigos LDPC la proporciona el sistema de ordenador 1600 en respuesta al procesador 1603 que ejecuta una disposición de instrucciones contenidas en la memoria principal 1605. Tales instrucciones pueden leerse en la memoria principal 1605 desde otro medio legible por ordenador, tal como el dispositivo de almacenamiento 1609. La ejecución de la disposición de instrucciones contenidas en la memoria principal 1605 provoca que el procesador 1603 realice las etapas del proceso descritas en el presente documento. También pueden emplearse uno o más procesadores en la disposición de multiprocesamiento para ejecutar las instrucciones contenidas en la memoria principal 1605. En realizaciones alternativas, puede usarse un circuito integrado en lugar de o en combinación con las instrucciones de software para implementar la realización de la presente invención. De este modo, las realizaciones de la presente invención no se limitan a ninguna combinación específica de circuito hardware y software.

El sistema de ordenador 1600 también incluye una interfaz de comunicación 1617 acoplada al bus 1601. La interfaz de comunicación 1617 proporciona una comunicación de datos de doble sentido a una conexión de red 1619 conectada a una red local 1621. Por ejemplo, la interfaz de comunicación 1617 puede ser una tarjeta o módem de

línea de suscriptor digital (DSL), una tarjeta o cable módem de red digital servicios integrados (RDSI), o un módem de teléfono para proporcionar una conexión de comunicación de datos a un tipo de línea telefónica correspondiente. Como otro ejemplo, la interfaz de comunicación 1617 puede ser una tarjeta de red de área local (RAL) (por ejemplo, Ethernet™ o una red de Modo de Transferencia Asíncrono (MTA) para proporcionar una conexión de comunicación de datos a una RAL compatible. Las conexiones inalámbricas también pueden implementarse. En cualquier implementación, la interfaz de comunicación 1617 envía y recibe señales eléctricas, electromagnéticas u ópticas que llevan corrientes de datos digitales que representan varios tipos de información. Además, la interfaz de comunicación 1617 puede incluir dispositivos de interfaz periféricos, tales como una interfaz de Bus Universal en Serie (BUS), una interfaz de PCMCIA (Asociación Internacional de Tarjetas de Memoria de Ordenador Personal), etc.

La conexión de red 1619 típicamente proporciona comunicación de datos a través de una o más redes a otros dispositivos de datos. Por ejemplo, la conexión de red 1619 puede proporcionar una conexión a través de la red local 1621 a un ordenador huésped 1623, que tiene conectividad con una red 1625 (por ejemplo, una red de área extensa (WAN) o la red de red de comunicación de datos de paquete global comúnmente ahora referida como “Internet”) o al equipo de datos operado por el proveedor de servicios. La red local 1621 y la red 1625 usan señales eléctricas, electromagnéticas u ópticas para transportar información e instrucciones. Las señales a través de las varias redes y las señale en la conexión de red 1619 y a través de la interfaz de comunicación 1617, que comunican datos digitales con el sistema de ordenador 1600, son formas ejemplares de ondas transportadoras que llevan la información e instrucciones.

El sistema de ordenador 1600 puede enviar mensajes y recibir datos, incluyendo código de programa, a través de la red o redes, la conexión de red 1619 y la interfaz de comunicación 1617. En el ejemplo de Internet, un servidor (no mostrado) puede transmitir el código solicitado que pertenece a un programa de aplicación para implementar una realización de la presente invención a través de la red 1625, la red local 1621 y la interfaz de comunicación 1617. El procesador 1603 puede ejecutar el código transmitido mientras se recibe y/o almacenar el código en el dispositivo de almacenamiento 169, u otro almacenamiento no volátil para su ejecución posterior. De esta manea, el sistema de ordenador 1600 puede obtener un código de aplicación en forma de una onda transportadora.

El término “legible por ordenador” como se usa en el presente documento se refiere a cualquier medio que participa proporcionando instrucciones al procesador 1603 para su ejecución. Tal medio puede tomar muchas formas, que incluyen aunque no se limitan a, medios no volátiles, medios volátiles y medios de transmisión. Los medios no volátiles incluyen, por ejemplo, discos ópticos o magnéticos, tales como un dispositivo de almacenamiento 1609. Los medios volátiles incluyen memoria dinámica, tal como memoria principal 1605. Los medios de transmisión incluyen cables coaxiales, cables de cobre y fibras ópticas, incluyendo cables que comprenden bus 1601. Los medios de transmisión pueden tomar la forma de ondas acústicas, ópticas o electromagnéticas, tales como aquellas generadas durante comunicaciones de datos de radiofrecuencia (RF) e infrarrojos (IR). Las formas comunes de medios legibles por ordenador incluyen, por ejemplo, un disco blando, un disco flexible, un disco duro, una cinta magnética y otros medios magnéticos, un CD-ROM, CDRW, DVD, cualquier otro medio óptico, fichas perforadas, cinta de papel, hojas con marcas ópticas, cualquier otro medio físico con patrones o agujeros u otras marcas ópticamente reconocibles, una RAM, una PROM, y EPROM, una FLASH-EPROM, cualquier otro chip o cartucho de memoria, una onda transportadora, o cualquier otro medio desde el que pueda leer un ordenador.

Pueden incluirse varias formas de medios legibles por ordenador para proporcionar instrucciones a un procesador para su ejecución. Por ejemplo, las instrucciones para realizar al menos parte de la presente invención pueden transportarse en un disco magnético de un ordenador remoto. En tal supuesto, el ordenador remoto carga las instrucciones en la memoria principal y envía las instrucciones sobre una línea telefónica usando un módem. Un módem de un sistema de ordenador local recibe los datos en la línea telefónica y usa un transmisor infrarrojo para convertir los datos en una señal infrarroja y transmitir la señal infrarroja a un dispositivo de computación portátil, tal como un asistente digital personal (ADP) y un ordenador portátil. Un detector infrarrojo en un dispositivo de computación portátil recibe la información e instrucciones que transporta la señal infrarroja y coloca los datos en un bus. El bus transporta los datos a la memoria principal, desde la que un procesador recupera y ejecuta las instrucciones. Las instrucciones que la memoria principal recibe se almacenan opcionalmente en un dispositivo de almacenamiento bien antes o después de que el procesador las ejecute.

Por consiguiente, las varias realizaciones de la presente invención proporcionan un codificador, que es un codificador de Comprobación de Paridad de Baja Densidad (LDPC), que genera señales codificadas al transformar un mensaje de entrada en una contraseña representada por una pluralidad de conjuntos de bits.

Mientras la presente invención se ha descrito en relación con un número de realizaciones e implementaciones, la presente invención no es tan limitada sino que cubre varias modificaciones obvias y disposiciones equivalentes, que corresponden al ámbito de las reivindicaciones adjuntas.

Los siguiente son ejemplos que no forman parte de la invención.

1.: Un método para transmitir señales codificadas, comprendiendo el método: recibir uno de una pluralidad de conjuntos de bits de una contraseña de un codificador (203) para transformar un mensaje de entrada en una contraseña; mapear de manera no secuencial el conjunto de bits en una constelación de mayor orden; y producir un símbolo de la constelación de mayor orden que corresponda al conjunto de bits en base al mapeo.

2.: Un método de acuerdo con el ejemplo 1, que además comprende: escribir N bits codificados en un intercalador de bloque sobre una base de columna por columna; y leer los bits codificados sobre una base de fila por fila, donde el intercalador de bloque tiene N/3 columnas y 3 columnas cuando la modulación de mayor orden es 8-PSK (Modulación por Desplazamiento de Fase), y N/5 filas y 5 columnas cuando el modulación de mayor orden es 32-APSK.

3.: Un método de acuerdo con el ejemplo 1, donde el codificador (203) en la etapa de recepción genera la contraseña de acuerdo con un código de Comprobación de Paridad de Baja Densidad (LDPC).

4.: Un método de acuerdo con el ejemplo 3, donde la matriz de comprobación de paridad del código LDPC está estructurada restringiendo una parte triangular de la matriz de comprobación de paridad a valores cero.

5.: Un método de acuerdo con el ejemplo 3, donde la constelación de mayor orden representa un programa de Modulación por Desplazamiento de Fase Cuaternaria (QPSK), comprendiendo el método además: determinar un símbolo iº QPSK en base al conjunto de bits codificados LDPC 2iº y (2i+1)º, donde i=0, 1, 2, …, N/2-1, y N es el tamaño del bloque de LDPC codificado.

6.: Un método de acuerdo con el ejemplo 3, donde la constelación de mayor orden representa un programa de modulación 8-PSK, comprendiendo el método además: determinar un símbolo iº 8-PSK en base al conjunto de bits codificados LDPC (N/3+i)º, (2N/3+i)º e iº, donde i=0, 1, 2, …, N/3-1, y N es el tamaño del bloque de LDPC codificado.

7.: Un método de acuerdo con el ejemplo 3, donde la constelación de mayor orden representa un programa de modulación 16-APSK (Modulación por Desplazamiento de Fase de Amplitud), comprendiendo el método además: determinar un símbolo iº 16-QPSK en base al conjunto de bits codificados LDPC (N/2+2i)º, 2iº, (N/2+2i+1)º y (2i+1)º, donde i=0, 1, 2, …, N/3-1, y N es el tamaño del bloque de LDPC codificado.

8.: Un método de acuerdo con el ejemplo 3, donde la constelación de mayor orden representa un programa de modulación 32-APSK (Modulación por Desplazamiento de Fase de Amplitud), comprendiendo el método además: determinar un símbolo iº 32-QPSK en base al conjunto de bits codificados LDPC (N/5+i)º, (2N/5+i)º, (4N/5+i)º, (3N/5+i)º e iº, donde i=0, 1, 2, …, N/5-1, y N es el tamaño del bloque de LDPC codificado.

9.: Un medio legible por ordenador que contiene instrucciones para transmitir señales codificadas, estando dispuestas dichas instrucciones, tras su ejecución, para provocar que uno o más procesadores realicen el método del ejemplo 1.

10.: Un transmisor para generar señales codificadas, comprendiendo el transmisor: un codificador (203) configurado para transformar un mensaje de entrada en una contraseña representada por una pluralidad de conjuntos de bits; y lógica configurada para mapear de manera no secuencial un conjunto de bits en una constelación de mayor orden, donde un símbolo de la constelación de mayor orden correspondiente al conjunto de bits se produce en base al mapeo.

11.: Un transmisor de acuerdo con el ejemplo 10, donde los N bits codificados se escriben en un intercalador de bloque columna por columna y se leen fila por fila, y el intercalador de bloque tiene N/3 filas y 3 columnas cuando la modulación de mayor orden es 8-PSK (Modulación por Desplazamiento de Fase), N/4 filas y 4 columnas cuando la modulación de mayor orden es 16-PSK (Modulación por Desplazamiento de Fase de Amplitud), y N/5 filas y 5 columnas cuando la modulación de mayor orden es 32-PSK.

12.: Un transmisor de acuerdo con el ejemplo 11, donde el codificador (203) genera la contraseña de acuerdo con un código de Comprobación de Paridad de Baja Densidad (LDPC).

13.: Un trasmisor de acuerdo con el ejemplo 12, donde la matriz de comprobación de paridad del código LDPC está estructurado al restringir una parte triangular de la matriz de comprobación de paridad a valores cero.

14.: Un transmisor de acuerdo con el ejemplo 12, donde la constelación de mayor orden representa un programa de Modulación por Desplazamiento de Fase Cuaternaria (QPSK), y la lógica está además configurada para determinar un símbolo iº QPSK en base al conjunto de bits codificados LDPC 2iº y (2i+1)º, donde i=0, 1, 2, …, N/2-1, y N es el tamaño del bloque de LDPC codificado.

15.: Un transmisor de acuerdo con el ejemplo 12, donde la constelación de mayor orden representa un programa de modulación 8-PSK, y la lógica está además configurada para determinar un símbolo iº 8-PSK en base al conjunto de bits codificados LDPC (N/3+i)º, (2N/3+i)º e iº, donde i=0, 1, 2, …, N/3-1, y N es el tamaño del bloque de LDPC codificado.

16.: Un transmisor de acuerdo con el ejemplo 12, donde la constelación de mayor orden representa un programa de modulación 16-APSK (Modulación por Desplazamiento de Fase de Amplitud), y la lógica está además configurada para determinar un símbolo iº 16-QPSK en base al conjunto de bits codificados LDPC (N/2+2i)º, 2iº, (N/2+2i+1)º y (2i+1)º, donde i=0, 1, 2, …, N/3-1, y N es el tamaño del bloque de LDPC codificado.

17.: Un transmisor de acuerdo con el ejemplo 12, donde la constelación de mayor orden representa un programa de modulación 32-APSK (Modulación por Desplazamiento de Fase de Amplitud), y la lógica está además configurada para determinar un símbolo iº 32-QPSK en base al conjunto de bits codificados LDPC (N/5+i)º, (2N/5+i)º, (4N/5+i)º, (3N/5+i)º e iº, donde i=0, 1, 2, …, N/5-1, y N es el tamaño del bloque de LDPC codificado.

18.: Un método para procesar señales codificadas, comprendiendo el método: desmodular una señal codificada recibida que representa una contraseña, donde la señal codificada que se está modulando de acuerdo con un mapeo no secuencial de una pluralidad de bits correspondientes a la contraseña; y decodificar la contraseña asociada con la señal codificada.

19.: Un método de acuerdo con el ejemplo 18, donde los N bits codificados se escriben en un intercalador de bloque columna por columna y se leen fila por fila, y el intercalador de bloque tiene N/3 filas y 3 columnas cuando la modulación de mayor orden es 8-PSK (Modulación por Desplazamiento de Fase), N/4 filas y 4 columnas cuando la modulación de mayor orden es 16-PSK (Modulación por Desplazamiento de Fase de Amplitud), y N/5 filas y 5 columnas cuando la modulación de mayor orden es 32-PSK.

20.: Un método de acuerdo con el ejemplo 19, donde la etapa de decodificación es de acuerdo con un código de Comprobación de Paridad de Baja Densidad (LDPC).

21.: Un método de acuerdo con el ejemplo 20, donde la matriz de comprobación de paridad del código LDPC está estructurada al restringir una parte triangular de la matriz de comprobación de paridad a valores cero.

22.: Un método de acuerdo con el ejemplo 20, donde la constelación de mayor orden representa un programa de Modulación por Desplazamiento de Fase Cuaternaria (QPSK), y se determina un símbolo iº QPSK en base al conjunto de bits codificados LDPC 2iº y (2i+1)º, donde i=0, 1, 2, …, N/2-1, y N es el tamaño del bloque de LDPC codificado.

23.: Un método de acuerdo con el ejemplo 20, donde la constelación de mayor orden representa un programa de modulación 8-PSK, y se determina un símbolo iº 8-PSK en base al conjunto de bits codificados LDPC (N/3+i)º, (2N/3+i)º e iº, donde i=0, 1, 2, …, N/3-1, y N es el tamaño del bloque de LDPC codificado.

24.: Un método de acuerdo con el ejemplo 20, donde la constelación de mayor orden representa un programa de modulación 16-APSK (Modulación por Desplazamiento de Fase de Amplitud), y se determina un símbolo iº 16-QPSK en base al conjunto de bits codificados LDPC (N/2+2i)º, 2iº, (N/2+2i+1)º y (2i+1)º, donde i=0, 1, 2, …, N/3-1, y N es el tamaño del bloque de LDPC codificado.

25.: Un método de acuerdo con el ejemplo 20, donde la constelación de mayor orden representa un programa de modulación 32-APSK (Modulación por Desplazamiento de Fase de Amplitud), y se determina un símbolo iº 32-QPSK en base al conjunto de bits codificados LDPC (N/5+i)º, (2N/5+i)º, (4N/5+i)º, (3N/5+i)º e iº, donde i=0, 1, 2, …, N/5-1, y N es el tamaño del bloque de LDPC codificado.

26.: Un medio legible por ordenador que contiene instrucciones que procesan señales codificadas, estando dispuestas dichas instrucciones, tras su ejecución, para provocar que uno o más procesadores realicen el método del ejemplo 18.

Claims

REIVINDICACIONES

1. Un método para codificar señales, comprendiendo el método: codificar un mensaje de entrada en una contraseña con un codificador de Comprobación de Paridad de Baja Densidad (LDPC) (203) donde la etapa de codificar comprende: recibir bits de información, i0, i1,…, im, …, ikldpc-1, inicializar bits de paridad, p0, p1, …, pj, pnldpc-kldpc-1, de un código de Comprobación de Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0= p1= … = pnldpc-kldpc-1 = 0;

generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj= pj im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j = 1, pj= pj

pj-1, para j = 1,2, …, nldpc-kldpc-1; y

generar la contraseña, c, de tamaño nldpc cuando c = (i0, i1,…, ikldpc-1, p0, p1, …, pnldpc-kldpc-1) donde pj, para j = 1,2, …,

nldpc-kldpc-1, es el contenido final de pj,

donde j es una dirección de bit de paridad igual a {x + m mod 360x q} mod (nldpc-kldpc), nldpc es un tamaño de

15 contraseña correspondiente a 64800, kldpc es un tamaño de bloque de información correspondiente al índice de código multiplicado por nldpc, m es un número entero correspondiente a un bit particular de información, y x indica una dirección de bit de paridad, donde cada fila de las siguientes tablas especifica direcciones x para un particular de los índices de código de 4/5, 3/5, 8/9 o 9/10 correspondientes a una particular de las tablas, donde q se especifica en la siguiente tabla para cada uno de los índice de código de 4/5, 3/5, 8/9 o 9/10, por lo que cada fila sucesiva de la correspondiente tabla para el índice de código particular proporciona todas las direcciones de bit de paridad j para el primer bit de información en cada grupo sucesivo de 360 bits de información, y cada fila sucesiva de la tabla proporciona todas las direcciones x usadas en el cálculo de direcciones de bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360x q} mod (nldpc-kldpc) en cada grupo sucesivo de 360 bits de información:

25 Tabla 1

Tabla 2

Dirección de Acumuladores de Bit de Paridad (Índice 3/5) q = 72

Tabla 3

Tabla 4
2. Un codificador de Comprobación de Paridad de Baja Densidad (LDPC) para generar señales codificadas, que comprende: medios configurados para recibir bits de información, i0, i1,…, im, …, ikldpc-1, medios configurados para inicializar bits de paridad, p0, p1, …, pj, pnldpc-kldpc-1, de un código de Comprobación de

5 Paridad de Baja Densidad (LDPC) que tiene un índice de código de 4/5, 3/5, 8/9 o 9/10 de acuerdo con p0= p1= …

= pnldpc-kldpc-1 = 0; medios configurados para generar, en base a los bits de información, bits de paridad al acumular los bits de información realizando operaciones para cada bit de información, im, pj= pj

im para cada valor correspondiente de j, y posteriormente realizar la operación, comenzando con j = 1, pj= pj

pj-1, para j = 1,2, …, nldpc-kldpc-1; y medios configurados para generar la contraseña, c, de tamaño nldpc cuando c = (i0, i1,…, ikldpc-1, p0, p1, …, pnldpc-kldpc-1) donde pj, para j = 1,2, …, nldpc-kldpc-1, es el contenido final de pj, donde j es una dirección de bit de paridad igual a {x + m mod 360x q} mod (nldpc-kldpc), nldpc es un tamaño de contraseña correspondiente a 64800, kldpc es un tamaño de bloque de información correspondiente al índice de código multiplicado por nldpc, m es un número entero correspondiente a un bit particular de información, y x indica

15 una dirección de bit de paridad, donde cada fila de las siguientes tablas especifica direcciones x para un particular de los índices de código de 4/5, 3/5, 8/9 o 9/10 correspondientes a una particular de las tablas, donde q se especifica en la siguiente tabla para cada uno de los índice de código de 4/5, 3/5, 8/9 o 9/10, por lo que cada fila sucesiva de la correspondiente tabla para el índice de código particular proporciona todas las direcciones de bit de paridad j para el primer bit de información en cada grupo sucesivo de 360 bits de información, y cada fila sucesiva de la tabla proporciona todas las direcciones x usadas en el cálculo de direcciones de bit de paridad, j, para los siguientes bits de información de acuerdo con {x + m mod 360x q} mod (nldpc-kldpc) en cada grupo sucesivo de 360 bits de información:

Tabla 1

Tabla 2

Tabla 3

Tabla 4