KR100674523B1 - 저밀도 패리티 검사(ｌｄｐｃ) 디코더의 라우팅을 위한방법 및 시스템 - Google Patents

저밀도 패리티 검사(ｌｄｐｃ) 디코더의 라우팅을 위한방법 및 시스템 Download PDF

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KR100674523B1
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Abstract

저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 어프로치가 제공된다. LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 에지 값은 메모리(1501, 1503)로부터 검색된다. 에지 값은 비트 노드와 검사 노드의 관계를 지정하고, 에지 값 세트의 동시 검색을 허용하는 소정의 스킴에 따라 메모리 내에 저장된다. LDPC 코딩 신호에 대응하는 디코딩 신호는 검출 에지 값에 기초하여 출력된다.
저밀도 패리티 검사(LDPC), 비트 노드, 검사 노드

Description

저밀도 패리티 검사(ＬＤＰＣ) 디코더의 라우팅을 위한 방법 및 시스템 {METHOD AND SYSTEM FOR ROUTING IN LOW DENSITY PARITY CHECK (LDPC) DECODERS}
본 발명은 통신 시스템에 관한 것으로, 더 상세하게는 코딩 시스템에 관한 것이다.
통신 시스템은 잡음이 있는 통신 채널을 통하여 신뢰할 수 있는 통신을 보장하기 위하여 코딩을 채용한다. 이러한 통신 채널은, 소정의 신호-대-잡음비(SNR)에서의 심볼 당 비트수로 환산하여 표현되어 이론적인 상한{샤논 한계(Shannon limit)로 알려져 있음}을 정의하는 고정된 용량(fixed capacity)을 나타낸다. 그 결과, 코딩 설계는 이러한 샤논 한계에 근접하는 레이트를 달성하는 것을 목적으로 해 왔다. 이와 같이 샤논 한계에 근접하는 코드 클래스 중 하나가 저밀도 패리티 검사(Low Density Parity Check, LDPC) 코드이다.
종래에, LDPC 코드는 여러 단점으로 인해 광범위하게 사용되지 않았다. 단점 중 하나는 LDPC 인코딩 기술이 매우 복잡하다는 것이다. LDPC 코드를 그 생성 행렬을 사용하여 인코딩하기 위해서는 매우 큰 비-희소 행렬(non-sparse matrix)을 저장할 필요가 있다. 또한, LDPC 코드는 큰 블럭이 유효하게 될 것을 요구한다. 따라서, LDPC 코드의 패리티 검사 행렬이 희소 행렬이라 하더라도, 이러한 행렬들 을 저장하는 것은 문제가 된다.
구현의 관점에서, 많은 문제점에 직면하게 된다. 예를 들어, 스토리지는, LDPC 코드가 실용적으로 보편화되지 못하는 중요한 이유이다. 또한, LDPC 코드 구현에서의 핵심적인 문제점은, 디코더 내의 수 개의 프로세싱 엔진(노드)들 간의 접속 네트워크를 어떻게 달성할 것인가였다. 또한, 디코딩 프로세스에서의 계산 부하, 특히 검사 노드 연산은 문제점을 제공한다.
그러므로, 단순한 인코딩 및 디코딩 프로세스를 채용하는 LDPC 통신 시스템이 필요하다. 또한, 더 큰 복잡성을 도입하지 않고서, LDPC 코드를 효율적으로 사용하여 높은 데이터 레이트를 지원할 필요가 있다. 또한, LDPC 인코더 및 디코더의 성능을 향상시킬 필요가 있다. 또한, LDPC 코딩을 구현하기 위한 스토리지 조건을 최소화할 필요가 있다. 또한, LDPC 디코더 내의 프로세싱 노드들 간에 통신을 단순화하는 스킴이 필요하다.
발명의 개요
이들 및 다른 필요성이 본 발명에 의해 어드레스되고, 구조화된 저밀도 패리티 검사(LDPC) 코드를 디코딩하는 어프로치(approach)가 제공된다. LDPC 코드의 구조는 디코더의 비트 노드와 검사 노드 사이의 통신이 간략화되도록 패리티 검사 행렬의 부분을 하부의 삼각형으로 제한하고 및/또는 다른 요구조건을 만족시킴으로써 제공된다. LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 에지 값은 메모리로부터 검색된다. 에지 값은 비트 노드와 검사 노드의 관계를 지정하고, 본 발명의 일 실시예에 따라, 에지 값 세트의 동시 검색을 허용하는 소정의 스킴(예를 들어, 인접하는 물리적 메모리 위치)에 따라 메모리내에 저장된다. 본 발명의 다른 실시예에 따르면, n 등급의 비트 노드를 갖는 에지 값이 메모리의 제1부분에 저장되고 n 등급보다 큰 비트 노드를 갖는 에지 값이 메모리의 제2부분에 저장된다. 에지 값의 스토리지 배열(storage arrangement)는 바람직하게 디코딩 프로세스 동안 에지 값의 고속 검색을 허용한다.
또한, 어프로치는 송신된 비트 상의 LDPC 코드의 동일하지 않은 에러 보호 능력을 이용하여 고차 변조 배치(constellation)(8-PSK(Phase Shift Keying)의 더 많이 취약한 비트에 대한 추가의 에러 보호를 제공할 수 있다. 디코딩 프로세스는 각각의 디코더 반복 또는 몇 개의 디코더 반복 후에 LDPC 디코더에 신호 배치 비트 메트릭을 반복적으로 재생성하는 것을 포함한다. 상술한 배열은 디코딩 LDPC 코드에 효율적인 계산 어프로치를 제공한다.
본 발명의 일 실시예의 일 형태에 따르면, 저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 방법이 개시된다. 이 방법은 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 에지 값을 검색하는 단계를 포함하고, 에지 값은 비트 노드와 검사 노드의 관계를 지정하고, 에지 값 세트의 동시 검색을 허용하는 소정의 스킴에 따라 저장된다. 이 방법은 또한 검색된 에지 값에 기초하여 LDPC 코딩 신호에 대응하는 디코딩 신호를 출력하는 단계를 포함한다.
본 발명의 일 실시예의 다른 형태에 따르면, 저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 디코더가 개시된다. 이 디코더는 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 에지 값을 검색하는 수단을 포함 한다. 이 디코더는 또한 에지 값 세트의 동시 검색을 허용하는 소정의 스킴에 따라 에지 값을 저장하는 메모리를 포함하고, 에지 값은 비트 노드와 검사 노드의 관계를 지정한다. 또한, 디코더는 검색된 에지 값에 기초하여 LDPC 코딩 신호에 대응하는 디코딩 신호를 출력하는 수단을 포함한다.
본 발명의 일 실시예에의 또 다른 형태에 따르면, LDPC 코딩 신호를 디코딩하는 저밀도 패리티 검사(LDPC) 디코더에 의해 액세스가능한 메모리가 개시된다. 메모리는 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 제1그룹의 에지 값을 저장하는 제1부분을 포함하고, 제1그룹의 에지는 n 등급의 비트 노드에 연결된다. 또한, 메모리는 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 제2그룹의 에지 값을 저장하는 제2부분을 포함하고, 제2그룹의 에지는 n 등급보다 큰 비트 노드에 연결되며, 제1그룹 또는 제2그룹으로부터의 에지 값 세트는 디코딩 신호를 출력하기 위하여 검색된다.
본 발명의 다른 형태, 특징 및 이점은 본 발명을 실행하는 최상의 모드를 포함하는 다수의 특정 실시예 및 구현예를 설명함으로써 다음의 상세한 설명으로부터 명백해질 것이다. 본 발명은 또한 다른 실시예가 가능하며, 그 몇 가지 항목은 본 발명의 사상과 범위를 벗어나지 않고 변경될 수 있다. 따라서, 도면 및 설명은 성질상 예시적인 것이며 제한적인 것은 아니다.
본 발명은 첨부 도면을 참조하여 설명되지만, 이들로 한정되는 것은 아니며, 도면 내의 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따라 저밀도 패리티 검사(LDPC) 코드를 이용하도록 구성된 통신 시스템의 도면.
도 2는 도 1의 시스템 내의 예시적인 송신기의 도면.
도 3은 도 1의 시스템 내의 예시적인 수신기의 도면.
도 4는 본 발명의 일 실시예에 따른 희소 패리티 검사 행렬의 도면.
도 5는 도 4의 행렬의 LDPC 코드의 2분 그래프.
도 6은 본 발명의 일 실시예에 따라, 하부의 삼각 영역으로 제한된 패리티 검사값을 포함하는 희소 패리티 검사 행렬의 부분 행렬의 도면.
도 7은 제한되지 않은 패리티 검사 행렬(H 행렬)을 이용하는 코드와, 도 6에서와 같은 부분 행렬을 갖는 제한된 H 행렬을 이용하는 코드 간의 성능을 나타낸 그래프.
도 8a 및 도 8b는 각각 도 1의 시스템에서 사용될 수 있는 비-그레이 8-PSK 변조 스킴 및 그레이 8-PSK 변조 스킴의 도면.
도 9는 그레이 레이블링을 이용하는 코드와 비-그레이 레이블링을 사용하는 코드 간의 성능을 나타낸 그래프.
도 10은 본 발명의 일 실시예에 따른 비-그레이 맵핑을 사용하는 LDPC 디코더의 동작의 흐름도.
도 11은 본 발명의 일 실시예에 따라 그레이 맵핑을 사용하는 도 3의 LDPC 디코더의 동작의 흐름도.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 디코딩 프로세스에서의 검사 노드와 비트 노드 간의 상호 작용의 도면.
도 13a 및 도 13b는 본 발명의 다양한 실시예에 따라, 각각 순방향-역방향 어프로치 및 병렬 어프로치를 사용하여, 검사 노드와 비트 노드 간의 출력 메시지를 계산하는 프로세스의 흐름도.
도 14a 내지 도 14c는 본 발명의 다양한 실시예에 따라 생성된 LDPC 코드의 시뮬레이션 결과를 나타낸 그래프.
도 15a 및 도 15b는 본 발명의 일 실시예에 따라, LDPC 코딩에서 무작위성을 실현하도록 구조화된 액세스를 지원하기 위해 조직된 메모리의 상부 에지 및 하부 에지를 각각 나타낸 도면.
도 16은 본 발명의 실시예에 따라 LDPC 코드의 인코딩 및 디코딩 프로세스를 수행할 수 있는 컴퓨터 시스템의 도면.
구조화된 저밀도 패리티 검사(LDPC) 코드를 효율적으로 디코딩하기 위한 시스템, 방법 및 소프트웨어가 개시된다. 이하의 상세한 설명에서는, 본 발명을 완전히 이해할 수 있도록 하기 위하여 다수의 특수한 세부 사항들이 설명의 목적으로서 개시된다. 그러나, 본 발명의 숙련된 기술자라면, 본 발명이 이러한 특수한 세부 사항 없이, 또는 등가의 구성을 이용하여 실현될 수 있음을 알 것이다. 다른 예에서, 본 발명이 불필요하게 불명료해지는 것을 방지하기 위하여, 공지된 구성 및 장치는 블럭도의 형태로 도시된다.
도 1은 본 발명의 일 실시예에 따라 저밀도 패리티 검사(LDPC) 코드를 이용 하도록 구성된 통신 시스템의 도면이다. 디지탈 통신 시스템(100)은 통신 채널(103)을 통하여 수신기(105)로 보내지는 신호 파형을 생성하는 송신기(101)를 포함한다. 이러한 개별 통신 시스템(100)에서, 송신기(101)는 가능한 메시지의 개별 세트를 생성하는 메시지 소스를 가지며, 각각의 가능한 메시지는 대응하는 신호 파형을 갖는다. 이러한 신호 파형은 통신 채널(103)에 의해 감쇠되거나, 또는 변경된다. 잡음 채널(103)에 대항하기 위하여, LDPC 코드가 이용된다.
송신기(101)에 의해 발생되는 LDPC 코드는 어떠한 성능 손실도 없이 고속 구현을 가능하게 한다. 송신기(101)로부터 출력된 이러한 구조화된 LDPC 코드는, 변조 스킴(예를 들어, 8-PSK)에 의하여 채널 에러에 이미 취약성을 갖는 비트 노드에, 소수의 검사 노드가 할당되는 것을 방지한다.
이러한 LDPC 코드는 (터보 코드와는 달리) 병렬화될 수 있는 디코딩 알고리즘을 가지며, 이것은 유리하게 가산, 비교 및 테이블 탐색과 같은 단순한 연산을 포함한다. 또한, 주의 깊게 설계된 LDPC 코드는 에러 플로어(error floor)에 대한 어떠한 징후도 나타내지 않는다.
본 발명의 일 실시예에 따르면, 송신기(101)는 비교적 단순한 인코딩 기술을 사용하여 패리티 검사 행렬(디코딩 동안 효율적인 메모리 액세스를 활용함)에 기초하는 LDPC 코드를 생성하여, 수신기(105)와 통신한다. 송신기(101)는 블록 길이가 충분히 크기만 하다면, 연쇄형 turbo+RS(Reed-Solomon) 코드보다 더 양호한 성능을 나타낼 수 있는 LDPC 코드를 채용한다.
도 2는 도 1의 시스템내의 예시적인 송신기의 도면이다. 송신기(200)는, 정보 소스(201)로부터의 입력을 수신하고 수신기(105)에서 에러 정정 프로세싱에 적합한 높은 리던던시의 코딩 스트림을 출력하는 LDPC 인코더(203)를 구비한다. 정보 소스(201)는 이산적인 알파벳 X로부터 k 신호를 생성한다. LDPC 코드는 패리티 검사 행렬로 지정된다. 한편, 인코딩 LDPC 코드는 일반적으로 생성기 행렬을 지정하는 것을 요구한다. 가우시안(Gaussian) 소거를 사용하여 패리티 검사 행렬로부터 생성기 행렬을 얻을 수 있어도, 결과적인 행렬은 더 이상 희소하지 않고 큰 생성기 행렬을 저장하는 것은 복잡할 수 있다.
인코더(203)는, 패리티 검사 행렬에 구조를 부과함으로써 패리티 검사 행렬만을 사용하는 간단한 인코딩 기술을 사용하여 알파벳 Y로부터 변조기(205)로의 신호를 생성한다. 특히, 행렬의 소정의 부분이 삼각형이 되도록 제한함으로써 패리티 검사 행렬에 제한이 부과된다. 이러한 패리티 검사 행렬의 구성은 도 6를 참조하여 이하에서 더 상세히 설명된다. 이러한 제한은 무시할 수 있는 성능 손실을 초래하고, 따라서, 매력적인 트레이드-오프(trade-off)를 발생시킨다.
변조기(205)는 인코더(203)로부터의 인코딩된 메시지를 송신 안테나(207)로 송신되는 신호 파형으로 맵핑하고, 이들 파형은 통신 채널(103)을 통해 방출된다. 따라서, 인코딩된 메시지는 변조되고 송신 안테나(207)로 분배된다. 송신 안테나(207)로부터의 송신은 이하에서 설명하는 바와 같이 수신기로 전파한다.
도 3은 도 1의 시스템 내의 바람직한 수신기의 도면이다. 수신측에서, 수신기(300)는 송신기(200)로부터 수신된 신호들을 복조하는 복조기(301)를 포함한다. 이 신호들은 복조를 위해 수신 안테나(303)에서 수신된다. 복조 후에, 수신 신호 는 디코더(305)로 전달되는데, 디코더(305)는 비트 메트릭 생성기(307)와 연관되어 메시지들 X'을 생성함으로써 원래 소스 메시지를 재구성하기를 시도한다. 비-그레이(non-Gray) 맵핑을 이용하여, 비트 메트릭 생성기(307)는 디코딩 프로세스 동안 디코더(305)와 확률 정보를 왔다 갔다 (반복적으로) 교환하는데, 이에 대해서는 도 10에 상세히 도시되어 있다. 대안적으로, 그레이-맵핑이 이용되면 (본 발명의 일 실시예에 따라), 비트 메트릭 생성기의 일 패스로 충분한데, 여기에서는 각각의 LDPC 디코더 반복 후 비트 메트릭 생성을 더 시도하여 제한된 성능 향상을 얻기 쉽다. 이 어프로치는 도 11을 참조하여 더욱 자세히 설명될 것이다. 본 발명에 의해 제공되는 이점을 평가하기 위해, 도 4에서 논의되는 것과 같이, LDPC 코드들이 어떻게 생성되는지를 검토하는 것이 유익하다.
도 4는 본 발명의 실시예에 따른 희소 패리티 검사 행렬을 나타낸 도면이다. LDPC 코드들은 희소 패리티 검사 행렬
Figure 112004006100331-pct00001
을 갖는 긴 선형 블럭 코드이다. 전형적으로, 블럭 길이 n은 수천 비트로부터 수만 비트까지의 범위이다. 예를 들어, 길이 n=8이고, 레이트 1/2인 LDPC 코드에 대한 패리티 검사 행렬이 도 4에 도시된다. 같은 코드가 도 5에 이분 그래프로 등가적으로 표현될 수 있다.
도 5는 도 4의 행렬의 LDPC 코드의 이분 그래프를 나타낸 도면이다. 패리티 검사 식들은, 각 검사 노드에 대해, 모든 인접한 비트 노드들의 합 (GF(Galois Field)(2)에 걸친)은 영이다. 도면에 도시된 바와 같이, 비트 노드들은 그래프의 좌측을 점유하고, 선정된 관계에 따라, 하나 이상의 검사 노드들과 연관된다. 예 를 들어, 검사 노드 m1에 대응하여, 비트 노드들에 대해 식 n1+n4+n5 +n8=0이 존재한다.
수신기(303)로 돌아가서, LDPC 디코더(305)는 메시지 전달 디코더로 고려되는데, 디코더(305)는 비트 노드들의 값들을 찾고자 시도한다. 이 작업을 수행하기 위해, 비트 노드들과 검사 노드들은 서로 반복적으로 통신한다. 이 통신의 성격은 하기에서 기술된다.
검사 노드들로부터 비트 노드들로, 각각의 검사 노드는 인접한 비트 노드에게 다른 인접한 비트 노드들로부터 온 정보에 기초하여 그 비트 노드의 값에 대한 추정치("견해")를 제공한다. 예를 들어, 상기 예에서 n4, n5, n8의 합이 0 내지 m1처럼 "보인다면", m1은 n1에게 n1의 값이 0로 생각된다고 (n1+n4+n5+n8=0이므로) 지시할 것이다. 그렇지 않다면, m1은 n1에게 n1의 값이 1로 생각된다고 지시할 것이다. 부가적으로 소프트 결정(soft decision) 디코딩을 위해, 신뢰성 측량치가 추가된다.
비트 노드들로부터 검사 노드들까지, 각 비트 노드는 인접한 검사 노드에게 그의 인접한 다른 검사 노드들로부터 온 피드백에 기초하여 그 자신의 값에 대한 추정치를 중계한다. 상기 예에서, n1은 단지 두개의 인접한 검사 노드들 m1과 m3 를 갖는다. m3으로부터 n1으로 오는 피드백이 n1 값이 아마도 0이라고 지시하면, n1은 m1에게 n1 자신의 값의 추정치가 0임을 통지할 것이다. 비트 노드가 두개 이상의 인접한 검사 노드들을 갖는 경우에, 비트 노드는 그의 다른 인접한 검사 노드들로부터 오는 피드백에 대해 다수결 투표(소프트 결정)를 시행하여, 그 후 그가 통신한 검사 노드에게 그 결정을 보고한다. 상기 프로세스는 모든 비트 노드들이 정확하다고 생각될 때까지 (즉, 모든 패리티 검사 방정식들이 만족될 때까지) 혹은 선정된 최대수까지 반복될 때까지 반복되어, 이에 의해 디코딩 실패가 선언된다.
도 6은 희소 패리티 검사 행렬의 부행렬을 나타낸 도면이며, 부행렬은 본 발명의 실시예에 따라, 하부 삼각형 영역에 제한된 패리티 검사값들을 포함한다. 앞서 설명한 바와 같이, 인코더(203) (도 2)는 패리티 검사 행렬의 하부 삼각형 영역의 값들을 제한함으로써 간단한 인코딩 기술을 채택할 수 있다. 본 발명의 실시예에 따르면, 패리티 검사 행렬에 부과된 제한은
Figure 112004006100331-pct00002
형태이고, 여기서 B는 하부 삼각형이다.
하기의 예에서와 같이, 임의의 정보 블럭
Figure 112004006100331-pct00003
은
Figure 112004006100331-pct00004
을 이용하여 그리고 패리티 비트들을 재귀적으로 풀어서, 코드 워드
Figure 112004006100331-pct00005
로 인코딩된다.
Figure 112004006100331-pct00006
도 7은 제한되지 않은 패리티 검사 행렬(H 행렬)과 대비하여 도 6의 제한된 H 행렬을 이용하는 코드들 간의 성능을 나타낸 그래프이다. 그래프는 두개의 LDPC 코드들 간의 성능 비교를 나타내는데, 하나는 일반적인 패리티 검사 행렬을 갖고 다른 하나는 인코딩을 단순화하기 위해 하부 삼각형이 되도록 제한된 패리티 검사 행렬을 갖는 것이다. 이 시뮬레이션에서, 변조 스킴은 8-PSK이다. 성능 손실은 0.1dB 이내이다. 그러므로, 성능 손실은 하부 삼각형 H 행렬의 제한에 기초하여 무시할만한 반면에, 인코딩 기술의 간단화에서의 이득은 크다. 따라서, 행 및/또는 열 교환 하에 하부 삼각형 혹은 상부 삼각형과 등가인 임의의 패리티 검사 행렬이 동일한 목적으로 이용될 수 있다.
도 8a와 8b는 각각 비-그레이 8-PSK 변조 스킴과 그레이 8-PSK 변조 스킴의 도면으로, 이 각각은 도 1의 시스템에 사용될 수 있다. 도 8a의 비-그레이 8-PSK 변조 스킴은 도 3의 수신기에 이용되어 매우 낮은 프레임 소거 레이트(Frame Erase Rate: FER)를 필요로 하는 시스템을 제공할 수 있다. 이러한 요건은 Bose, Chaudhuri, 및 Hocquenghem(BCH), Hamming, 혹은 Reed-Solomon(RS) 코드 등의 외부 코드와 관련하여, 도 8b에 도시된 바와 같은 그레이 8-PSK 변조 스킴을 이용하여 만족될 수도 있다.
이러한 스킴 하에서는, LDPC 디코더(305)(도 3)와, 8-PSK 변조를 채택할 수 있는 비트 메트릭 생성기(307) 간에 반복할 필요가 없다. 외부 코드가 없는 경우에, 그레이 레이블링을 이용하는 LDPC 디코더(305)는 하기 도 9에 도시된 바와 같이, 더 이른 에러 플로어를 나타낸다.
도 9는 도 8a와 8b의 그레이 레이블링과 비-그레이 레이블링을 활용한 코드들 간의 성능을 대비하여 나타낸 그래프이다. 에러 플로어(error floor)는, LDPC 디코더(305)로부터 정확한 피드백을 가정하면, 공지된 두 비트들을 갖는 8-PSK 심볼들이 비-그레이 레이블링과 더 멀리 떨어져 있으므로 8-PSK 비트 메트릭의 재생성이 비-그레이 레이블링을 이용하여 더 정확해진다는 사실로부터 유래한다. 이것은 더 높은 신호 대 노이즈 비 (SNR)로 작동하는 것과 동등하게 보일 수 있다. 그러므로, 비록 그레이 혹은 비-그레이 레이블링을 이용하는 같은 LDPC 코드의 에러 점근선들이 같은 기울기 (즉, 서로 평행함)를 갖더라도, 비-그레이 레이블링을 갖는 것이 임의의 SNR에서 더 낮은 FER을 통해 전달한다.
반면에, 매우 낮은 FER이 필요하지 않은 시스템들에 있어서는, LDPC 디코더(305)와 8-PSK 비트 메트릭 생성기(307) 사이의 임의의 반복을 배제한 그레이 레이블링이 더 적합할 수 있는데, 그 이유는 매회의 LDPC 디코더 반복 이전에 8-PSK 비트 메트릭을 재생성하는 것이 추가적인 복잡성을 야기하기 때문이다. 또한, 그레이 레이블링이 사용될 때, 매 LDPC 디코더 반복 전에 8-PSK 비트 메트릭의 재생성은 단지 매우 약간의 성능 향상을 갖는다. 앞서 언급한 바와 같이, 반복을 배제한 그레이 레이블링은 외부 코드가 구현된다면, 매우 낮은 FER을 요구하는 시스템을 위해 사용될 수 있다.
그레이 레이블링과 비-그레이 레이블링 간의 선택은 LDPC 코드의 특성에도 의존한다. 전형적으로, 더 높은 비트 혹은 검사 노드 등급(degree)일수록, 그레이 레이블링에 더 좋은데, 그 이유는 더 높은 노드 등급에서, LDPC 디코더(305)로부터 8-PSK (혹은 유사한 고차 변조) 비트 메트릭 생성기(307)로의 초기 피드백이 비-그레이 레이블링에서 보다 더 악화되기 때문이다.
8-PSK (혹은 유사한 고차) 변조에 이진 디코더가 이용될 때, 세(혹은 그 이상의) 비트들의 심볼이 "똑같이 잡음있게" 수신되지 않음을 알게 된다. 예를 들어, 그레이 8-PSK 레이블링에서, 심볼의 제3비트는 다른 두개의 비트들보다 디코더에게 더 잡음있는 것으로 생각된다. 그러므로, LDPC 코드 설계는 8-PSK 심볼의 "더 잡음있는" 제3비트들에 의해 표현된 비트 노드들에 소수의 에지들(edges)을 할당하지 않아서 이 비트들이 두 번 처벌(penalize)하지 않는다.
도 10은 본 발명의 실시예에 따른, 비-그레이 맵핑을 이용한 LDPC 디코더의 동작을 나타낸 흐름도이다. 이 방법에서, LDPC 디코더와 비트 메트릭 생성기는 서로 번갈아 반복된다. 이 예에서, 8-PSK 변조가 활용된다. 그러나, 같은 원리가 다른 고차 변조 스킴들에도 적용된다. 이 시나리오에서, 복조기(301)는 수신된 잡음있는 심볼 포인트들과 8-PSK 심볼 포인트들 간의 거리를 나타내는 거리 벡터 d를 비트 메트릭 생성기(307)에 출력하는데, 그 벡터 성분들은 다음과 같다.
Figure 112004006100331-pct00007
8-PSK 비트 메트릭 생성기(307)는 LDPC 디코더(305)와 통신하여 선험 확률(a priori) 정보와 사후(a posteriori) 확률 정보를 교환하는데, 이들은 각각 u와 a로 나타낸다. 즉, 벡터 u와 a는 인코딩 비트들의 로그 가능 비율의 선험과 사후 확률들을 각각 나타낸다.
8-PSK 비트 메트릭 생성기(307)는 하기와 같이 세 개의 비트들의 각 그룹에 대해 선험 가능성 비율을 생성한다. 먼저, 인코딩 비트들에 대한 외부 정보가 구해진다.
Figure 112004006100331-pct00008
그 다음, 8-PSK 심볼 확률들 pi가 결정되고, 여기서 i=0, 1, ..7 이다.
Figure 112004006100331-pct00009
그 다음, 비트 메트릭 생성기(307)는 하기와 같이 LDPC 디코더(305)의 입력으로서 인코딩 비트들의 선험 로그 가능성 비율을 결정한다.
Figure 112004006100331-pct00010
두개 이상의 변수들을 갖는 함수 f(.)는 재귀적으로 계산될 수 있다. 예를 들면,
Figure 112004006100331-pct00011
이제, 비-그레이 맵핑을 이용하는 LDPC 디코더(305)의 동작이 설명된다. 단 계 1001에서, LDPC 디코더(305)는 하기 (및 도 12a에 도시)에 따른
Figure 112004006100331-pct00012
첫 번째 반복 전에, 인코딩 비트들 ν의 로그 가능성 비율들을 초기화한다. 여기서,
Figure 112005061926508-pct00013
은 비트 노드 n으로부터 그의 인접한 검사 노드 ki로 가는 메시지를 나타내고, un은 비트 n에 대한 복조기 출력을 나타내고, N은 코드 워드 크기이다.
단계 1003에서, 검사 노드 k가 갱신되고, 입력 ν은 출력 ω을 얻는다. 도 12B에 도시된 바와 같이, 검사 노드의 dc 인접한 비트 노드들로부터 그 검사 노드로 입력되는 메시지들은
Figure 112004006100331-pct00014
으로 표시된다. 목표는 검사 노드 k로부터 그의 dc 인접한 비트 노드들로 다시 출력되는 메시지들을 계산하는 것이다. 이 메시지들은
Figure 112004006100331-pct00015
으로 표시되고, 여기서,
Figure 112004006100331-pct00016
이다. 함수 g는 하기와 같이 정의되는데,
Figure 112004006100331-pct00017
여기서,
Figure 112004006100331-pct00018
이다. 함수 f와 유사하게, 두개 이상의 변수들을 갖는 함수 g는 재귀적으로 계산될 수 있다.
그 다음, 디코더(305)는, 단계 1005에서, 하기와 같은 사후 확률 정보(도 12C)를 출력한다.
Figure 112004006100331-pct00019
단계 1007에서, 모든 패리티 검사식들이 만족되었는지의 여부가 판정된다. 이 패리티 검사 방정식들이 만족된다면, 디코더(305)는, 단계 1009에서와 같이, 8-PSK 비트 메트릭과 채널 입력 un을 재유도한다. 그런 다음, 비트 노드는 단계 1011에서와 같이, 갱신된다. 도 14c에 도시된 바와 같이, 비트 노드 n에 그의 dν인접한 검사 노드들로부터 입력되는 메시지들은
Figure 112005061926508-pct00020
으로 표시된다. 비트 노드 n으로부터의 출력 메시지는 dν인접한 검사 노드들에 다시 계산된다. 이러한 메시지들은
Figure 112005061926508-pct00021
으로 표시되고, 다음과 같이 계산된다.
Figure 112004006100331-pct00022
단계 1013에서, 디코더(305)는 하드 결정 (모든 패리티 검사 방정식들이 만족된 경우에)을 출력한다.
Figure 112004006100331-pct00023
상술한 어프로치는 비-그레이 레이블링(non-Gray labeling)이 이용될 때 적합하다. 그러나, 그레이 레이블링(Gray labeling)이 구현될 때, 도 11의 프로세스 가 실행된다.
도 11은 본 발명의 일 실시예에 따른, 그레이 맵핑을 사용하여 도 3의 LDPC 디코더 동작의 흐름도이다. 그레이 레이블링이 사용되면, 비트 메트릭은 모든 LDPC 디코더 반복이 공칭 성능 향상을 야기한 후 재생성 비트 메트릭으로서 LDPC 디코더 전에 단 한번 생성된다. 도 10의 단계(1001, 1003)에서, 코드 비트(ν)의 로그 가능성 비의 초기화가 수행되고, 검사 노드는 단계(1102, 1103)에서 갱신된다. 다음으로, 단계(1105)에서 비트 노드(n)가 갱신된다. 그 후, 디코더는 사후(a posteriori) 확률 정보를 출력한다(단계 1107). 단계(1109)에서, 모든 패리티 검사 식이 만족되는지를 판정하고, 만족하면, 디코더는 하드 결정(hard decision)을 출력한다(단계 1111). 그렇지 않으면, 단계(1103-1107)를 반복한다.
도 13a는 본 발명의 일 실시예에 따른 순방향-역방향 어프로치를 사용하여 검사 노드와 비트 모드 사이의 출력 메시지를 계산하는 프로세스의 흐름도이다. dc 인접 에지를 갖는 검사 노드에 대하여, dc(dc-1) 및 다수의 g(.,.) 함수의 계산이 수행된다. 그러나, 순방향-역방향 어프로치는 계산의 복잡성을 3(dc-2)로 감소시키고, dc-1 변수가 저장된다.
도 12b를 참조하면, dc 인접 비트 노드로부터 검사 노드(k)로의 입력 메시지는 νn1→k, νn2→k,…,νndc→k에 의해 표시된다. 출력 메시지는 검사 노드(k)로부터 dc 인접 비트 노드로 계산되는 것이 바람직하고, 이들 출력 메시지는 wk→n1, wk→n2 , …, wk→ndc로 표시된다.
출력 메시지를 계산하기 위한 순방향-역방향 어프로치하에서, 순방향 변수 f1, f2, …, fdc는 다음과 같이 정의된다.
Figure 112004006100331-pct00024
단계(1301)에서, 이들 순방향 변수가 계산되고, 단계(1303)에서 저장된다.
마찬가지로, 역방향 변수 b1, b2, …, bdc는 다음과 같이 정의된다.
Figure 112004006100331-pct00025
단계(1305)에서, 이들 역방향 변수가 계산된다. 그 후, 단계(1307)에서 저장된 순방향 변수 및 계산된 역방향 변수에 기초하여 출력 메시지가 계산된다. 출력 메시지는 다음과 같이 계산된다.
Figure 112004006100331-pct00026
이 어프로치에서는, 순방향 변수 f1, f2, …, fdc만이 저장되도록 요구된다. 역방향 변수 bi가 계산되므로, 출력 메시지 wk→i가 동시에 계산되어, 역방향 변수의 저장의 필요로 하지 않는다.
계산 로드는 후술하는 바와 같이 병렬 어프로치에 의해 더 향상될 수 있다.
도 13b는 본 발명의 일 실시예에 따라 병렬 어프로치를 사용하여 검사 노드 및 비트 노드간의 출력 메시지를 계산하는 프로세스의 흐름도이다. dc 인접 비트 노드로부터의 입력 νn1→k, νn2→k,…,νndc→k을 갖는 검사 노드(k)에 대하여, 다음의 파라미터는 단계(1311)에서 계산된다.
Figure 112004006100331-pct00027
g(.,.) 함수는 또한 다음과 같이 표현될 수 있다.
Figure 112004006100331-pct00028
g(.,.) 함수의 재귀적 성질을 사용하면, 다음 식이 발생된다.
Figure 112004006100331-pct00029
따라서, wk→ni 는 다음의 방식으로 풀 수 있다.
Figure 112004006100331-pct00030
상기 식의 ln(.) 항은 함수 ln｜ex-1｜를 나타내는 룩업 테이블(LUTx)을 사용하여 얻어질 수 있다(단계 1313). 다른 룩업 테이블(LUTf 또는 LUTg)과 달리, 테이블(LUTx)은 양자화 레벨의 수만큼 많은 엔트리를 필요로 할 수 있다. γk가 얻어 지면, 단계(1315)에서 모든 ni에 대한 wk→ni의 계산은 상기 식을 사용하여 동시에 발생할 수 있다.
γk의 계산 레이턴시(computational latency)는 log2(dc)이다.
도 14a-14c는 본 발명의 다양한 실시예에 따라 발생된 LDPC 코드의 시뮬레이션 결과를 나타내는 그래프이다. 특히, 도 14a-14c는 3/4(QPSK, 1.485 비트/심볼), 2/3(8-PSK, 1.980 비트/심볼) 및 5/6(8-PSK, 2.474 비트/심볼)의 코드 레이트 및 고순위 변조를 갖는 LDPC 코드의 성능을 나타낸다.
검사 노드와 비트 노드간의 상호접속을 실현하기 위하여 2가지 일반적인 어프로치가 존재한다: (1) 전체 병렬 어프로치 및 (2) 부분 병렬 어프로치. 전체 병렬 아키텍처에서, 모든 노드와 그 상호접속은 물리적으로 구현된다. 이 아키텍처의 이점은 속도이다.
그러나, 전체 병렬 아키텍처는 모든 노드 및 그들의 접속을 실현하는 데 있어서 더 복잡할 수 있다. 따라서, 전체 병렬 아키텍처에서는, 복잡성을 감소시키기 위해 더 작은 블록 사이즈가 요구된다. 그 경우, 동일한 클록 주파수에 대하여, FER 대 Es/No 성능의 저하 및 스루풋에서의 비례적 감소가 발생할 수 있다.
LDPC 코드를 구현하기 위한 두 번째 어프로치는 모든 수의 노드의 서브세트만을 물리적으로 구현하고 제한된 수의 "물리적" 노드만을 사용하여 코드의 모든 "함수" 노드를 프로세싱하는 것이다. LDPC 디코더 동작이 매우 간단하게 수행되고 병렬로 수행될 수 있더라도, 통신을 "랜덤하게" 분산된 비트 노드와 검사 노드 사이에서 구축하는 방법이 설계의 또 다른 도전이다. 본 발명의 일 실시예에 따른 디코더(305; 도 3)는 외관상 랜덤 코드를 실현하기 위하여 구성된 방법으로 메모리를 액세스함으로써 이 문제를 처리한다. 이 어프로치는 도 15a 및 15b를 참조하여 설명한다.
도 15a 및 15b는 각각 본 발명의 일 실시예에 따라, LDPC 코딩에서 무작위성을 실현하기 위하여 구조화된 액세스를 지원하기 위하여 조직된 메모리의 상부 에지 및 하부 에지의 다이어그램이다. 구성된 액세스는 패리티 검사 행렬의 발생에 초점을 맞춤으로써 정확한 랜덤 코드의 성능을 타협하지 않고 달성될 수 있다. 일반적으로, 패리티 검사 행렬은 검사 노드와 비트 노드를 연결함으로써 지정될 수 있다. 예를 들어, 비트 노드는 예시적인 목적으로 392인 고정 사이즈의 그룹으로 분할될 수 있다. 또한, 예를 들어, 등급 3의 제1비트 노드에 연결된 검사 노드가 a, b, c인 것으로 가정하면, 제2비트 노드에 연결된 검사 노드는 a+p, b+p, c+p이고, 제3비트 노드에 연결된 검사 노드는 a+2p, b+2p, c+2p이고, 여기서, p=(검사 노드의 수)/392이다. 392 비트 노드의 다음 그룹에 대하여, 제1비트 노드에 연결된 검사 노드는 a, b, c와 다르고, 따라서 p의 적절한 선택으로 모든 검사 노드가 동일한 등급을 갖도록 한다. 프리 상수(free constant)에 대한 랜덤 검색이 수행되어 그 결과적인 LDPC 코드가 사이클-4 및 사이클-6 프리가 되도록 한다. 본 발명의 패리티 검사 행렬의 구성적 특성 때문에, 에지 정보는 디코딩 동안 관련 에지 값의 그룹으로의 동시 액세스를 허용하도록 저장될 수 있다.
즉, 본 발명의 어프로치는 검사 노드 및 비트 노드 프로세싱 동안 메모리 액 세스를 이용한다. 이분 그래프(bipartite graph)의 에지의 값은 랜덤 액세스 메모리(RAM) 등의 기억 매체에 저장될 수 있다. 검사 노드 및 비트 노드 프로세싱 동안 정확한 랜덤 LDPC 코드에 대하여, 에지의 값이 랜덤 방식으로 하나씩 액세스될 필요가 있음을 주의한다. 그러나, 이러한 종래의 액세스 스킴은 높은 데이터 레이트 애플리케이션에 대하여 너무 느릴 수 있다. 도 15a 및 15b의 RAM은 관련 에지의 큰 그룹이 하나의 클록 사이클에서 페칭될 수 있는 방식으로 조직되고, 따라서, 이들 값은 소정의 스킴 또는 배열에 따라 메모리에 "함께" 배치된다. 실제적으로, 검사 노드 (및 각각의 비트 모드)의 그룹에 대하여, 정확한 랜덤 코드를 가지더라도, 관련 에지는 RAM내에서 서로 인접하도록 배치될 수 있는 것이 관측되지만, 비트 노드의 그룹(각각 검사 노드)에 인접한 관련 에지는 RAM에 랜덤하게 분산될 것이다. 따라서, 본 발명하에서, "함께"는 패리티 검사 행렬의 설계로부터 기인한다. 즉, 검사 행렬 설계는 비트 노드와 검사 노드의 그룹에 대한 관련 에지가 동시에 함께 RAM에 배치되는 것을 보증한다.
도 15a 및 15b에서 알 수 있는 바와 같이, 각각의 박스는 에지의 값을 포함하고, 이는 다수 비트이다(예를 들어, 6). 본 발명의 일 실시예에 따른 에지 RAM은 2개의 부분, 즉, 상부 에지 RAM(1501; 도 15a) 및 하부 에지 RAM(1503; 도 15b)으로 분할된다. 하부 에지 RAM(1503)은 예를 들어 등급 2의 비트 노드와 검사 노드 사이의 에지를 포함한다. 상부 에지 RAM(1501)은 2보다 큰 등급의 비트 노드와 검사 노드 사이의 에지를 포함한다. 따라서, 모든 검사 비트에 대하여 2개의 인접한 에지는 하부 에지 RAM(1503)에 저장되고, 에지의 나머지는 상부 에지 RAM(1501) 에 저장된다. 예를 들어, 많은 코드 레이트에 대한 상부 에지 RAM(1501) 및 하부 에지 RAM(1503)의 사이즈는 표 1에 주어진다.
Figure 112004006100331-pct00031
표 1에 기초하여, 사이즈 576×392의 에지 RAM은 1/2, 2/3, 3/4 및 5/6의 모든 코드 레이트에 대한 에지 메트릭을 저장하는 데 충분하다.
언급한 바와 같이, 이 예시적인 시나리오하에서, 392 비트 노드와 392 검사 노드의 그룹이 동시에 프로세싱하기 위해 선택된다. 392 검사 노드 프로세싱에 대하여 q=dc-2 연속 행(row)은 상부 에지 RAM(1501)으로부터 액세스되고, 2개의 연속 행은 하부 에지 RAM(1503)으로부터 액세스된다. dc의 값은 특정 코드, 예를 들어, 레이트 1/2에 대하여 dc=7, 레이트 2/3에 대하여 dc=10, 레이트 3/4에 대하여 dc=16, 및 레이트 5/6에 대하여 dc=22에 의존한다. 물론, 다른 코드에 대한 dc 의 다른 값이 가능하다. 이 예에서, q+2는 각각의 검사 노드의 등급이다.
비트 노드 프로세싱을 위하여, 392 비트 노드의 그룹이 등급 2를 가지면, 그들의 에지는 하부 에지 RAM(1503)의 2 연속 행으로 위치지정된다. 비트 노드가 등급 d>2를 가지면, 그들 에지는 상부 에지 RAM(1501)의 일부의 d행에 위치지정된다. 이들 d행의 어드레스는 리드 온리 메모리(ROM) 등의 비휘발성 메모리에 저장될 수 있다. 행 중의 하나의 에지는 392 비트 노드의 제1비트에 대응하고, 또 다른 행의 에지는 392 비트 노드의 제2비트에 대응한다. 또한, 각각의 행에 대하여, 392의 그룹의 제1비트 노드에 속하는 에지의 열 인덱스는 ROM에 저장될 수 있다. 제2, 제3 비트 노드 등에 대응하는 에지들은 "랩 어라운드(wrapped around)" 방식으로 시작 열 인덱스를 따른다. 예를 들어, 행의 j번째 에지가 제1 비트 노드에 속하면, (j+1)번째 에지는 제2 비트 노드에 속하고, (j+2)번째 에지는 제3 비트 노드에 속하고,..., 및 (j-1)번째 에지는 392번째 비트 노드에 속한다.
표 2-5에서, 상부 에지 RAM(1501)의 행 인덱스 및 시작 열 인덱스는 2/3, 5/6, 1/2 및 3/4의 각각의 코드 레이트에 대하여 등급 3 이상의 392 비트 노드의 모든 그룹에 대하여 지정된다. 표 2-5의 각각의 행은 392 비트 노드의 그룹을 나타낸다. 제1수는 행 인덱스를 나타내고 제2수는 시작 열 인덱스를 나타낸다. 예를 들어, 표 2에서, 제1행은 등급 13의 392 비트 노드의 제1그룹에 대한 인접 에지의 어드레스를 완전히 결정한다. 특히, 엔트리 0/0는 392 비트 노드 모두에 대한 제1 인접 에지가 행 번호 0으로 저장되는 것을 표시한다. 또한, 그 행에서, 열 인덱스 0은 제1 비트 노드의 제1 인접 에지에 대한 정보를 전달하고, 열 인덱스 1은 제2 비트 노드 등의 제1 인접 에지에 대한 정보를 전달하고, 최종적으로 열 인덱스 391은 제392 비트 노드의 제1 인접 에지에 대한 정보를 전달한다.
마찬가지로, 엔트리 433/323은 392 비트 노드의 모두에 대한 제2 인접 에지가 행 번호 433으로 저장되는 것을 지정한다. 또한, 그 행에서, 열 인덱스 323은 제1 비트 노드의 제2 인접 에지에 대한 정보를 전달하고, 열 인덱스 324는 제2 비 트 노드의 제2 인접 에지에 대한 정보를 전달한다. 열 인덱스 322는 제329 비트 노드의 제2 인접 에지에 대한 정보를 전달한다.
마찬가지로, 표 2의 제1행의 다른 엔트리는 392 비트 노드의 제1그룹에 대한 나머지 인접 에지의 어드레스를 결정한다. 마찬가지로, 표 2의 제2행의 엔트리는 392 비트 노드의 제2 그룹에 대한 인접 에지의 어드레스를 결정한다.
Figure 112004006100331-pct00032
Figure 112004006100331-pct00033
Figure 112004006100331-pct00034
Figure 112004006100331-pct00035
Figure 112004006100331-pct00036
Figure 112004006100331-pct00037
Figure 112004006100331-pct00038
Figure 112004006100331-pct00039
Figure 112004006100331-pct00040
Figure 112004006100331-pct00041
Figure 112004006100331-pct00042
Figure 112004006100331-pct00043
도 15a 및 도 15b에 도시된 조직에서, 메모리 액세스의 속도는 LDPC 코딩동안 크게 향상된다.
도 16은 본 발명에 따른 일 실시예가 구현되는 컴퓨터 시스템을 나타낸다. 컴퓨터 시스템(1600)은 버스(1601) 또는 통신 정보에 대한 다른 통신 메카니즘, 및 정보를 프로세싱하기 위하여 버스(1601)에 결합된 프로세서(1630)를 포함한다. 컴퓨터 시스템(1600)은, 또한 버스(1601)에 접속되어 프로세서(1603)에 의해 실행될 명령과 정보를 저장하는 랜덤 액세스 메모리(RAM) 또는 다른 동적 기억 장치 등의 메인 메모리(1605)를 포함한다. 메인 메모리(1605)는 또한 프로세서(1603)에 의해 실행되는 명령의 실행동안 일시적인 변수 또는 다른 중간 정보를 저장하는 데 사용될 수 있다. 컴퓨터 시스템(1600)은 또한 프로세서(1603)에 대한 정적 정보 몇 명령을 저장하기 위하여 버스(1601)에 결합된 리드 온리 메모리(ROM; 1607) 또는 다른 정적 기억 장치를 포함한다. 자기 디스크 또는 광학 디스크 등의 기억 장치(1609)는 또한 정보 및 명령을 저장하기 위하여 버스(1601)에 결합된다.
컴퓨터 시스템(1600)은 버스(1601)를 통해 컴퓨터 사용자에게 정보를 디스플레이하기 위한 음극선관(CRT), 액정 디스플레이, 액티브 행렬 디스플레이, 또는 플라즈마 디스플레이 등의 디스플레이(1611)에 결합될 수 있다. 알파벳 및 다른 키를 포함하는 키보드 등의 입력 장치(1613)가 프로세서(1603)에 정보 및 코맨드 선택을 통신하기 위하여 버스(1601)에 결합된다. 다른 유형의 사용자 입력 장치로는, 프로세서(1603)에 방향 정보 및 코맨드 선택을 통신하고 디스플레이(1611)상의 커서 이동을 제어하는 마우스, 트랙볼 또는 커서 방향 키 등의 커서 제어(1615)가 있다.
본 발명의 일실시예에 따르면, LDPC 코드의 발생은 메인 메모리(1605)에 포함된 명령의 배열을 실행하는 프로세서(1603)에 응답하여 컴퓨터 시스템(1600)에 의해 제공된다. 이러한 명령은 기억 장치(1609) 등의 또 다른 컴퓨터 판독가능 매체로부터 메인 메모리(1605)로 판독될 수 있다. 메인 메모리(1605)에 포함된 명령의 배열 실행은 프로세서(1603)가 여기에 기재된 프로세싱 단계를 수행하도록 한다. 멀티프로세싱 배열의 하나 이상의 프로세서는 또한 메인 메모리(1605)에 포함된 명령을 실행하도록 사용될 수 있다. 다른 실시예에서, 하드와이어드(hard-wired) 회로는 본 발명의 실시예를 구현하기 위하여 소프트웨어 명령 대신 또는 소프트웨어 명령과 결합하여 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로 및 소프트웨어의 임의의 특정한 결합으로 제한되지 않는다.
컴퓨터 시스템(1600)은 또한 버스(1601)에 결합된 통신 인터페이스(1617)를 포함한다. 통신 인터페이스(1617)는 로컬 네트워크(1621)에 접속된 네트워크 링크(1619)에 결합하는 2-웨이 데이터 통신을 제공한다. 예를 들어, 통신 인터페이스(1617)는 대응하는 유형의 전화선에 데이터 통신 접속을 제공하는 디지탈 가입자 라인(DSL) 카드 또는 모뎀, 종합 정보 통신망(ISDN) 카드, 케이블 모뎀 또는 전화 모뎀일 수 있다. 또 다른 예로서, 통신 인터페이스(1617)는 호환가능한 LAN에 데이터 통신 접속을 제공하기 위한 근거리 통신망(LAN) 카드(예를 들어, 이더넷(EthernetTM) 또는 비동기 전송 모델(ATM)망용)일 수 있다. 임의의 구현에서, 통신 인터페이스(1617)는 다양한 유형의 정보를 나타내는 디지탈 데이터 스트림을 전달하는 전기, 전자(electromagnetic) 또는 광학 신호를 송신하고 수신한다. 또한, 통신 인터페이스(1617)는 유니버설 시리얼 버스(USB) 인터페이스, PCMCIA(Personal Computer Memory Card International Association) 인터페이스 등의 주변 인터페이스 장치를 포함할 수 있다.
네트워크 링크(1619)는 일반적으로 하나 이상의 네트워크를 통해 다른 데이터 장치에 데이터 통신을 제공한다. 예를 들어, 네트워크 링크(1619)는 로컬 네트워크(1621)를 통해 호스트 컴퓨터(1623)에 접속을 제공하고, 네트워크(1625) 또는 서비스 제공자에 의해 동작하는 데이터 장치에 접속성을 제공한다(예를 들어, 원거리 통신망(WAN) 또는 글로벌 패킷 데이터 통신 네트워크는 통상 "인터넷"이라 지칭됨). 로컬 네트워크(1621)와 네트워크(1625)는 정보 및 명령을 전달하기 위하여 전기, 전자 또는 광학 신호를 사용한다. 컴퓨터 시스템(1600)과 디지탈 데이터를 통신하는 통신 인터페이스(1617)를 통한 및 네트워크 링크(1619) 상의 신호와 다양한 네트워크를 통한 신호는 정보 및 명령을 포함하는 반송파의 예시적인 형태이다.
컴퓨터 시스템(1600)은 메시지를 송신하고 네트워크(들), 네트워크 링크(1619) 및 통신 인터페이스(1617)를 통해 프로그램 코드를 포함하는 데이터를 수신할 수 있다. 인터넷 예에서, 서버(도시하지 않음)는 네트워크(1625), 로컬 네트워크(1621) 및 통신 인터페이스(1617)를 통해 본 발명의 일 실시예를 구현하는 애플리케이션 프로그램에 속하는 요구된 코드를 송신할 수 있다. 프로세서(1603)는 후에 실행될 기억 장치(169) 또는 다른 비휘발성 기억장치에 코드를 수신 및/또는 저장하는 동안 송신된 코드를 실행할 수 있다. 이 방법으로, 컴퓨터 시스템(1600)은 반송파의 형태로 애플리케이션 코드를 얻을 수 있다.
여기에 기재된 용어 "컴퓨터 판독가능 매체"는 실행을 위하여 명령을 프로세서(1603)에 제공하는 데 참여하는 임의의 매체를 지칭한다. 이러한 매체는 비휘발성 매체, 휘발성 매체 및 송신 매체를 포함하는 많은 형태를 취할 수 있으며, 이에 한정되지는 않는다. 비휘발성 매체는 예를 들어 기억 장치(1609) 등의 광학 또는 자기 디스크를 포함한다. 휘발성 매체는 메인 메모리(1605) 등의 동적 메모리를 포함한다. 송신 매체는 버스(1601)를 포함하는 와이어를 포함하여 동축 케이블, 구리 와이어 및 파이버 옵틱스를 포함한다. 송신 매체는 또한 무선 주파수(RF) 및 적외선(IR) 데이터 통신 동안 발생된 음향, 광학 또는 전자기파의 형태를 취할 수 있다. 컴퓨터 판독가능 매체의 일반적인 형태는 예를 들어, 플로피 디스크, 플렉시블 디스크, 하드 디스크, 자기 테이프, 임의의 다른 자기 매체, CD-ROM, CDRW, DVD, 임의의 다른 광학 매체, 펀치 카드, 페이퍼 테이프, 광학 마크 시트, 홀 또는 광학적으로 인식가능한 표시의 패턴을 갖는 임의의 다른 물리적 매체, RAM, PROM, 및 EPROM, FLASH-EPROM, 임의의 다른 메모리 칩 또는 카트리지, 반송파, 또는 컴퓨터가 판독할 수 있는 임의의 다른 매체를 포함한다.
다양한 형태의 컴퓨터 판독가능 매체가 실행을 위한 프로세서에 명령을 제공하는 데 관련될 수 있다. 예를 들어, 본 발명의 적어도 부분을 실행하는 명령은 초기에 원격 컴퓨터의 자기 디스크에 관련될 수 있다. 이러한 시나리오에서, 원격 컴퓨터는 메인 메모리에 명령을 로드하고 모뎀을 이용하여 전화선을 통해 명령을 송신한다. 로컬 컴퓨터 시스템의 모뎀은 전화선 상의 데이터를 수신하고 적외선 송신기를 사용하여 데이터를 적외선 신호로 변환하고 적외선 신호를 개인 휴대 정보 단말기(PDA) 및 랩탑 등의 휴대용 컴퓨팅 장치로 송신한다. 휴대용 컴퓨팅 장치 상의 적외선 검출기는 적외선 신호에 의해 전달되는 정보와 명령을 수신하고 버스 상에 데이터를 배치한다. 버스는 데이터를 메인 메모리로 전달하고, 프로세서는 명령을 검색하고 실행한다. 메인 메모리에 의해 수신된 명령은 프로세서에 의한 실행 전 또는 후에 기억 장치에 선택적으로 저장될 수 있다.
따라서, 본 발명의 다양한 실시예는 인코더 및 디코더를 간략화하기 위하여 구조화된 저밀도 패리티 검사(LDPC) 코드를 발생하는 어프로치를 제공한다. LDPC 코드의 구조는 패리티 검사 행렬을 하부의 삼각형으로 제한함으로써 제공된다. 또한, 어프로치는 송신 비트에 대한 LDPC 코드의 능력을 보호하는 동일하지 않은 에러를 사용하여 고차 변조 배치(8-PSK(위상 시프트 키잉))의 더 취약한 비트에 추가의 에러 보호를 제공할 수 있다. 디코딩 프로세스는 각각의 디코더 반복 또는 몇 개의 디코더 반복 후에 LDPC 디코더에 신호 배치 비트 메트릭을 반복적으로 재생성하는 것을 포함한다. 상술한 어프로치는 성능을 희생하지 않고 복잡성을 감소시키는 이점을 산출한다.
본 발명은 다수의 실시예 및 구현예와 결합하여 설명되었지만, 본 발명은 이에 한정되는 것은 아니며, 첨부된 청구항의 범위내의 다양한 변경 및 동등 배열을 커버한다.

Claims (22)

  1. 저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 방법으로서,
    상기 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 에지 값을 검색하는 단계 - 상기 에지 값은 비트 노드와 검사 노드의 관계를 지정하고, 에지 값 세트의 동시 검색을 허용하는 소정의 스킴(scheme)에 따라 저장됨 -; 및
    검색된 에지 값에 기초하여 상기 LDPC 코딩 신호에 대응하는 디코딩 신호를 출력하는 단계
    를 포함하는 디코딩 방법.
  2. 제1항에 있어서, 상기 검색 단계의 에지 값은 상기 소정의 스킴에 따라 메모리(1501, 1503)에 저장되고, 상기 소정의 스킴은 상기 에지 값 세트에 대한 인접하는 물리적 메모리 위치를 지정하는 디코딩 방법.
  3. 제2항에 있어서, 상기 메모리(1501, 1503)는 상기 비트 노드의 등급에 따라 분할되는 디코딩 방법.
  4. 제3항에 있어서, n 등급의 비트 노드를 갖는 에지 값은 메모리(1501, 1503)의 제1부분에 저장되고, n 등급보다 큰 비트 노드를 갖는 에지 값은 메모리(1501, 1503)의 제2부분에 저장되는 디코딩 방법.
  5. 제2항에 있어서, 상기 메모리(1501, 1503)의 어드레스는 리드 온리 메모리(ROM)에 저장되는 디코딩 방법.
  6. 제2항에 있어서, 상기 에지 값 세트는 상기 메모리(1501, 1503)에 결합된 프로세서의 단일 클록 사이클에서 검색되고, M 비트 노드 또는 M 검사 노드의 그룹에 인접하며, 상기 M은 병렬 프로세싱 엔진의 수인 디코딩 방법.
  7. 제2항에 있어서, 에지의 인접하는 배치는 패리티 검사 행렬에 제한을 부과하는 디코딩 방법.
  8. 제1항에 있어서, 상기 LDPC 코딩 신호는 8-PSK(Phase Shift Keying), 16-QAM(Quadrature Amplitude Modulation), 16-APSK(Amplitude Phase Shift Keying), 32-APSK 및 QPSK(Quadrature Phase Shift Keying) 중의 하나를 포함하는 신호 배치(constellation)에 따라 변조되는 디코딩 방법.
  9. 제1항에 있어서, 상기 검색 단계에서의 상기 에지 값 세트는 고정 사이즈인 디코딩 방법.
  10. 저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 명령을 포함하는 컴퓨터 판독가능 매체로서, 상기 명령은 실행시 하나 이상의 프로세서가 제1항에 기재된 방법을 수행하도록 하는 컴퓨터 판독가능 매체.
  11. 저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 디코더로서,
    상기 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 에지 값을 검색하는 수단;
    에지 값 세트의 동시 검색을 허용하는 소정 스킴에 따른 에지 값을 저장하는 메모리(1501, 1503) - 상기 에지 값은 비트 노드와 검사 노드의 관계를 지정함 -; 및
    검색된 에지 값에 기초하여 상기 LDPC 코딩 신호에 대응하는 디코딩 신호를 출력하는 수단
    을 포함하는 디코더.
  12. 제11항에 있어서, 상기 소정의 스킴은 상기 에지 값 세트에 대한 인접하는 물리적 메모리 위치를 지정하는 디코더.
  13. 제11항에 있어서, 상기 메모리(1501, 1503)는 상기 비트 노드의 등급에 따라 분할되는 디코더.
  14. 제11항에 있어서, n 등급의 비트 노드에 연결된 에지 값은 메모리(1501, 1503)의 제1부분에 저장되고, n 등급보다 큰 비트 노드에 연결된 에지 값은 메모리(1501, 1503)의 제2부분에 저장되는 디코더.
  15. 제11항에 있어서, 상기 구조화된 패리티 검사 행렬은 상기 패리티 검사 행렬의 서브-행렬에 제한을 부과하는 디코더.
  16. 제11항에 있어서, 상기 LDPC 코딩 신호는 8-PSK(Phase Shift Keying), 16-QAM(Quadrature Amplitude Modulation), 16-APSK(Amplitude Phase Shift Keying), 32-APSK 및 QPSK(Quadrature Phase Shift Keying) 중의 하나를 포함하는 신호 배치(constellation)에 따라 변조되는 디코더.
  17. 제11항에 있어서, 상기 메모리(1501, 1503)의 어드레스를 저장하는 리드 온리 메모리(ROM)를 더 포함하는 디코더.
  18. 제11항에 있어서, 상기 메모리(1501, 1503)에 결합된 프로세서를 더 포함하고, 상기 에지 값 세트는 상기 프로세서의 단일 클록 사이클에서 검색되고, M 비트 노드 또는 M 검사 노드의 그룹에 인접하고, M은 병렬 프로세싱 엔진의 수인 디코더.
  19. 저밀도 패리티 검사(LDPC) 코딩 신호를 디코딩하는 LDPC 디코더에 의해 액세스가능한 메모리로서,
    상기 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 제1그룹의 에지 값을 저장하는 수단 - 상기 제1그룹의 에지는 n 등급의 비트 노드에 연결됨 -; 및
    상기 LDPC 코딩 신호를 생성하는 데 사용되는 구조화된 패리티 검사 행렬과 관련된 제2그룹의 에지 값을 저장하는 수단 - 상기 제2그룹의 에지는 n 등급보다 큰 비트 노드에 연결되고, 제1그룹 또는 제2그룹으로부터의 에지 값 세트는 디코딩 신호를 출력하기 위하여 검색됨 -
    를 포함하는 메모리.
  20. 제19항에 있어서, 상기 소정의 스킴은 인접하는 물리적 메모리 위치를 지정하는 메모리.
  21. 제20항에 있어서, 에지의 인접 위치지정(contiguous placement)은 패리티 검사 행렬에 제한을 부과하는 메모리.
  22. 제19항에 있어서, 상기 LDPC 코딩 신호는 8-PSK(Phase Shift Keying), 16-QAM(Quadrature Amplitude Modulation), 16-APSK(Amplitude Phase Shift Keying), 32-APSK 및 QPSK(Quadrature Phase Shift Keying) 중의 하나를 포함하는 신호 배치(constellation)에 따라 변조되는 메모리.
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