KR20030005414A - 복수의 데이터 비트로 구성된 스트림을 변환 및디코딩하는 방법 및 장치, 신호와, 기록매체 - Google Patents

복수의 데이터 비트로 구성된 스트림을 변환 및디코딩하는 방법 및 장치, 신호와, 기록매체 Download PDF

Info

Publication number
KR20030005414A
KR20030005414A KR1020027016092A KR20027016092A KR20030005414A KR 20030005414 A KR20030005414 A KR 20030005414A KR 1020027016092 A KR1020027016092 A KR 1020027016092A KR 20027016092 A KR20027016092 A KR 20027016092A KR 20030005414 A KR20030005414 A KR 20030005414A
Authority
KR
South Korea
Prior art keywords
channel
parity check
code
words
data bits
Prior art date
Application number
KR1020027016092A
Other languages
English (en)
Inventor
코에네빌렘엠.제이.엠.
포지디스카랄람포스
베르그만스요하네스더블유.엠.
Original Assignee
코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GB0107950A external-priority patent/GB0107950D0/en
Application filed by 코닌클리케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리케 필립스 일렉트로닉스 엔.브이.
Publication of KR20030005414A publication Critical patent/KR20030005414A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
    • H03M5/145—Conversion to or from block codes or representations thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

본 발명은, 다수의 채널 코드들 Cst, Cpc를 사용하여 이진 정보신호(2)의 데이터 비트들의 스트림을 제약을 받는 이진 채널신호(3)의 데이터 비트들의 스트림으로 변환하는 방법 및 장치에 관한 것이다. 높은 코딩 레이트를 위해 설계된 표준 코드 Cst이외에, 제약을 받는 이진 채널신호(3)에 부과된 특정한 소정의 패리티 검사 제약의 실현을 허용하는 패리티 검사 허가 코드 Cpc가 사용된다. 이와 같은 패리티 검사 제약은 채널의 소정의 오류 사상과 관련된다. 패리티 검사 허가 코드 Cpc의 사용량은 특정한 오류 사상을 방지하기 위한 필요성에 의존한다. 또한, DC 제어를 위해 본 방법에서는 다른 채널 코드 Csub가 사용될 수도 있다. 더구나, 본 발명은 대응하는 신호, 기록매체와, 디코딩 방법 및 장치에 관한 것이다.

Description

복수의 데이터 비트로 구성된 스트림을 변환 및 디코딩하는 방법 및 장치, 신호와, 기록매체{METHODS AND DEVICES FOR CONVERTING AS WELL AS DECODING A STREAM OF DATA BITS, SIGNAL AND RECORD CARRIER}
본 발명은, 이진 정보신호의 연속적인 복수의 사용자 워드들의 시퀀스의 데이터 비트들의 스트림을 제약을 받는 이진 채널신호의 연속적인 복수의 채널어들의 시퀀스의 데이터 비트들의 스트림으로 변환/인코딩하는 방법 및 장치와, 제약을 받는 이진 채널 신호의 연속적인 복수의 채널어들의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호의 연속적인 복수의 사용자 워드들의 시퀀스의 데이터 비트들의 스트림으로 디코딩하는 방법 및 장치에 관한 것이다. 더구나, 본 발명은, 이와 같은 방법을 수행한 후에 얻어진 제약을 받는 이진 채널신호의 데이터 비트들의 스트림을 포함하는 신호와, 이와 같은 신호가 그 위에 기록된 기록매체에 관한 것이다.
저장채널에 대한 종래의 코딩 방식에서는, 에러정정 코딩(ECC)과 변조 코딩의 블록들이 공통적인 기능을 갖지 않는다. 변조 코드는, 일반적으로 그것의 dk 제약을 특징으로 하는 런길이 제한된(run-length limited: RLL) 코드로서, 격심한 심볼간 간섭 상태에서도 비트검출 성능을 향상시키고, 타이밍 복원을 할 수 있도록 설계된다. 상기한 EC 코드는, 일반적으로 (바이트 기반의) 리드-솔로몬 코드로서, 채널의 모든 에러들, 즉 신호 파형으로부터 채널 비트스트림을 유도하는 비트 검출과정에서의 결함으로 인해 발생하는 랜덤 에러들과, 디스크 표면 상의 스크래치, 먼지 등에 기인한 버스트 에러들을 처리해야만 한다.
랜덤 에러들은 대부분 1 비트의 거리에 걸쳐 RLL 채널 비트스트림 내부에서 전이(transition)의 시프트의 형태를 종종 갖는다. 따라서, 이와 같은 에러들은 매우 한 부분에 집중되어, 복조 후에, ECC 디코더에 의해 정정되어야 하는 단지 1개(또는 2개)의 잘못된 심볼(들)(바이트들)을 제공한다. ECC 디코더에 의해 한 개의 잘못된 심볼(바이트)의 정정은 2개의 패리티 심볼들(바이트들)의 중복성(redundancy)을 필요로 한다. 이에 반해, 채널 비트스트림 레벨에서의 패리티 검사를 포함시키는 것은 랜덤 에러에 대해 동등한 에러정정 능력을 제공할 수 있는 있지만, 훨씬 더 낮은 오버헤드에서만 제공할 수 있다.
에러정정 코딩과 변조 코딩의 조합은 전체적인 효율과 성능 면에서 상당히 유리하기 때문에, 이와 같은 구성은 코딩과 관련된 문헌들, 예를 들면 Y. Saitoh, I. Ibe, H. Imai, "Peak-Shift and Bit Error-Correction with Channel Side Information in Runlength-Limited Sequences", 10th Int. Symp. Applied Algebra, Algebraic Algorithms and Error-Correcting Codes, vol. AAECC-10, pp.304-315, 1993 및 P. Perry, M.-C. Lin, Z. Zhang, "Runlength-Limited Codes for Single Error-Detection with Mixed Type Errors", IEEE Trans. Inform. Theory, vol. 44, pp. 1588-1592, July 1998에서 상당히 많이 다르고 있었다는 것을 알 수 있다.
패리티 검사 코딩은 비트 검출기에 의해 남겨진 가장 두드러진 에러 패턴들에 중점을 두고 있다. 자기 기록 채널에 대해, Perry et al(상기한 문헌 참조)에보고된 것과 같은 패리티 검사 코딩은, dk 비트스트림이 디스크 상에 기록되는 상황을 고려한다. dk 비트스트림은 전이 위치에서는 '1' 비트를 갖고, 다른 위치에서는 '0' 비트를 갖는다. 자기 기록 채널에 대한 가장 중요한 형태의 랜덤 에러들 중에서 한가지는, '1' 비트가 (좌측 또는 우측으로) 시프트되는 피크 시프트 에러와, '0'이 '1'이 되거나 역으로 되는 불용(drop-in) 및 손실(drop-out) 에러이다. 광학 기록 채널에 대해서는, dk 비트 스트림이 적분기 모듈로(modulo) 2인 1T 프리코더를 통과하며, 이것은 디스크 상에 기록되는 RLL 비트스트림을 발생한다. 그 결과, RLL 비트스트림은 마크들(또는 피트들)에서는 '1' 비트를 갖고, 비마크(non-mark)들(또는 랜드들)에서는 '0' 비트를 갖는다. 광학 기록에서, 가장 중요한 랜덤 에러은 전이 시프트들로서, 이것은 전이의 좌측 및 우측에 있는 런길이들이 1 (또는 그 이상의) 비트(들)만큼 각각 길어지거나 짧아지게 한다. dk 비트스트림과 RLL 비트스트림 사이에 있는 1T 프리코더로 인해, RLL 비트스트림의 전이 에러가 dk 비트스트림의 피크 시프트 에러와 동일하게 된다.
에러검출 및 에러정정 능력을 갖는 RLL 코딩 방식은 Perry et al(상기한 문헌 참조)에 기재되어 있는데, 이때 RLL 인코더로부터 발생된 채널 비트스트림은 일정한 길이를 갖는 복수의 정보 세그먼트로 파싱된다. 각 쌍의 정보 세그먼트들 사이에, 패리티 블록이 삽입된다. 정보 세그먼트와 그 다음의 패리티 블록의 조합은 코드 세그먼트로 불린다. 구성에 의해, 이와 같은 코딩 방식(이하, 파싱 방식으로 불린다)는 계층적인 형태를 갖는데, 즉 정보 부분이 패리티 부분과 분리된다. 다음의 특성을 만족시켜야 할 필요가 있다: 패리티 블록과 이에 앞선 정보 세그먼트 및그 뒤에 오는 정보 세그먼트와의 연결이 RLL 제약을 위반하지 않아야 하며, 패리티 블록은 각각의 코드 세그먼트에 대해 소정의 값을 가져야만 하는 패리티 검사 제약을 통해 에러제어를 가능하게 하여야 한다.
Perry et al(상기 문헌 참조)은 자기 기록 채널에 대해 혼합 형태의 에러를 고려하였는데, 즉 이 에러는 단일 비트 시프트 에러, 또는 손실 또는 불용 에러일 수 있다. 이들은, 한 개의 혼합 형태의 에러를 검출하기 위해서는, 2d+3개의 채널 비트의 길이가 필요하다는 것을 규명하였다.
파싱 방식의 주된 이점은 그것의 간단하면서도 계층적인 구조에 있다. 한일 에러의 검출을 위한 사용자 비트의 항목으로 측정된 오버헤드는 (2d+3)R과 같으며, 이때 R은 RLL 코드의 레이트이다. 에러의 배치는 Saitoh et al(상기 문헌 참조)에 의해 개시된 것과 같이 채널 보조 정보를 사용하여 수행된다. 표준 ECC에 의해 랜덤 에러를 정정하는데 필요한 2 패리티 바이트의 오버헤드에 비해, 파싱 방식은 4.5배 작은 오버헤드를 필요로 한다.
연결된 패리티 검사 코딩은 에러검출 및 에러정정 능력을 갖는 또 다른 형태의 RLL 코딩 방식이다. 이것은 S. Gapalaswamy, J. Bergmans, "Modified Target and Concatenated Coding for d=1 Constrained Magnetic Recording Channels", Proceedings of the IEEE International Conference on Communications, New Orleans, USA, June 18-22, 2000, pp. 89-93; H. Sawaguchi, M. Kondou, N. Kobayashi, S. Mita, "Concatenated Error Correction Coding for High-Order PRML Channels", Proceedings of Globecom 1998, Sidney, pp. 2694-2699; 및 H.Sawaguchi, S. Mita, "Soft-Output Decoding for Concatenated Error Correction in High-Order PRML Channels", Proceedings of the IEEE International Conference on Communications, Vancouver, Canada, June 6-10, 1999, pp. 1632-1637.
이와 같은 방식은 표준 RLL 인코더를 사용하여 인코딩된 사용자 데이터의 세그먼트들을 고려한다. 각각의 인코딩된 세그먼트에 대해, 패리티 검사값이 산출된다. 패리티 검사 비트들이 별개로 RLL 인코딩되어, 세그먼트의 RLL 채널 비트스트림에 첨가된 후, 다음 세그먼트가 인코딩된다. 연결된 패리티 검사 코딩 방식(이하, 연결 방식으로 부른다)의 주된 이점은 그것의 효율로서, 패리티 검사 비트는 1/Cd,k채널 비트들을 필요로 하며, 이때 Cd,k는 (d,k) 제약을 받는 시퀀스들의 용량이다. 일례로서, 레이트 R≒0.5인 d=2 RLL 코드에 대해, Perry et al(상기 문헌 참조)의 파싱 방식과 비교하였을 때, 3.5배의 효율 이들이 패리티 검사 비트당 실현된다.
그러나, 2가지 단점이 존재한다. 첫째, 채널 비트스트림으로부터 곧바로 패리티 검사 제약을 검사할 수는 없으며, 그 대신에, 채널 비트스트림의 사용자 데이터 부분의 패리티 검사 제약들의 위반을 조사할 수 있기 전에, 먼저 패리티 검사 비트에 대응하는 채널 비트들을 복조하는 것이 필요하다. 두 번째, 패리티 검사 비트에 대응하는 채널 비트스트림의 부분은 패리티 검사에 의해 보호되지 않는다. 이 부분에서 채널 에러가 발생한 경우에, 잘못된 패리티 검사 비트들이 복조되고, 이들은 채널 비트스트림의 사용자 데이터 부분에 원치않는 정정을 일으키게 된다. 따라서, 패리티 검사 비트들이 패리티 검사에 의해 보호되지 않는 것으로 인해, 에러전파의 가능성이 존재한다.
결국, 본 발명의 목적은, 변조 코드의 에러 검출/정정 특성을 향상시키는데 있다.
상기한 목적은, 이진 정보신호의 연속적인 복수의 사용자 워드들의 시퀀스의 데이터 비트들의 스트림을 채널을 통해 전송하고자 하는 제약을 받는 이진 채널신호의 연속적인 복수의 채널어들의 시퀀스의 데이터 비트들의 스트림으로 변환하는 방법에 있어서,
a) 상기 이진 정보신호 및/또는 상기 제약을 받는 이진 채널신호는 패리티 검사 세그먼트들로 불리는 채널신호 세그먼트들로 분할되고, 상기 패리티 검사 세그먼트들의 각각은 제 1 부분과 제 2 부분으로 분할되며,
b) 상기 제 1 부분은 1개 이상의 채널 코드들로 구성된 제 1 세트 중에서 선택된 코드를 사용하여 얻어지고, 상기 제 1 세트는 제 1 형태의 채널 코드를 포함하며,
c) 상기 제 2 부분은 1개 이상의 채널 코드들로 구성된 제 2 세트 중에서 선택된 코드를 사용하여 얻어지고, 상기 제 2 세트는 상기 패리티 검사 세그먼트들에 부과된 소정의 패리티 검사 제약을 실현하기 위한 패리티 검사 허가(enabling) 코드로서 설계되는 적어도 한 개의 제 2 형태의 채널 코드를 포함하며, 상기 패리티 검사 제약은 상기 채널의 소정의 오류 사상(error event)과 관련되는 것을 특징으로 하는 변환방법을 제공함으로써 달성된다.
이때, 용어 "코드들의 세트"는 광의의 의미로 사용되는데, 즉, 이와 같은 세트는 1개의 코드만으로 구성되거나, 이와 같은 세트는 복수의 코드들로 구성될 수 있다.
또한, 상기한 목적은, 이진 정보신호의 연속적인 복수의 사용자 워드들의 시퀀스의 데이터 비트들의 스트림을 제약을 받는 이진 채널신호의 연속적인 복수의 채널어들의 시퀀스의 데이터 비트들의 스트림으로 인코딩하고, 이와 같은 방법을 수행하는 청구항 14 및 15에 기재된 대응하는 인코딩장치를 제공함으로써 달성된다.
상기한 목적은, 이와 같은 방법을 실행한 후 얻어진 제약을 받는 이진 채널신호의 데이터 비트들의 스트림을 포함하는 신호를 제공함으로써 얻어진다.
더구나, 상기한 목적은, 이와 같은 신호가 트랙에 기록된 기록매체에 있어서, 정보 패턴들이 신호 부분들을 표시하고, 이들 정보 패턴들이 트랙의 방향으로 교번하는 제 1 및 제 2 부분들을 포함하며, 제 1 부분들은 검출가능한 특성을 제공하고, 제 2 부분들은 제 1 특성과 구별가능한 검출가능한 특성을 제공하며, 제 1 특성을 갖는 부분들은 제 1 논리값을 갖는 비트 셀들을 표시하고, 제 2 특성을 갖는 부분들은 제 2 논리값을 갖는 비트 셀들을 표시하는 것을 특징으로 하는 기록매체에 의해 달성된다.
또한, 상기한 목적은, 제약을 받는 이진 채널 신호의 연속적인 복수의 채널어들의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호의 연속적인 복수의 사용자 워드들의 시퀀스의 데이터 비트들의 스트림으로 디코딩하는 방법에 있어서, 이와 같은 신호를 제 1 및 제 2 값을 갖는 비트들의 비트열로 변환하는 단계를 포함하고, 상기 신호는 길이 m의 채널어들을 포함하며, 이때 m은 m1이거나, m은 m2이거나, m은 m3이며, 상기 비트열은 n-비트 정보어들을 포함하는 것을 특징으로 하는 디코딩방법을 제공함으로써 달성된다.
이때, 본 발명의 가장 일반적인 형태에서는, 서로 다른 채널 코드들에 대해 사용된 정보어들의 길이가 서로 다를 수 있다는 점에 주목하기 바란다.
더구나, 상기한 목적은, 제약을 받는 이진 채널신호의 데이터 비트들의 스트림을 이진 정보신호의 데이터 비트들의 스트림으로 디코딩하며 상기한 인코딩/변환방법에 적합한 청구항 20 또는 21에 따른 디코딩방법을 제공함으로써 달성된다.
또한, 상기한 목적은, 제약을 받는 이진 채널신호의 연속적인 복수의 채널어들의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호의 연속적인 복수의 사용자 워드들의 시퀀스의 데이터 비트들의 스트림으로 디코딩하는 청구항 26 또는 27에 따른 장치를 제공함으로써 달성된다.
본 발명에 따르면, 런길이 제한된(RLL) 변조 코드들의 조합에 근거한 또 다른 패리티 검사 코딩 방식이 사용된다. 이와 같은 코딩 방식은 에러 제어를 RLL 변조 코드들과 결합한다. 이러한 코딩 방식은 "콤비-코드(combi-code)"로 불린다. 이것은, W. Coene, "Combi-Codes for DC-Free Runlength-Limited Coding", IEEE Trans. Cons. Electr., vol. 46, pp. 1082-1087, Nov. 2000에 기재된 DC가 없는 RLL 코딩의 구조에 도입되었던 콤비-코드 방식과 유사한 RLL 코드들의 조합을 이용한다.
본 발명의 주된 착상은, 제 1 형태의 채널 코드, 즉 표준 코드, 특히 주 RLL코드와, 제 2 형태의 채널 코드, 특히, 패리티 검사 허가 코드, 즉 채널 코드에 부과된 소정의 패리티 검사 제약을 실현하도록 허용하는 코드로서 지정된 RLL 코드를 함께 사용하는 것이다. 이에 따르면, 이와 같은 제약이 소정의 오류 사상을 참조하게 된다.
패리티 검사 허가 코드는 코드 세그먼트의 패리티 검사 제약을 소정의 값으로 설정하는데 사용된다.
따라서, 패리티 검사 제약이 채널 코드에 통합되어, 최신의 파싱 방식 및 연결 방식과는 반대의 통합된 패리티 검사 코드를 생성하게 된다. 이와 같은 통합은, 높은 코딩 효율을 달성하며, 에러전파를 피하여 에러정정/검출 코드들의 특성을 향상시킬 수 있도록 한다.
바람직하게는, DC 제어용으로, 제 3 코드인 대체 코드(substitution code)가 사용된다.
따라서, 바람직한 인코딩방법에 제공되는데, 이때
a) 상기 이진 정보신호 및/또는 상기 제약을 받는 이진 채널신호는 제 1 분할과정에 따라 제 1 형태의 채널신호 세그먼트들로 분할되고 제 2 분할과정에 따라 상기 패리티 검사 세그먼트들인 제 2 형태의 채널신호 세그먼트들로 분할되며, 이들 양자의 분할과정은 채널 코드들의 반복 방식을 구성하고,
b) 상기 제 1 형태의 채널신호 세그먼트들은 제 1 세트의 채널 코드들을 사용하여 얻어지고, 상기 제 1 세트는 제 3 형태의 채널 코드를 더 포함하며,
b1) 상기 제 1 형태의 채널 코드는 상기 사용자 워드들의 데이터 비트들을 상기 채널어들의 데이터 비트들로 변환하는데 사용되고,
b2) 상기 제 3 형태의 채널 코드는 상기 사용자 워드들의 데이터 비트들을 상기 채널어들의 데이터 비트들로 변환하며 상기 제약을 받는 이진 채널신호에 대해 DC 제어를 실현하고,
c) 상기 제 2 형태의 채널신호 세그먼트들은 상기 제 2 세트의 채널 코드들을 사용하여 얻어지며, 상기 제 2 세트는 상기 제 1 세트의 채널 코드들과 상기 적어도 한 개의 제 2 형태의 채널 코드를 포함하고,
d) 상기 제 1 형태의 채널신호 세그먼트들과 관련된 상기 사용자 워드들의 데이터 비트들은 상기 반복 방식에 따라 상기 제 2 형태의 채널 코드를 사용하여 인코딩되는 것을 특징으로 한다.
더구나, 청구항 16에 기재된 대응하는 장치, 청구항 25에 기재된 대응하는 디코딩 방법과, 청구항 28에 기재된 대응하는 디코딩 장치가 제공된다.
이들 모든 3가지 형태의 코드들은 공통적으로 구성되므로, 이들 코드들의 채널어들이 자유롭게 연결될 수 있다. 이와 같은 반복 방식은, 제 2 형태의 채널신호 세그먼트들 중에서 한 개의 세그먼트에 있는 사용자 워드들 중에서 한 개가 제 2 형태의 채널 코드들(Cpc) 중에서 한 개를 사용하여 언제 인코딩해야 하는지를 표시한다. 콤비-코드들을 통한 패리티 검사는, 2가지 다른 방식에 대한 이점인, 간단함, 높은 코딩 효율과 에러전파가 없음을 결합한다.
또 다른 이점은, 단일 비트 전이 시프트 에러(single bit transition shifterror: SBTSE)의 경우에 대한 에러정정에 필요한 오버헤드가 본 발명에 의해 제안된 방식에 의해 단일 비트로 줄어들 수 있다는 것이다.
콤비-코드들을 사용한 패리티 검사 코딩은, 연결 방식과 유사한 높은 효율을 제공하면서도, 전술한 모든 문제점을 해소한다. 응용예에 대해서는, 단일 비트 전이 시프트 에러가 주된 에러 패턴인 광학기록에 초점을 맞추어 설명한다.
본 발명의 또 다른 바람직한 형태는 종속항에 기재되어 있다.
본 발명의 발명내용은 다음의 첨부도면을 참조하여 주어지는 이하의 실시예로부터 더욱 명백해질 것이다:
도 1은 사용자 워드 1 내지 M-1에 대한 "표준" 패널 코드 Cst와 사용자 워드 M에 대한 "패리티 검사 허가" 코드 Cpc를 갖는 M개의 사용자 워드로 구성된 코드 세그먼트의 구조를 나타낸 것이고,
도 2는 (2 계층을 갖는) 계층적 패리티 검사 코딩 방식을 나타낸 것이며,
도 3은 대체 코드 Csub와 패리티 검사 허가 코드 Cpc의 반복 방식을 나타낸 것이고,
도 4는 (d=2,k=10) 패리티 검사 p2에 대한 채널어들의 팬아웃(Fan-Out)을 나타낸 제 1 표이고,
도 5는 (d=1,k=8) 패리티 검사 p2에 대한 채널어들의 팬아웃을 나타낸 제 2 표이며,
도 6은 (d=2,k=10) 패리티 검사 p4에 대한 채널어들의 팬아웃을 나타낸 제 1 표이고,
도 7은 SBTSE 검출을 위해 런길이 푸시백 검출(RPD) 비트 검출기와 종속접속하여 p2방식이 사용되고, 위상 에러(p2-P) 및 로컬 확률(local likelihood)(p2-L)이 채널 보조 정보로서 사용될 때의 d=2, k=10 코딩에 대한 다양한 검출기들의 비트 에러율 성능을 나타낸 것이며,
도 8은 p2및 p4방식이 비터비 비트 검출기와 종속접속하여 패리티 검사 디코딩을 위해 사용되고, 로컬 확률만이 채널 보조 정보로서 사용될 때의 d=2, k=10 코딩에 대한 다양한 검출기들의 비트 에러율 성능을 나타낸 것이다.
이하, 콤비-코드를 사용한 패리티 검사 코딩 방식의 일반적인 개념을 설명한다.
참조를 위해 본 명세서 내부에 통합된 Perry et al(상기 문헌 참조)의 코딩 방식과 유사하게, 본 발명은, 채널 비트스트림에 있는 코드 세그먼트들을 식별하고자 하지만, 이 경우에, 코드 세그먼트는 M개의 사용자 워드(ECC가 바이트들에 기반을 두고 있는 경우에 이것은 보통 바이트들이다)의 시퀀스와 일치하는 채널 비트스트림의 일부로서 정의된다. 각각의 코드 시퀀스에 대해, 본 발명은, 이 코드 세그먼트의 dk 제약을 받는 채널 비트스트림에 적용되는 한 개 또는 1 세트의 패리티 검사 조건을 실현하고자 한다.
이하에서는, 단일 비트의 비트 에러에 대한 패리티 검사에 초점을 둔다.
도 1은 이진 정보신호 BIS의 연속적인 복수의 사용자 워드(2)의 시퀀스의 데이터 비트들의 스트림을 포함하는, 패리티 검사 세그먼트로 불리는 코드 세그먼트(1)의 구조를 나타낸 것이다. 패리티 검사 세그먼트(1)는 제 1 부분 S1 및 제 2 부분 S2로 분할된다.
데이터 비트의 스트림은 제약을 받는 이진 채널신호 CBCS의 연속적인 채널어들(3)의 시퀀스의 데이터 비트들의 스트림으로 변환된다. 본 발명에 따른 방식은 적어도 2개의 채널 코드 Cst, Cpc를 포함하며, 이들은 모두 전체 사용자 워드들(2)을 대응하는 채널어들(3)로 맵핑한다. Cst로 나타낸 첫 번째 코드는 '표준' RLL 코드로서, 높은 코딩 효율을 갖도록 설계된다. 마지막 사용자 워드를 제외한 모든 사용자 워드들(2)은 코드 Cst를 사용하여 Nst채널 비트의 길이를 갖는 채널어들(3)로 인코딩된다. 따라서. 패리티 검사 세그먼트(1)의 첫 번째 부분 S1이 얻어진다. 패리티 검사 세그먼트(1)의 두 번째 부분 S2는 특수한 코드, 즉 Cpc로 표시된 패리티 검사 허가 코드에 의해 얻어진다. 이와 같은 코드는 패리티 검사 세그먼트(1)에 있는 마지막 사용자 워드(2)를 위해서만 사용된다. 따라서, 두 번째 부분 S2는 1개의 채널어만을 포함한다. Cpc에 대한 채널어(3)는 Npc채널어를 갖는다.
코드 Cpc는 채널어들(3)의 세트 중에서 한 개의 워드인 채널어(3)로 사용자 워드(2)를 맵핑한다. 채널어들(3)의 세트는, 만족시킬 필요가 있는 각각의 패리티검사 조건에 대해 적어도 2개의 채널어들(3)을 포함한다. 실제 채널어(3)의 선택은, 전체 코드 세그먼트(1)에 대한 패리티 검사 조건을 소정의 값으로 설정하도록 의도된다.
패리티 검사 코딩의 계층적 방식을 이하에서 설명하는데, 이것은 한 개보다 많은 형태의 비트 에러를 위해 사용된다.
일반적으로, 비트 검출시에 발생되는 비트 에러들은 단일 형태를 갖지 않는다. 도 1에 도시된 방식은 가장 두드러진 비트에러 패턴만을 다룬다. 패리티 검사 코딩에 대한 계층적 방식에서, 본 발명은 주요한 오류 사상들의 세트만을 처리하여, 그들의 발생 확률에 따라 그것들을 정렬한다. 예를 들면, d=2 RLL 코딩에 있어서, 런길이 푸시백 비트 검출기(참조: 예를 들면 EP 0 885 4999 A2 및 Nakagawa, H. Ino and Y. Shimpuku, "A Simple Detection Method for RLL Codes(Run Detector)", IEEE Trans. on Magnetics, vol. 33, no. 5, pp. 3262-3264, Sept. 1997, 이들 두 개의 참고문헌은 참조를 위해 본 명세서에 통합된다)에 의해 뒤에 남겨진 가장 두르러진 에러 패턴은 다음과 같다:
- 단일 비트 전이 시프트 에러, 및
- 시프트된 3T(최소 런길이) 에러.
도 2는 계층적인 패리티 검사 코딩 체계를 나타낸 것이다. 간략을 기하기 위해, 가장 많은 가능한 오류 사상과 두 번째로 가장 많은 가능한 오류 사상을 갖는 경우를 생각한다. 이들 2가지 형태의 오류 사상에 대해, 패리티 검사 조건이 설계될 수 있으며, 관련된 패리티 검사 허가 코드들, Cpc,1및 Cpc,2가 각각 구성될 수 있다. Cpc,1및 Cpc,2는 가장 두드러진 형태의 오류 사상과 두 번째로 가장 두드러진 형태의 오류 사상에 대한 패리티 검사 허가 코드를 나타내며, 어떤 코드로 표시되지 않은 사용자 워드들(2)은 "표준" 코드, Cst를 사용하여 인코딩된다. 두 번째 에러 패턴의 확률이 첫 번째 에러 패턴보다 (훨씬) 작을 수 있기 때문에, 더 긴 세그먼트들(5)에 적용되는 패리티 검사 조건(2)보다 더 짧은 세그먼트들(4)에 대해 패리티 검사 조건(1)을 적용하는 것이 바람직하다. 따라서, 패리티 검사 세그먼트들의 계층구조가 정의되는데, 이때 한 개의 레벨은 Cpc,1에 의해 보호되고, 두 번째 레벨은 Cpc,2에 의해 보호된다. 이와 같은 2-레벨 계층적 방식을 도 2에 도시하였다. 레벨(2)의 세그먼트(5)는 레벨(1)의 다수의 세그먼트들(4)로 구성되고, 그후 두 번째 패리티 검사 코드 Cpc,2를 사용하여 인코딩된 바이트에 대한 채널어(3)가 연결된다.
Cpc,1및 Cpc,2에 대한 패리티 검사 조건에 의존하여, 다수의 디코딩 전략이 고안될 수 있다. 2개의 패리티 검사 조건이 수직이면, 디코딩 차수는 문제가 되지 않는다. (본 발명에서 설명한 패리티 검사 p2및 p4와 같이) 이들이 수직이 아니면, 레벨(2)의 세그먼트(5)에 대한 패리티 검사 코드 Cpc,2의 디코딩 전에, 먼저 레벨(1)의 각각의 세그먼트(4)에 대한 패리티 검사 코드 Cpc,1을 디코딩하는 것이 바람직하다. 더 복잡한 디코딩 전략이 첨부된 청구범위의 범주 내에서 이루어질 수 있다.
이하, 단일 비트 전이 시프트 에러(SBTSE)의 검출에 대한 패리티 검사값을 설명한다. 먼저, DC 제어가 없는 방식을 설명한다.
먼저, 설명을 간략히 하기 위해 DC 제어가 없는 상태를 설명한다. 다음에는, DC 제어 및 패리티 검사 코딩의 조합을 설명한다. 단일 비트 전이 시프트 에러(SBTSE)의 검출을 위해, N 채널 비트들 bi의 코드 세그먼트에 걸쳐 정의된 값 p2를 패리티 검사 조건으로서 사용하는 것이 제안된다(dk 표시에 있어서, '1'은 전이를 나타낸다):
p2는 홀수 비트 위치에 있는 전이의 수의 모듈로 2와 같다는 것을 쉽게 알 수 있다. 규약으로, 코드 세그먼트의 첫 번째 비트는 색인 '0'을 갖도록 정의된다. p2는 각각의 코드에 대해 소정의 값, 예를 들면 제로값을 갖도록 정의된다. 전체 코드 세그먼트에 대한 값 p2는 첫 번째 M-1 채널어에 대한 p2에 대한 기여값과 마지막 (M번째) 채널어에 대한 p2에 대한 기여값을 더한 값이다. 따라서, 전체 코드 세그먼트에 대한 p2의 값은 (마지막 (M번째) 사용자 워드에 대해 사용되는) 패리티 검사 허가 코드 Cpc에 대한 채널어의 선택을 통해 제로값으로 될 수 있다.
이하에서는, 이러한 패리티 검사 조건의 에러 검출 능력을 설명한다. 비트 검출 과정에서, 원래는 홀수 색인이 붙은 (인코더 측에 있는) 전이에 단일 비트 전이 시프트 에러가 발생하여, 그것이 짝수 색인이 붙은 것으로 검출되었다고 가정하자. 따라서, 홀수 색인이 붙은 전이의 수(N0)는 1 만큼 줄어들고, 짝수 색인이 붙은전이의 수(Ne)는 1만큼 증가한다. 잘못된 전이가 원래 짝수 색인이 붙었다고 하면, 이와 같은 상황이 역전된다. 검출된 비트스트림에 대한 패리티 검사 조건 p2의 평가는 코드 세그먼트에 대해 p2=1을 발생하는데, 이것은 에러가 발생하였다는 것을 나타내는 에러 플래그에 해당한다. 그러나, 시프트된 전이의 위치에 대한 표시가 존재하지 않는다. 에러의 위치를 지정하기 위해서는, 후술하는 것과 같이 채널 보조 정보가 사용될 수 있다.
또한, 비트 검출중에 2개의 전이 시프트 에러가 발생한 경우에는, 패리티 검사가 p2=2를 발생하여, 어떠한 에러도 검출되지 않는다는 점에 주목하기 바란다. 그러나, 이와 같은 에러의 발생 확률은 단일 오류 사상의 발생 확률보다 낮다.
다음에, 패리티 검사 세그먼트에 있는 Cpc의 채널어들의 위치, 즉 워드의 첫 번째 비트가 짝수 색인이 붙은 위치 또는 홀수 색인이 붙은 위치에 배치되는지 여부에 대한 효과를 설명한다. (SBTSE에 대한) 패리티 검사 코드 Cpc는 각각의 사용자 워드에 대해 W1및 W2로 나타낸 (적어도) 2개의 채널어들의 세트이다. bi 1및 bi 2가 이들 2개의 워드의 dk 채널 비트를 나타낸다고 하자. 워드들의 길이는 Npc채널 비트와 동일하다. 이들 워드들은 패리티 검사 비트에 대해 반대의 기여값을 갖는다. 이들 기여값은, Cpc의 채널어가 코드 세그먼트에서 짝수 색인이 붙은 위치 또는 홀수 색인이 붙은 위치인가에 의존하며, 다음과 같이 주어진다:
및
명백하게, 짝수 색인이 붙은 비트 위치와 홀수 색인이 붙은 비트 위치에서 시작하는 워드를 갖는 패리티 검사 기여값은 다음과 같이 관련된다:
(4)
이때, p쩌는 채널어 Wj의 패리티로서 다음과 같이 정의된다:
(5)
포맷에서 코드 세그먼트들의 고정된 길이에 대해, (그것의 첫 번째 비트가 항상 짝수 또는 홀수 위치에 배치된) 단일 Cpc코드가 충분하다. 그러나, 코드 세그먼트들의 길이가 변하는 경우에는, 짝수 및 홀수의 첫 번째 비트 위치 모두에 대해 코드들 Cpc가 필요한 경우가 발생될 수 있다. 이를 위해 2개의 별개의 코드들이 사용될 수 있는데, 이들 중에서 한 개는에 대한 것이고 한 개는에 대한 것이다. 추가저인 설계 기준이 포함된 경우에는, 이들 2개의 코드가 한 개의 코드Cpc로 병합될 수 있다. 이에 따라, 코드 Cpc는 패리티 검사 세그먼트에 있는 그것의 워드들의 첫 번째 비트의 색인에 무관하게 된다. 추가적인 설계 기준은, 동일한 사용자 워드에 속하는 코드 Cpc의 두가지 워드들이, 패리티 검사값에 대해 반대의 기여값을 갖는 것 이외에, 동일한 패리티 값을 갖는다. 이와 같은 경우에, 코드 세그먼트에 있는 채널어들 Wj의 첫 번째 비트가 짝수 또는 홀수 위치에 있는 경우에는, 이것이 관련이 없어진다. 코드 Cpc의 워드쌍의 채널어들의 특성은 다음과 같이 짝수(n0 j) 및 홀수 (nE j)에 있는 각각의 워드에서의 전이의 수로 지정될 수 있다:
및
이들 파라미터를 사용하면, 패리티 및 패리티 검사값들은 다음과 같이 된다:
코드 Cpc의 병합된 버전에서는, 각각의 워드쌍의 2개의 채널어들이 반대의 패리티 검사값, 따라서 식 (9) 및 (10)에 따라 nE j및 no j의 반대의 값을 가져야만 하므로, 이들을 식 (8)로부터 동일한 패리티를 갖는다. 후자의 특성은, 이하에서 설명하는 것과 같이 DC 제어에 대한 대체 코드를 갖는 콤비-코드의 점에서 보면 편리하다.
다음에는, DC 제어를 갖는 방식을 설명하며, 도 3을 참조하여 설명한다. 도 3은 이진 정보신호 BIS의 연속적인 사용자 워드들(2)의 시퀀스를 나타낸 것이다. 채널측에서의 대응 부분으로서 제약을 받는 이진신호의 연속적인 채널어들의 시퀀스를 갖는 이와 같은 시퀀스는 첫 번째 분할과정에 따라 제 1 형태의 채널신호 세그먼트들(6)과 제 2 분할과정에 따라 제 2 형태의 채널신호 세금너트들(7), 즉 패리티 검사 세그먼트들로 분할된다. 이들 두가지 분할과정은 채널 코드들 Csub, Cpc및 Cst의 반복 방식을 구성한다(미도시).
DC 제어는 주 코드 또는 표준 코드 Cst와 "Combi-Codes for DC-Free Runlength-Limited Coding"(상기 문헌 참조)에 기재된 것과 같은 대체 코드를 갖는 콤비-코드를 통해 구현될 수 있다. p2 패리티 검사 코딩에 대해, 콤비-코드는 세 번째 형태의 코드인 패리티 검사 허가 코드 Cpc를 처리해야만 한다. Csub및 Cpc의 반복 방식은 동일할 필요는 없으며, 예를 들면 DC 제어가 패리티 검사 제어보다 더욱 빈번하게 필요할 수도 있으며, 심지어 반복 방식이 주기적이라기 보다는 불규칙하게 될 수도 있다.
Cpc및 Csub에 대한 서로 다른 반복 빈도를 갖는 일반적인 방식을 도 3에 도시하였다. DC 세그먼트(6)로 불리는 DC 제어를 갖는 각각의 세그먼트는 대체 코드 Csub를 사용하여 인코딩될 정확히 1개의 사용자 워드(2)와 대체 코드 Csub와 다른 코드를 사용하여 인코딩될 다수(제로값도 가능하다)의 사용자 워드들(2)을 포함한다. DC 세그먼트(6)는 예를 들면 대체 코드 Csub를 사용하여 인코딩될 사용자 워드(2)로 시작한다. 패리티 검사 세그먼트(7)로 불리는 패리티 검사 특성을 갖는 각각의 세그먼트는, 패리티 검사 허가 코드 Cpc를 사용하여 인코딩될 적어도 한 개의 사용자 워드(2)와, 패리티 검사 허가 코드 Cpc를 사용하여 인코딩되지 않는 다수의(제로값도 가능하다) 사용자 워드들(2)을 포함한다. 패리티 검사 세그먼트(7)는, 예를 들면 패리티 검사 허가 코드 Cpc를 사용하여 인코딩될 사용자 워드로 끝난다.
이하에서는, p2에 대한 패리티 검사 허가 코드 Cpc와 결합되는 경우에, 대체 코드 Csub에 부과되어야만 하는 추가적인 요구사항을 설명한다. Coene, "Combi-Codes for DC-Free Runlength-Limited Coding"(상기 문헌 참조)에 설명된 것과 같이 DC 제어만을 위한 콤비-코드의 최초 제안에서는, 대체 코드 Csub가, 각각의 사용자 워드(2)에 대해, 반대의 패리티와 슬라이딩 블록 코드의 유한상태 머신(FSM)에 있어서 동일한 상태를 갖는 적어도 2개의 채널어들이 존재한다는 특성을 갖는다.
패리티 검사 코드 Cpc로 확장된 콤비-코드에 대해서는, Csub의 코드어들이 동일한 패리티 검사값들을 가져야만 한다는 추가적인 제약이 부과된다. 이와 같은 추가적인 특성을 사용하여, 콤비-코드에 대한 인코딩 전략은 다음과 같이 이루어질 수 있다:
먼저, 그것의 반복 방식에 따라, 그리고 패리티 검사값에 대한 Csub의 채널어들의 기여값(이것은 구성에 의해 Csub에 대해 2가지 워드들 중에서 어느 것이 선택되는지에 무관하게 동일한 값을 갖는다)에 대한 지식을 사용하여, Cpc의 채널어들이 선택된다.
다음에, 가능한 경우에는 판정 트리에서의 후속하는 판정값을 결합한 예측(look-ahead)을 사용하여, Csub에 대한 채널어의 선택을 사용한 DC 제어가 적용된다.
이때, 채널어의 패리티 검사 기여값은 그것의 첫 번째 비트의 비트 위치(짝수 또는 홀수 색인이 붙여진 위치)에 의존한다는 점에 주목하기 바란다. 일반적인 반복 방식에서는, Csub의 워드들이 이들 두가지 형태의 위치에 배치될 수 있다. 따라서, 다음과 같이 2가지 버전의 Csub코드를 구성하는 것이 필요하다:
- 짝수 위치에 대해서는,의 각각의 워드쌍의 2개의 채널어들에 대해 no j를 일정하게 유지하는 것이 필요하다.
- 홀수 위치에 있는에 대해서는, nE j를 일정하게 유지하는 것이 필요하다.
결론적으로, SBTSE 패리티 검사 및 DC 제어를 사용한 콤비-코드에 대해, 표준 코드 이외에 3가지 코드가 필요하게 된다. 각각의 추가적인 코드들은 각각의 사용자 워드에 대한 워드쌍을 갖는다. 대체 코드들의 워드쌍들의 2개의 채널어들에 대해서는, 이들 워드들이 반대의 값의 패리티 nE j+no j와및에 대해 동일한 값의 no j또는 nE j를 각각 가질 필요가 있다. 패리티 검사 코드 Cpc(의 병합된 버전)에 대해서는, 동일한 값의 패리티 nE j+no j와 반대 값의 nE j및 no j가 동시에 필요하다.
다음에, (d=2,k=10) RLL 제약에 대한 패리티 검사 p2를 사용한 코드 설계를 설명한다.
본 발명의 일 실시예에 따르면, EFM과 유사한 RLL 제약 (d=2,k=10)에 대한 p2패리티 검사를 갖는 코드가 설계된다. 사용자 워드들은 8 비트 길이를 갖고(바이트 지향의 코딩), Cst,및 Cpc에 대한 채널어들은 각각 15, 17 및 17 채널 비트의 길이를 갖는다. 코드의 구성을 위해, Coene, "Combi-Codes for DC-Free Runlength-Limited Coding"(상기 문헌 참조)에 보고된 EFMCC 콤비-코드에 대해 사용된 것과 동일한 근사 아이겐벡터 및 동일한 6-상태 유한상태 머신(FSM)이 이용된다.
원리상, 대체 코드 Csub에 대해 필수적인 동일한 다음 상태 특성이 패리티 검사 허가 코드 Cpc에 대해서는 필요하지 않다. 그럼에도 불구하고, 이와 같은 특성은, 사용자 워드들의 주어진 시퀀스에 대해 결정적인 인코딩 경로를 제공하기 때문에, 이것은 Cpc에 대해서도 채용되었다. 이때, 이와 같은 추가적인 특성을 사용하면, 패리티 검사 허가 코드가 패리티 검사 세그먼트에 잇는 마지막 사용자 워드 이외에 다른 워드에서도 사용될 수 있다는 점에 주목하기 바란다. FSM의 상태 설명을 각각의 상태에 대한 팬아웃과 함께, 도 4에 따른 표 1에 나타내었다. 팬아웃은 상태를 남기는 워드들의 전체수이다. 표준 코드 Cst를 제외한 모든 코드에 대해, 팬아웃은 채널 워드들의 쌍들을 칭한다.
다음에, (d=1,k=8) RLL 제약에 대한 패리티 검사 p2를 사용한 코드 설계를 설명한다.
p2와 같은 이진 패리티 검사를 수용하는데 필요한 오버헤드는 1개의 사용자 비트이고, 이와 동등하게, RLL 코드의 용량 C에 대해채널 비트가 필요하다. d=2에 대해서는, p2에 대해 2개의 채널 비트의 오버헤드가 필요하다. Cd=1=0.6942인 d=1에 대해서는,이기 때문에, 동일한 오버헤드가 적용된다. 그러나, 후자의 관계는 1.5 채널 비트의 최소 오버헤드가 가능할 수 있다는 것을 나타낸다. 이와 같은 오버헤드는 J.J.Ashley and B.H.Marcus, "Time-Varying Encoders for Constrained Systems: An Approach to Limiting Error Propagation", IEEE Trans,Inform, Theory, vol. 46, pp. 1038-1043, May 2000에 기재된 것과 같은 시간 변화 인코더를 사용하여 구현될 수도 있는데, 이것은 DC 제어에 대한 콤비-코드들의 효율적인 구현의 관점에서 d=1에 대해 Coene, "Combi-Codes for DC-Free Runlength-Limited Coding"(상기 문헌 참조)에서 적용되었던 것과 같은 소수 비트의 실제적인 사용과 동등하다.
시간 변화 인코더의 문제점은, 인코더의 각각의 위상에 대해, 별개의 코드가 필요하다는 것이다. DC 제어만의 경우에는, 6개의 코드들의 세트가 필요하고, 패리티 검사 p2에 대해서는, 2개의 코드들의 추가적인 세트가 설계되어야만 한다. 이에 대한 대안으로서, 대체 코드 Csub의 DC 제어 기능과 p2에 대한 패리티 검사 허가 코드 Cpc의 기능을, 패리티 제어 및 패리티 검사 제어 모드에 대한 최소의 오버헤드에 근접한 3 채널 비트의 결합 오버헤드를 필요로 하는 Csub-pc로 표시된 한 개의 "결합(joint)" 코드로 결합할 수도 있다. 각각의 바이트에 대해, 결합 코드는 반대의 패리티를 갖는 2개씩과 패리티 검사 p2에 대한 반대의 기여값을 갖는 2개씩의 4개의 채널어들의 세트를 갖는다. d=1,k=8에 대해, 콤비-코드는 8-12 맵핑을 사용한 표준 코드 Cst와 8-15 맵핑을 사용한 결합 코드 Csub-pc를 사용하여 설계된다. 코드 설계에 사용된 근사 아이겐벡터는 v(d=2,k=8)={2,3,3,3,2,2,2,2,1}이다, 병합 상태 후에는, 도 5에 따른 표 2에 나타낸 것과 같이 4-상태 FSM이 얻어진다.
이하, 동일한 방향으로 시프트된 1개 또는 2개의 단일 비트 전이 시프트 에러(SBTSE)의 검출을 위한 패리티 검사값을 설명한다. DC 제어가 없는 방식을 먼저 설명한다.
또 다른 패리티 검사 조건으로서, (dk 표시로) N 채널 비트들 bi의 코드 세그먼트에 걸쳐 정의된 값 p4를 사용하는 것이 제안된다:
p4패리티 검사는 2개의 사용자 비트의 오버헤드를 갖는다. 한 개의 바이트가 4바이트(quartet)의 채널어 중의 한 개의 채널어에 맵핑될 수 있는 패리티 검사 허가 코드 Cpc가 필요하다. 4 바이트의 채널어들 중의 각각의 워드는 패리티 검사 p4의 값에 서로 다른 기여값을 갖는다. 패리티 검사 세그먼트에 있어서, 패리티 검사 허가 코드 Cpc를 사용하여 마지막 사용자 워드만이 인코딩된다. 4 바이트의 채널어들 중에서 세그먼트에 있는 최종 사용자 워드에 대한 채널어의 적절한 선택은, 그 세그먼트에 대한 패리티 검사 조건 p4에 대한 소정값, 예를 들면 제로값의 실현을 허용한다.
검출된 RLL 비트스트림에 있는 서로 다른 형태의 에러는 다음과 같이 서로 다른 값의 p4를 제공한다: 전이가 우측 또는 좌측으로 시프트되는가에 의존하여, 한 개의 단일 비트 전이 시프트 에러는 p4=1 또는 p4=3(=-1)을 각각 제공한다. p4=2(=-2)의 검출된 값은, 단일 비트의 거리에 걸쳐 2개의 전이가 동일한 방향으로 시프트되었다는 것을 나타낸다. d=2 RLL 코딩의 경우에 대해, 후자의 오류 사상은 거의 확실하게 시프트된 최소 런길이(3T)와 관련된다.
다음에, p4=2의 경우에는, 2개의 전이의 시프트의 방향을 패리티 검사의 값으로부터 결정할 수 없다. p4=±1의 패리티 검사값은 이론상으로는 모두 동일한 방향으로의 3개의 동시의 전이 시프트에 의해 일어날 수도 있지만, 이것이 일어날 확률은 무시할 수 있다.
p4에 대해서와 마찬가지로, 패리티 검사 세그먼트에 있는 그것의 워드들의 첫 번째 비트의 색인에 무관하게 패리티 검사 코드 Cpc가 생성될 수 있는 방법을 설명한다. 주어진 사용자 워드에 대해 4개의 허용가능한 채널어들의 채널어들은 W0, W1, W2및 W3로 표시된다. bi j, j=0…3을 이들 4개의 워드에 대한 dk 채널 비트를 나타낸다고 가정하다. 이들 워드들 각각의 길이는 Npc채널 비트와 동일하다. 4 바이트의 4개의 워드들의 차수이 다음과 같이 되도록 항상 배치될 수 없다:
p2의 경우에 대해서와 마찬가지로, (위치 모듈로 4의 색인에 해당하는 고정된 위상을 갖는 위치에 항상 배치된 그것의 채널어의 첫 번째 비트를 갖는) 한 개의 Cpc코드는, 패리티 검사 세그먼트의 길이가 고정될 때 충분하다. 그러나, 코드 세그먼트들의 길이가 변할 경우에는, 첫 번째 비트 위치의 모든 위상 0, π/2, π 및 3π/2에 대해 서로 다른 코드 Cpc가 필요하게 되는 일이 일어날 수 있다.
추가적인 설계 기준을 사용함으로써, 이들 4개의 코드들이 한 개의 코드 Cpc로 병합될 수 있다. 인자 i가 i+1 또는 i+2, 또는 i+3으로 변하거나 i와 동일하게 유지되는 한, 코드 Cpc의 채널어들 W0, W1, W2및 W3의 첫 번째 비트에서 한가지 위상으로부터 다른 가능한 위상으로의 변경은 수식 (12)의 합에 있어서 변형된 인수를 제공한다. (주어진 사용자 워드의 4개의 채널어에 대해) 다음 조건하에서는 이들 위상 변화의 각각이 수식 (12)에 어떠한 영향도 미치지 않게 된다:
이것은, 값이 사용자 워드에 대응하는 각각의 워드 4바이트의 워드들의 워드 색인 l에 무관하다는 것을 의미한다. 이전의 조건을 사용하면, 패리티 검사 p4에 대해 한 개의 코드 Cpc(의 병합된 버전)가 구성될 수 있다. 또한, 수식 (13)으로 인해, 4 바이트의 4개의 워드가 동일한 패리티를 가지게 될 수도 있다는 점에 주목하기 바란다.
다음에, DC 제어를 사용한 방식을 설명한다.
DC 제어를 갖는 p2패리티 검사와 연계하여 설명한 것과 같이, 3가지 코드, 즉 표준 코드 Cst, DC 제어에 대한 대체 코드 Csub및 패리티 검사 p4에 대한 패리티검사 허가 코드 Cpc의 사용을 고려할 수 있다. 또한, 도 3에 도시된 규칙적인 반복 방식이 고려될 수도 있는데, 이때 Cpc및 Csub에 대해 서로 다른 반복 빈도가 사용될 수 있다. 대체 코드의 2개의 채널어는, 이 2개의 워드가 반대의 패리티를 갖고, 변조 코드의 유한상태 머신에서 동일한 다음 상태를 발생하는 것을 특징으로 한다.
p2의 경우와 마찬가지로, 패리티 검사 코드 세그먼트에 있는 Csub의 채널어의 첫 번째 비트의 위상에 해당하는 주어진 위상 j=0…3에 대해 Csub의 2개의 코드어는 패리티 검사값 p4에 대해 동일한 기여값을 가져야만 한다. 위상은 modulo4로 결정된다.과이 대체 코드 Csub의 워드쌍들의 2개의 채널어 W1 sub및 W2 sub의 i번째 채널 비트를 나타내고, 그들의 첫 번째 비트가 위상 j에 배치되면, 후자의 조건은 다음과 같이 기재할 수 있다:
대체 코드의 워드들이 반대의 패리티를 갖기 때문에, 이와 같은 요구조건은 동시에 2개 이상에 대해 충족될 수 없다. 따라서, 대체 코드가 채널어들의 첫 번째 비트의 모든 가능한 위상 j에 대해, 각각의 사용자 워드에 대해 채널어들및를 사용한 별개의 코드 Csub j가 설계된다.
다음에, (d=2,k=10) RLL 제약에 대한 패리티 검사 p4를 사용한 코드 설계에대해 설명한다.
본 발명에 따르면, EFM과 유사한 RLL 제약 (d=2,k=10)에 대해 p4패리티 검사를 사용한 코드가 설계되었다. 채널어들의 첫 번째 비트 위치의 4개의 가능한 위상에 필요한 대체 코드의 4가지 변형예를 고려하였다. 사용자 워드들은 8 비트 길이를 가지며, Cst,및 Cpc에 대한 채널어들은 각각 15, 17 및 19 채널 비트의 길이를 갖는다.
코드의 구성에 대해, p2에서 사용된 것과 동일한 근사 아이겐벡터가 사용되며, 6-상태 유한상태 머신(FSM)에 대해 상태 설명은 Coene, "Combi-Codes for DC-Free Runlength-Limited Coding"(상기 문헌 참조)에서 보고된 EFMCC 콤비-코드와 관련된 도 4에 따른 표 1의 코드 설계에 사용된 것과는 약간 다르다.
원리상으로, 대체 코드 Csub에 대해 필수적인 동일한 다음 상태 특성이 패리티 검사 허가 코드 Cpc에 대해서는 필요하지 않다. 그럼에도 불구하고, 이와 같은 특성은 사용자 워드의 주어진 시퀀스에 대한 결정적인 인코딩 경로를 제공하기 때문에, 이것은 Cpc에 대해서도 채용될 수 있다. FSM의 상태 설명이 각각의 상태의 팬아웃과 함께 도 6에 따른 도 3에 주어져 있다. 표준 코드 Cst에 대해서만, 팬아웃이 한 개의 채널어를 언급한다. 대체 코드에 대해, 팬아웃은 채널어들의 쌍들을 나타내고, 패리티 검사 허가 코드 Cpc에 대해서, 팬아웃은 채널어들의 4 바이트를 나타낸다. 대체 코드의 4가지 변형예에 대해서는, 팬아웃이 한 개의 열에 j=0…3에 대해 연속적인 수치로 나열되어 있다.
이하, 동일한 방향으로 시프트된 n개의 단일 비트 전이 시프트 에러(SBTSE)의 검출을 위한 패리티 검사값을 설명한다.
전술한 p2및 p4와 유사한 패리티 검사 제약의 형태의 일반식은 다음과 같이 얻어진다:
패리티 검사 조건 p2n은 log2(2n)의 사용자 비트들의 오버헤드를 갖는다. 이것은, 동일한 방향으로의 n개의 전이의 단일 비트 시프트들의 검출과, p2n=n을 제외한 모든 경우에 시프트의 공통된 방향의 검출을 가능하게 한다. 이와 같은 패리티 검사는, 채널의 비대칭 임펄스 응답에 대한 경우에서와 같이, 모든 전이 시프트 에러가 동일한 방향에 있는 경우에 유리하다, 이와 같은 상태는, 접선방향의 디스크 틸트를 사용한 판독중에, 그리고 적응 등화가 사용될 때 일어날 수 있다.
이하, 채널 보조 정보를 통한 에러 위치지정 과정을 설명한다.
비트 검출후에, 패리티 검사 세그먼트의 검출된 RLL 비트스트림에 대한 패리티 검사 제약의 평가는 이 세그먼트에서의 (p2의 경우에 대한) SBTS 에러 발생의 검출을 허용한다. 에러의 위치를 지정하기 위해, Saitoh et al에 의해 제안된 것과 같은 채널 보조 정보가 사용된다.
이와 같은 채널 보조 정보는, 예를 들면 로컬 확률 정보의 형태로, 신호 파형으로부터 얻어진 또 다른 정보로부터 유도될 수 있다. p2의 경우에 대해 이것을 더욱 상세히 설명한다:
패리티 검사 제약의 위반이 검출된 패리티 검사 세그먼트를 생각하자. 검출된 채널 비트스트림에서 발생된 각각의 별개의 전이에 대해, RLL 제약에 의해 허용되는 경우에는 좌측 및/또는 우측으로의 시프트가 고려된다. 시프트된 전이의 각각의 경우에 대해, 시프트된 전이 주위에 중심을 둔 비트들의 로컬 시퀀스에 대한 확률이 산출된다.
로컬 시퀀스의 크기는 (비터비 검출기에서 사용될 수 있는) 채널 응답의 범위에 의해 결정된다. 확률값은 로컬 시퀀스에 있는 서로 다른 채널 비트들에 대해 계산된 분기 매트릭들의 합을 통해 유도될 수 있다. 에러를 갖고 있는 것으로 의심되며, 이에 따라 다시 뒤로 시프트될 필요가 있는 전이는 가장 높은 확률을 제공하는 전이이다.
채널 보조 정보를 사용하는 두 번째 방법은, 타이밍 복원중에 위상동기루프(PLL)에서 검출되는 가장 큰 위상 에러((절대값으로)를 갖는 전이를 검색하여 잘못된 전이의 정확한 위치를 찾아내는 것이다. 검출된 RLL 비트스트림에서 런길이 위반을 정정하는 비트 검출기의 경우에, 위상 에러로부터 정보를 사용하기 위한 이와 유사한 구성이 EP 885 499 A2에 기재되어 있다. 이와 같은 검출기는, T.nakagawa, H, Ino and Y. Shimpuku, "A Simple Detection Method for RLL Codes(Run detector)", IEEE Trans. on Magnetics, vol. 33, no. 5, pp. 3262-3264, Sept. 1997에 기재된 런길이 검출기, 또는 런길이 푸시백 검출기(RPD)로 알려져 있다.
본 발명의 목적을 위해, 잘못된 전이는 위상 에러의 부호로 표시된 것과 같이 다시 시프트된다. 시프트된 전이의 정정 후에, p2의 값은 인코더 측에서 설정된 것과 같이 다시 제로값에 동일하게 되며, 정정된 채널 비트스트림의 복조를 진행할 수 있다.
패리티 검사 코딩의 사용으로 인한 비트 에러레이트의 향상은 RLL 비트스트림을 발생하는 비트 검출기의 품질에 의존한다는 것은 자명하다. 또한, 패리티 검사 디코딩이 적용되기 전에, 간단한 임계값 검출기 대신에, RPD 검출기, 또는 W, Coene, H, Pozidis, M. van Dijk, J. Kahlman, R. van Woudenberg, B, St다, "Channel Coding and Signal Processing for Optical Recording Systems beyond DVD", Proceeding of The Magnetic Recording Conference, TMRC 2000, San Jose, IEEE Trans. Magn.에 기재된 PRML과 유사한 성능을 갖는 서브최적(suboptimal) 검출기를 사용하는 것이 유리하다는 것은 자명하다. 또한, 완전히 개발된 비터비 검출기 또는 PRML(partial-response maximum likelihood) 비트 검출기를 거친 후에, 패리티 검사 디코딩을 적용할 수도 있다. 이들 상황의 일부를 이하에서 취급한다.
이하에서는, 광학 기록에 있어서 제안된 패리티 검사 방식의 성능을, 특히 시뮬레이션 결과에 따라 설명한다. 이를 위해, 다음의 선형 모델에 따라 시뮬레이트된 재생신호가 발생된다:
이때, xk는 광 드라이브에서 발생된 (시뮬레이트된) 신호의 샘플들이고, ak는 디스크 상에 저장된 바이폴라 RLL 채널 비트들을 표시하며, fk는 광 기록 채널의 임펄스 응답이고, nk는 부가적인 배색 가우시언 노이즈(AWGN)를 나타낸다. 광학 판독은 선형과정이라는 것을 함축적으로 가정한다.
광학 채널 임펄스 응답 fk는, G.Bouwhuis, J.Braat, A,Huijser, J, Pasman, G, van Rosmalen and K. Schouhamer Immink, Principle of Optical Disc Systems, Adam Hilger Ltd, Bristol, UK, 1985에 개시된 브라트-홉킨스 모델에 따라 발생된다. 이것은 fk의 푸리에 변환이 다음과 같이 주어진다는 것을 의미한다:
이때, Ω는 주파수의 정규화된 측정값이고(Ω=1은 변조속도 1/T에 해당한다), Ωc는 (저역통과) 광학 채널 주파수 응답의 정규화된 차단 주파수를 나타낸다. F(Ω)에 대한 수식은 기본 구간 [-0.5, 0.5]애서만 유효하고, 이것을 넘어가면 대칭이 적용된다. 파장 λ를 갖는 레이저 다이오드와 개구수 NA를 갖는 렌즈를 사용한 광학 기록 시스템에 대해, 정규화된 (공간) 차단 주파수는로 주어진다. λ=650nm, NA=0.6 및 T=133nm를 갖는 DVD 시스템에 대해, Ωc≒0.25가 얻어진다.
(d=2,k=10) 맥스엔트로픽(maxentropic) RLL 시퀀스로서 발생되는 채널 비트스트림 ak가 사용된다. 본 발명의 일 실시예에서 사용된 임펄스 응답 fk는, F(Ω)의 역푸리에 변환을 취하고, 결과적으로 얻어진 응답을 21 탭(최대 진폭 탭 주위의 10 탭)으로 잘라내버림으로써 산출된다.
재생 시퀀스 xk는 검출기로 전송되기 전에 등화가 이루어진다. 등화기의 출력에서의 시퀀스는 다음과 같이 주어진다:
이때, wk는 등화기의 임펄스 응답이고, pk=(f*w)k는 합성된 (채널 및 등화기) 응답이며, Uk는 필터링된 노이즈이다. 해당 에러신호의 제공 평균값을 최소화하기 위해, LSM 알고리즘에 근거하여 등화기 탭들이 적응적으로 조정된다. 등화기의 적응은, 타깃 응답 gk=[0.29,0.5,0.58,0.5,0.29]로 채널 응답 fk를 정형하기 위한 것이다. 이와 같은 응답의 푸리에 변환은 광학 채널 F(Ω)의 주파수 응답과 잘 일체하며, 최소의 노이즈 향상을 위해 선택된다. 등화기 출력에서의 시퀀스 yk는 임계값 검출기(TD)로 인가되어, 채널 비트들 ak의 추정값을 발생한다. 그후, 검출된 비트스트림 내부의 RLL 코드 제약은 EP 0 885 499 A2 및 Nakagawa et al(상기 문헌 참조)에 개시된 런길이 푸시백 비트 검출기(RPD)를 사용하여 정정된다.
첫째, RPD와 종속접속하여 p2에 대한 패리티 검사 코딩을 사용하여 검출이 적용된다. 패리티 검사값 p2는 N=100의 채널 비트를 포함하는 코드 세그먼트들에 대해정의된다. 한 개의 세그먼트에 있어서 다수의 SBTSE들의 확률을 최소화하기 위해 상대적으로 작은 값의 N이 선택된다. p2=1이 될 때마다 에러 플래그가 발생된다.
위상 에러 또는 로컬 확률 정보에 의해 채널 보조 정보를 사용하는 2가지 방법을 고려하였다. 식 (18)의 신호에 전술한 검출기들과 패리티 검사 검출/정정 방식을 적용한 결과를 도 7에 도시하였다. SNR=Ef/On 2으로 정의되는 채널 SNR(단위 dB)의 함수로서 각각의 방식의 비트에러 레이트(BER)를 도시하였는데, 이때 Ef는 채널 fk의 에너지를 나타내고, On 2은 노이즈 nk의 분산값을 나타낸다.
또한, 도 7에는, 부분 응답 최대 확률(PRML) 검출을 구현하는 비터비 검출기(VD)의 성능도 도시되어 있다. 채널 보조 정보의 사용에 대해서는, 위상 에러를 사용하는 것보다 로컬 확률 정보를 사용하는 것이 더 우수한 성능을 나타내는 것으로 밝혀졌다. 더구나, (측정된 200개의 에러에 대응하는) 10-4의 BER 레벨에 대해, 패리티 검사 방식은 RPD보다 1.75dB 작은 SNR과, 이진 슬라이서(TD)보다 2.5dB 작은 SNR을 필요로 하는 한편, 이것은 약 1dB 만큼 VD에 뒤지는 것으로 도시되어 있다.
두 번째, 비터비 검출기와 종속접속된 p2에 대한 패리티 검사 코딩을 사용한 검출이 적용된다. 이들 결과는 도 8에 도시하였다. 에러의 위치를 지정하기 위해 로컬 확률 정보만이 사용된다. 또한, (p2에 대해서와 같이 상대적인 오버헤드를 동일하게 유지하면서) N=200의 채널 비트를 포함하는 코드 세그먼트들에 대해 정의된 패리티 검사 조건 p4가 고려되었다. 10-4의 BER 레벨에서, p2및 p4패리티 검사 방식은 각각 VD보다 약 0.75dB 및 1dB 작은 SNR을 필요로 한다.
DV의 복잡성에 비해 p2및 p4의 복잡성이 최소가 되기 때문에, RPD 검출기와 종속접속하여 적용할 때 효율적인 성능/복잡성의 균형을 제공하기 위해 패리티 검사 방식이 사용될 수 있다. 이때, 완벽을 기하기 위해, RPD 및 패리티 검사 방식의 성능은 타깃 응답 gk의 적절한 선택에 의해 향상될 수 있다는 점에 주목하기 바란다.
결론적으로, 본 발명에 따르면, RLL 코드들의 조합을 사용하는 패리티 검사 RLL 코딩에 대한 방식이 제안된다. 모든 코드들은, 바람직하게는 에러 전파의 감소면에서 고정된 길이를 갖는 심볼들에 적용된 슬라이딩 블록 코드들이다. 높은 코딩 레이트를 위해 설계된 표준 코드 이외에, 채널 비트스트림의 세그먼트들에 대해 특정한 패리티 검사 제약의 실현을 허용하는 패리티 검사 허가 코드가 제안된다. 이와 같은 제약은 채널의 특정한 형태의 랜덤 에러에 대처하도록 고안된다. 패리티 검사 제약의 위반은 채널 비트스트림의 세그먼트에서 에러 검출을 허용한다.
에러정정을 위해, 채널 보조 정보가 사용되는 것이 바람직하다. 단일 비트 전이 시프트 에러를 정정하기 위해, 패리티 검사 코딩은 리드-솔로몬 코드를 사용하는 표준 에러정정 디코딩을 통한 정정보다 16배 더 효율적일 수 있다.
DC 제어를 실현하기 위해, 이와 같은 방식은 다른 코드인 대체 코드와 더 결합될 수 있다. 콤비-코드들을 통한 패리티 검사 코딩은, Perry et al에 의한 파싱 방식과 Gopalaswamy et al(상기 문헌 참조)에 의한 연결 방식인 2가지 다른 기존 방식들의 이점인 간단함, 높은 코딩 효율과 에러전파가 없음을 겸비한다.
서로 다른 패리티 검사 제약들에 대한 일부의 실제적인 d=2 및 d=1 RLL 코드들이 제안된다. DC 제어가 필요한 경우에는, 콤비-코드에 있는 별개의 코드들의 수가 패리티 검사 제약과, 대체 코드 및 패리티 검사 허가 코드의 반복 빈도에 의존한다. 예를 들면, 동일한 검출에서 2개까지의 전이 시프트 에러들의 검출을 할 수 있도록 하며, DC 제어를 포함하는 p4패리티 검사 제약에 대해, 최대 6개의 별개의 코드들이 필요할 수 있다.

Claims (28)

  1. 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의 시퀀스의 데이터 비트들의 스트림을 채널을 통해 전송하고자 하는 제약을 받는 이진 채널신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림으로 변환하는 방법에 있어서,
    a) 상기 이진 정보신호(BIS) 및/또는 상기 제약을 받는 이진 채널신호(CBCS)는 패리티 검사 세그먼트들로 불리는 채널신호 세그먼트들로 분할되고, 상기 패리티 검사 세그먼트들(1, 7)의 각각은 제 1 부분(S1)과 제 2 부분(S2)으로 분할되며,
    b) 상기 제 1 부분(S1)은 1개 이상의 채널 코드들로 구성된 제 1 세트 중에서 선택된 코드를 사용하여 얻어지고, 상기 제 1 세트는 제 1 형태의 채널 코드(Cst)를 포함하며,
    c) 상기 제 2 부분(S2)은 1개 이상의 채널 코드들로 구성된 제 2 세트 중에서 선택된 코드를 사용하여 얻어지고, 상기 제 2 세트는 상기 패리티 검사 세그먼트들(1, 7)에 부과된 소정의 패리티 검사 제약을 실현하기 위한 패리티 검사 허가 코드로서 설계되는 적어도 한 개의 제 2 형태의 채널 코드(Cpc)를 포함하며, 상기 패리티 검사 제약은 상기 채널의 소정의 오류 사상과 관련되는 것을 특징으로 하는 변환방법.
  2. 제 1항에 있어서,
    상기 패리티 검사 세그먼트들(1, 7)의 일부는 다른 패리티 검사 세그먼트들(1, 7)과 다른 길이를 갖는 것을 특징으로 하는 변환방법.
  3. 제 1항에 있어서,
    상기 제 1 형태의 채널 코드(Cst)는 제 1 런길이 제한된 코드인 것을 특징으로 하는 변환방법.
  4. 제 1항에 있어서,
    상기 제 2 형태의 채널 코드(Cpc)는 제 2 런길이 제한된 코드인 것을 특징으로 하는 변환방법.
  5. 제 1항에 있어서,
    상기 제 2 세트는 상기 패리티 검사 세그먼트들(1, 7)의 상기 제약을 받는 이진 채널신호(CBCS)를 얻기 위해 사용되는 다수의 패리티 검사 허가 코드들(Cpc,1, Cpc,2)을포함하고, 패리티 검사 허가 코드들(Cpc,1, Cpc,2) 각각은 상기 제약을 받는 이진 채널신호(CBCS)에 부과된 서로 다른 소정의 패리티 검사 제약을 실현할 수 있도록 하며, 상기 패리티 검사 허가 코드들(Cpc,1, Cpc,2)의 사용량은, 패리티 검사 허가 코드들(Cpc,1, Cpc,2) 각각이 실현하도록 허용하는 패리티 검사 제약과 관련된 오류 사상의 발생 확률에 의존하는 것을 특징으로 하는 변환방법.
  6. 제 1항에 있어서,
    상기 제 2 세트는 상기 패리티 검사 세그먼트들(1, 7)의 상기 제약을 받는 이진 채널신호(CBCS)를 얻기 위해 사용되는 다수의 패리티 검사 허가 코드들(Cpc,1, Cpc,2)을 포함하고, 패리티 검사 허가 코드들 각각은 상기 제약을 받는 이진 채널신호(CBCS)에 부과된 서로 다른 소정의 패리티 검사 제약을 실현할 수 있도록 하며, 패리티 검사 허가 코드들(Cpc,1, Cpc,2) 각각의 사용량은 채널의 소정의 오류 사상으로부터의 복원 필요성에 의존하는 것을 특징으로 하는 변환방법.
  7. 제 1항에 있어서,
    상기 채널의 소정의 오류 사상은 단일 비트 전이 시프트 에러(SBTSE)인 것을 특징으로 하는 변환방법.
  8. 제 1항에 있어서,
    상기 채널의 소정의 오류 사상은 동일한 방향으로 시프트된 n개에 이르는 단일 비트 전이 시프트 에러(SBTSE)의 세트인 것을 특징으로 하는 변환방법.
  9. 제 1항에 있어서,
    상기 채널의 소정의 오류 사상은 단일 비트에 대한 단일 최소 런 시프트 에러인 것을 특징으로 하는 변환방법.
  10. 제 1항에 있어서,
    a) 상기 이진 정보신호(BIS) 및/또는 상기 제약을 받는 이진 채널신호(CBCS)는 제 1 분할과정에 따라 제 1 형태의 채널신호 세그먼트들(6)로 분할되고 제 2 분할과정에 따라 상기 패리티 검사 세그먼트들(1, 7)인 제 2 형태의 채널신호 세그먼트들(1, 7)로 분할되며, 이들 양자의 분할과정은 채널 코드들(Cst, Csub, Cpc)의 반복 방식을 구성하고,
    b) 상기 제 1 형태의 채널신호 세그먼트들(6)은 제 1 세트의 채널 코드들(Cst, Csub)을 사용하여 얻어지고, 상기 제 1 세트는 제 3 형태의 채널 코드(Csub)를 더 포함하며,
    i) 상기 제 1 형태의 채널 코드(Cst)는 상기 사용자 워드들(2)의 데이터 비트들을 상기 채널어들(3)의 데이터 비트들로 변환하는데 사용되고,
    ii) 상기 제 3 형태의 채널 코드(Csub)는 상기 사용자 워드들(2)의 데이터 비트들을 상기 채널어들(3)의 데이터 비트들로 변환하며 상기 제약을 받는 이진 채널신호(CBCS)에 대해 DC 제어를 실현하고,
    c) 상기 제 2 형태의 채널신호 세그먼트들(1, 7)은 상기 제 2 세트의 채널 코드들을 사용하여 얻어지며, 상기 제 2 세트는 상기 제 1 세트의 채널 코드들(Cst, Csub)과 상기 적어도 한 개의 제 2 형태의 채널 코드(Cpc)를 포함하고,
    d) 상기 제 1 형태의 채널신호 세그먼트들(6)과 관련된 상기 사용자 워드들(2)의 데이터 비트들은 상기 반복 방식에 따라 상기 제 2 형태의 채널 코드(Cpc)를 사용하여 인코딩되는 것을 특징으로 하는 변환방법.
  11. 제 10항에 있어서,
    상기 제 1 형태의 채널신호 세그먼트들(6) 각각은 제 1 형태 세그먼트 길이로 불리는 동일한 길이를 갖고, 및/또는 상기 제 2 형태의 채널신호 세그먼트들 각각은 제2 형태 세그먼트 길이로 불리는 동일한 길이를 갖는 것을 특징으로 하는 변환방법.
  12. 제 11항에 있어서,
    제 1 형태 세그먼트 길이와 제 2 형태 세그먼트 길이는 동일한 것을 특징으로 하는 변환방법.
  13. 제 10항에 있어서,
    상기 패리티 검사 허가 코드(Cpc)는 DC 제어를 실현하도록 구성되고, 상기 제 1 세트의 채널 코드들은, 상기 사용자 워드들(2)의 데이터 비트들을 상기 채널어들(3)의 데이터 비트들로 변환하는데에만 사용되는 것을 특징으로 하는 변환방법.
  14. 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의 시퀀스의 데이터 비트들의 스트림을 제약을 받는 이진 채널신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림으로 변환하며, 선행하는 청구항 중 어느 한 항에 기재된 방법들 중 한가지를 수행하도록 구성된 것을 특징으로 하는 변환장치.
  15. 특히, 제 14항에 따라, 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의 시퀀스의 데이터 비트들의 스트림을 채널을 통해 전송하고자 하는 제약을 받는 이진 채널신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림으로 변환하는 장치에 있어서,
    a) 상기 이진 정보신호(BIS) 및/또는 상기 제약을 받는 이진 채널신호(CBCS)를 패리티 검사 세그먼트들(1, 7)로 불리는 채널신호 세그먼트들로 분할하여, 상기 패리티 검사 세그먼트들(1, 7)을 제 1 부분(S1)과 제 2 부분(S2)으로 분할하도록 하는 분할수단과,
    b) 제 1 형태의 채널 코드(Cst)를 포함하며 1개 이상의 채널 코드들로 구성된 제 1 세트 중에서 선택된 코드를 사용하여, 상기 사용자 워드들(2)의 데이터 비트들을 상기 제 1 부분들(S1)의 상기 채널어들(3)의 데이터 비트들로 인코딩하는 제 1 채널 코드 인코딩수단과,
    c) 상기 패리티 검사 세금너트들(1, 7)에 부과되며 상기 채널의 소정의 오류 사상과 관련된 소정의 패리티 검사 제약을 실현하기 위해 패리티 검사 허가 코드로 설계된 적어도 제 2 형태의 채널 코드(Cpc)를 포함하며 1개 이상의 패널 코드들의 제 2 세트 중에서 선택된 코드를 사용하여, 상기 사용자 워드들(2)의 데이터 비트들을 상기 제 2 부분들(S2)의 상기 채널어들(3)의 데이터 비트들로 인코딩하는 제 2 채널 코드 인코딩수단을 구비한 것을 특징으로 하는 변환장치.
  16. 제 15항에 있어서,
    a) 상기 이진 정보신호(BIS) 및/또는 상기 제약을 받는 이진 채널신호(CBCS)를 제 1 분할과정에 따라 제 1 형태의 채널신호 세그먼트들(6)로 분할하고 제 2 분할과정에 따라 상기 패리티 검사 세그먼트들(1, 7)인 제 2 형태의 채널신호 세그먼트들(7)로 분할하도록 설계된 분할수단을 더 구비하고, 이들 양자의 분할과정은 채널 코드들(Cst, Csub, Cpc)의 반복 방식을 구성하고,
    b) 제 1 채널 코드 인코딩수단은 제 1 세트의 채널 코드들(Cst, Csub)을 사용하여 상기 제 1 형태의 채널신호 세그먼트들(6)을 얻도록 설계되고, 상기 제 1 세트는 제 3 형태의 채널 코드(Csub)를 더 포함하며,
    i) 상기 제 1 형태의 채널 코드(Cst)는 상기 사용자 워드들(2)의 데이터 비트들을 상기 채널어들(3)의 데이터 비트들로 변환하는데 사용되고,
    ii) 상기 제 3 형태의 채널 코드(Csub)는 상기 사용자 워드들(2)의 데이터 비트들을 상기 채널어들(3)의 데이터 비트들로 변환하며 상기 제약을 받는 이진 채널신호(CBCS)에 대해 DC 제어를 실현하고,
    c) 제 2 채널 코드 인코딩수단은 상기 제 2 세트의 채널 코드들을 사용하여 상기 제 2 형태의 채널신호 세그먼트들(1, 7)을 얻도록 설계되고, 상기 제 2 세트는 상기 제 1 세트의 채널 코드들(Cst, Csub)과 상기 적어도 한 개의 제 2 형태의 채널 코드(Cpc)를 포함하고,
    d) 상기 제 1 및/또는 제 2 채널 코드 인코딩수단은, 상기 제 1 형태의 채널신호 세그먼트들(6)과 관련된 상기 사용자 워드들(2)의 데이터 비트들을 상기 반복 방식에 따라 상기 제 2 형태의 채널 코드(Cpc)를 사용하여 인코딩하도록 설계된 것을 특징으로 하는 변환장치.
  17. 제 15항 또는 제 16항에 있어서,
    상기 제약을 받는 이진 채널신호(CBCS)를 얻기 위해 상기 인코딩된 세그먼트들을 결합하는 결합수단을 구비한 것을 특징으로 하는 변환장치.
  18. 청구항 1 내지 13 중에서 어느 한 항에 기재된 방법들 중에서 한 개를 수행한 후에 얻어진 제약을 받는 이진 채널신호(CBCS)의 데이터 비트들의 스트림을 포함하는 신호.
  19. 청구항 18에 기재된 신호가 트랙에 기록된 기록매체에 있어서,
    정보 패턴들이 신호 부분들을 표시하고, 이들 정보 패턴들이 상기 트랙의 방향으로교번하는 제 1 및 제 2 부분들을 포함하며, 상기 제 1 부분들은 검출가능한 특성을 제공하고, 상기 제 2 부분들은 상기 제 1 특성과 구별가능한 검출가능한 특성을 제공하며, 상기 제 1 특성을 갖는 상기 부분들은 제 1 논리값을 갖는 비트 셀들을 표시하고, 상기 제 2 특성을 갖는 상기 부분들은 제 2 논리값을 갖는 비트 셀들을 표시하는 것을 특징으로 하는 기록매체.
  20. 제약을 받는 이진 채널 신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의 시퀀스의 데이터 비트들의 스트림으로 디코딩하는 방법에 있어서,
    청구항 18에 기재된 신호를 제 1 및 제 2 값 중에서 한가지를 갖는 비트들의 비트열로 변환하는 단계를 포함하고, 상기 신호는 길이 m의 채널어들을 포함하며, 이때 m은 m1이거나, m은 m2이거나, m은 m3이며, 상기 비트열은 n-비트 정보어들을 포함하는 것을 특징으로 하는 디코딩방법.
  21. 특히, 제 20항에 따라, 제약을 받는 이진 채널 신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의 시퀀스의 데이터 비트들의 스트림으로 디코딩하는 방법에 있어서,
    a) 상기 제약을 받는 이진 채널신호(CBCS)는 패리티 검사 세그먼트들(1, 7)로 불리는 채널신호 세그먼트들을 포함하고, 상기 패리티 검사 세그먼트들(1, 7) 각각은 제 1 부분(S1)과 제 2 부분(S2)을 포함하며,
    b) 상기 제 1 부분(S1)은 1개 이상의 채널 코드들의 제 1 세트 중에서 선택된 코드를 사용하여 디코딩되고, 상기 제 1 세트는 제 1 형태의 채널 코드(Cst)를 포함하며,
    c) 상기 제 2 부분(S2)은 상기 패리티 검사 세그먼트들(1, 7)에 부과된 소정의 패리티 검사 제약을 실현하기 위한 패리티 검사 허가 코드로서 설계된 적어도 제 2 형태의 채널 코드(Cpc)를 포함하는 1개 이상의 채널 코드들의 제 2 세트 중에서 선택된 코드를 사용하여 디코딩되고, 상기 패리티 검사 제약은 상기 채널의 소정의 오류 사상과 관련되는 것을 특징으로 하는 디코딩방법.
  22. 제 21항에 있어서,
    a) 상기 패리티 검사 세그먼트(1, 7)의 상기 패리티 검사 제약의 값은, 상기 패리티 검사 세그먼트(1, 7)의 제약을 받는 이진 채널신호(CBCS)로부터 검출된 비트로부터 평가되고, 인코딩 동작 중에 상기 패리티 검사 세그먼트(1, 7)에 부과되었던 패리티 검사 제약의 값과 비교되며,
    b) 패리티 검사 제약의 검출된 값이 패리티 검사 제약의 부과된 값과 다른 경우,채널 오류 사상의 가장 가능성있는 발생기 상기 패리티 검사 세그먼트(1, 7)에서 정정되는 것을 특징으로 하는 디코딩방법.
  23. 제 22항에 있어서,
    상기 패리티 검사 세그먼트(1, 7)의 가장 가능성있는 채널 오류 사상의 위치는, 비트 동기 채널신호 파형의 로컬 확률 정보의 형태를 갖는 채널 보조 정보를 사용하여 결정되는 것을 특징으로 하는 디코딩방법.
  24. 제 22항에 있어서,
    상기 패리티 검사 세그먼트(1, 7)의 상기 가장 가능성있는 채널 오류 사상의 위치는, 타이밍 복원을 위해 위상동기루프에서 평가된 비트동기 채널신호 파형의 신호 전이의 위상에러의 형태를 갖는 채널 보조 정보를 사용하여 결정되는 것을 특징으로 하는 디코딩방법.
  25. 제 21항 또는 제 22항에 있어서,
    상기 제 1 형태의 채널신호 세그먼트들(6)과 상기 제 2 형태의 채널신호 세그먼트들(7)은 채널 코드들(Cst, Csub, Cpc)의 반복 방식을 구성하고,
    a) 상기 제 1 형태의 채널신호 세그먼트들(6)은 제 1 세트의 채널 코드들(Cst, Csub)을 사용하여 디코딩되고, 상기 제 1 세트는 제 3 형태의 채널 코드(Csub)를 더 포함하며,
    i) 상기 제 1 형태의 채널 코드(Cst)는 상기 채널어들(3)의 데이터 비트들을 상기 사용자 워드들(2)의 데이터 비트들로 디코딩하는데 사용되고,
    ii) 상기 제 3 형태의 채널 코드(Csub)는, 상기 채널어들(3)의 데이터 비트들을 상기 사용자 워드들(2)의 데이터 비트들로 디코딩하고, 상기 제약을 받는 이진 채널신호(CBCS) 내부의 DC 제어 정보를 검출하는데 사용되며,
    b) 상기 제 2 형태의 채널신호 세그먼트들(1, 7)은 상기 제 2 세트의 채널 코드들을 사용하여 디코딩되고, 상기 제 2 세트는 상기 제 1 세트의 채널 코드들(Cst, Csub)과 상기 적어도 한 개의 제 2 형태의 채널 코드(Cpc)를 포함하며,
    c) 상기 제 1 형태의 채널신호 세그먼트들(6)과 관련된 상기 채널어들(3)의 데이터 비트들은 상기 반복 방식에 따라 상기 제 2 형태의 채널 코드(Cpc)를 사용하여 디코딩되는 것을 특징으로 하는 디코딩방법.
  26. 제약을 받는 이진 채널신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의시퀀스의 데이터 비트들의 스트림으로 디코딩하는 장치에 있어서,
    청구항 18에 기재된 신호를 제 1 또는 제 2 값을 갖는 비트들의 비트열로 변환하는 변환수단을 구비하고, 이 신호는 m-비트 채널어들을 포함하며, 비트열은 n-비트 정보어들을 포함하는 것을 특징으로 하는 디코딩장치.
  27. 특히, 청구항 26에 따라, 제약을 받는 이진 채널신호(CBCS)의 연속적인 복수의 채널어들(3)의 시퀀스의 데이터 비트들의 스트림을 이진 정보신호(BIS)의 연속적인 복수의 사용자 워드들(2)의 시퀀스의 데이터 비트들의 스트림으로 디코딩하는 장치에 있어서,
    a) 상기 제약을 받는 이진 채널신호(CBCS)는 패리티 검사 세그먼트들(1, 7)로 불리는 채널신호 세그먼트들을 포함하고, 상기 패리티 검사 세그먼트들(1, 7) 각각은 제 1 부분(S1)과 제 2 부분(S2)을 포함하며,
    b) 제 1 형태의 채널 코드(Cst)를 포함하며 1개 이상의 채널 코드들로 구성된 제 1 세트 중에서 선택된 코드를 사용하여 상기 제 1 부분(S1)을 디코딩되는 제 1 채널 코드 디코딩수단과,
    c) 상기 패리티 검사 세그먼트들(1, 7)에 부과되며 상기 채널의 소정의 오류 사상과 관련된 패리티 검사 제약을 실현하기 위한 패리티 검사 허가 코드로서 설계된 적어도 한 개의 제 2 형태의 채널 코드(Cpc)를 포함하며 1개 이상의 채널 코드들로구성된 제 2 세트 중에서 선택된 코드를 사용하여, 상기 제 2 부분(S2)을 디코딩하는 제 2 채널 코드 디코딩수단을 구비한 것을 특징으로 하는 디코딩장치.
  28. 제 27항에 있어서,
    상기 제 1 형태의 채널신호 세그먼트들(6)과 상기 제 2 형태의 채널신호 세그먼트들(7)은 채널 코드들(Cst, Csub, Cpc)의 반복 방식을 구성하고,
    a) 제 1 채널 코드 디코딩수단은, 상기 제 1 세트의 채널 코드들(Cst, Csub)을 사용하여 상기 제 1 형태의 채널신호를 디코딩하도록 설계되고, 상기 제 1 세트는 제 3 형태의 채널 코드(Csub)를 더 포함하며,
    i) 상기 제 1 형태의 채널 코드(Cst)는 상기 채널어들(3)의 데이터 비트들을 상기 사용자 워드들(2)의 데이터 비트들로 디코딩하는데 사용되고,
    ii) 상기 제 3 형태의 채널 코드(Csub)는, 상기 채널어들(3)의 데이터 비트들을 상기 사용자 워드들(2)의 데이터 비트들로 디코딩하고, 상기 제약을 받는 이진 채널신호(3) 내부의 DC 제어 정보를 검출하는데 사용되며,
    b) 제 2 채널 코드 디코딩수단은, 상기 제 2 세트의 채널 코드들을 사용하여 제 2 형태의 채널신호 세그먼트들(1, 7)을 디코딩하도록 설계되고, 상기 제 2 세트는 상기 제 1 세트의 채널 코드들(Cst, Csub)과 상기 적어도 한 개의 제 2 형태의 채널 코드(Cpc)를 포함하며,
    c) 상기 제 1 및/또는 제 2 채널 코드 디코딩수단은, 상기 제 1 형태의 채널신호 세그먼트들(6)과 관련된 상기 채널어들(3)의 데이터 비트들은 상기 반복 방식에 따라 상기 제 2 형태의 채널 코드(Cpc)를 사용하여 디코딩하도록 설계된 것을 특징으로 하는 디코딩장치.
KR1020027016092A 2001-03-30 2002-03-25 복수의 데이터 비트로 구성된 스트림을 변환 및디코딩하는 방법 및 장치, 신호와, 기록매체 KR20030005414A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB0107950A GB0107950D0 (en) 2001-03-30 2001-03-30 Combi-code scheme for party-check run-length limited coding
GB0107950.8 2001-03-30
EP01203428 2001-09-11
EP01203428.6 2001-09-11

Publications (1)

Publication Number Publication Date
KR20030005414A true KR20030005414A (ko) 2003-01-17

Family

ID=26076989

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027016092A KR20030005414A (ko) 2001-03-30 2002-03-25 복수의 데이터 비트로 구성된 스트림을 변환 및디코딩하는 방법 및 장치, 신호와, 기록매체

Country Status (7)

Country Link
US (1) US20030028839A1 (ko)
EP (1) EP1378066A1 (ko)
JP (1) JP3902763B2 (ko)
KR (1) KR20030005414A (ko)
CN (1) CN1307803C (ko)
TW (1) TW586273B (ko)
WO (1) WO2002080373A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7649006B2 (en) 2002-08-23 2010-01-19 Sloan-Kettering Institute For Cancer Research Synthesis of epothilones, intermediates thereto and analogues thereof
ES2384617T3 (es) * 2003-08-28 2012-07-09 Sony Corporation Descodificación reticular de códigos limitados en longitud de marcha que tienen una tabla de códigos de longitud de entrada variable
US8078935B2 (en) 2004-10-26 2011-12-13 Agency For Science, Technology And Research Method and system for encoding and decoding information with modulation constraints and error control
KR100641052B1 (ko) 2004-12-08 2006-11-02 한국전자통신연구원 Ｌｄｐｃ 부호기 및 복호기, 및 ｌｄｐｃ 부호화 방법 및복호화 방법
CN1819488B (zh) * 2005-02-07 2010-12-08 北京三星通信技术研究有限公司 时分双工中的扩频因子组合指配受限的扩频码字分配方法
KR101244580B1 (ko) 2005-12-19 2013-03-25 소니 주식회사 코더, 및 제약 ｄ＝1,ｒ＝2를 갖는 패리티 상보적 워드할당에 의한 코드의 코딩방법
US10447429B2 (en) 2014-05-28 2019-10-15 Samsung Display Co., Ltd. Methods to transport forward error correction codes in a symbol encoded transmission stream
US10432353B2 (en) 2014-12-04 2019-10-01 Samsung Display Co., Ltd. Memory-efficient methods of transporting error correction codes in a symbol encoded transmission stream

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7907141A (nl) * 1979-09-26 1981-03-30 Philips Nv Inrichting voor het behandelen van een informatiestroom met behulp van een foutenkorrigerende konvolutiekode en inrichting voor het detekteren van een daarbij alsnog onherstelbare fout.
US4312069A (en) * 1980-02-07 1982-01-19 Bell Telephone Laboratories, Incorporated Serial encoding-decoding for cyclic block codes
US5537423A (en) * 1991-08-21 1996-07-16 International Business Machines Corporation Modular multiple error correcting code system
JP3520521B2 (ja) * 1993-05-28 2004-04-19 ソニー株式会社 ディジタルデータの誤り訂正処理方法およびその装置
EP0729150B1 (en) * 1994-09-09 2003-12-03 Sony Corporation Method for recording/reproducing data, data reproducing device, and recording medium
US6021433A (en) * 1996-01-26 2000-02-01 Wireless Internet, Inc. System and method for transmission of data
DE69729551T2 (de) * 1996-12-18 2005-08-25 Koninklijke Philips Electronics N.V. Übertragungs- und aufzeichnungssystem mit vereinfachtem symboldetektor
US6178536B1 (en) * 1997-08-14 2001-01-23 International Business Machines Corporation Coding scheme for file backup and systems based thereon
TR199902381T1 (xx) * 1997-12-22 2000-07-21 Koninklijke Philips Electronics N.V. N-Bit kaynak s�zc�klerinin ilgili M-Bit kanal s�zc�klerine kodlanmas�/de�ifre edilmesi veya tam tersi i�in bir cihaz.
US6240304B1 (en) * 1998-02-11 2001-05-29 Nokia Mobile Phones Ltd. Mobile terminal having RF power consumption optimization of extended standby mode
US6014411A (en) * 1998-10-29 2000-01-11 The Aerospace Corporation Repetitive turbo coding communication method
US6044116A (en) * 1998-10-29 2000-03-28 The Aerospace Corporation Error-floor mitigated and repetitive turbo coding communication system
US6223324B1 (en) * 1999-01-05 2001-04-24 Agere Systems Guardian Corp. Multiple program unequal error protection for digital audio broadcasting and other applications
US6282690B1 (en) * 1999-01-14 2001-08-28 Texas Instruments Incorporated Parity insertion with precoder feedback in a read channel
WO2000069100A1 (en) * 1999-05-06 2000-11-16 Massachusetts Institute Of Technology In-band on-channel system and method for bit-rate reduction of the digital signal by utilising properties of the analog signal
US6388587B1 (en) * 1999-06-30 2002-05-14 Seagate Technology Llc Partial response channel having combined MTR and parity constraints
US6690739B1 (en) * 2000-01-14 2004-02-10 Shou Yee Mui Method for intersymbol interference compensation
US6865708B2 (en) * 2000-08-23 2005-03-08 Wang Xiao-An Hybrid early-termination methods and output selection procedure for iterative turbo decoders
US6807238B1 (en) * 2001-02-01 2004-10-19 Lsi Logic Corporation Method and apparatus for decoding M-PSK turbo code using new approximation technique

Also Published As

Publication number Publication date
TW586273B (en) 2004-05-01
JP3902763B2 (ja) 2007-04-11
WO2002080373A1 (en) 2002-10-10
CN1307803C (zh) 2007-03-28
JP2004532561A (ja) 2004-10-21
EP1378066A1 (en) 2004-01-07
US20030028839A1 (en) 2003-02-06
CN1460329A (zh) 2003-12-03

Similar Documents

Publication Publication Date Title
JPH11328871A (ja) 部分応答磁気記録チャネルのためのレ―ト１６／１７（０，５）変調コ―ドの装置および方法
US8078935B2 (en) Method and system for encoding and decoding information with modulation constraints and error control
KR101211244B1 (ko) 모듈레이션 코딩 및 디코딩
JP2005523601A (ja) 信号、記憶媒体、符号化する方法および装置、復号化する方法および装置
US6347390B1 (en) Data encoding method and device, data decoding method and device, and data supply medium
KR20030005414A (ko) 복수의 데이터 비트로 구성된 스트림을 변환 및디코딩하는 방법 및 장치, 신호와, 기록매체
US6204781B1 (en) General rate N/(N+1) (0, G) code construction for data coding
US6404355B1 (en) Generation of a runlength limited digital information signal
JP2000149457A (ja) 変調装置および方法、復調装置および方法、並びに提供媒体
JP3717024B2 (ja) 復調装置および方法
US6268812B1 (en) Optical rotating recording medium, data recording method, recording apparatus and reproducing apparatus
JP3716421B2 (ja) 復調装置および復調方法
US7138931B2 (en) Recording and reproducing apparatus
Coene et al. Run-length limited parity-check coding for transition-shift errors in optical recording
JP3760966B2 (ja) 変調装置および方法、並びに記録媒体
KR20090085257A (ko) Ｄｓｖ 제어 방법, 이에 적합한 기록매체 및 장치
JP4983032B2 (ja) 復調テーブル、復調装置および方法、プログラム、並びに記録媒体
JP4479855B2 (ja) 変調装置、変調方法、記録媒体
JP2007035263A (ja) 変調装置および方法、記録媒体、並びに復調装置および方法
JP4826888B2 (ja) 復調テーブル、復調装置および復調方法、プログラム、並びに記録媒体
JP4919121B2 (ja) 変調装置、変調方法、および記録媒体
JP4366662B2 (ja) 変調装置、変調方法、記録媒体
JP4479854B2 (ja) 変調装置、変調方法、記録媒体
KR100817936B1 (ko) 일련의 데이터 워드를 변조신호로 변환하는 방법 및 장치
KR20070074640A (ko) 변조 제약과 에러 제어를 가지는 정보를 인코딩 및디코딩하는 방법 및 시스템

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20021127

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20070321

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20080827

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20090202

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20080827

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I