KR940007570B1 - 디지탈 시스템의 다항식 곱셈회로 - Google Patents

디지탈 시스템의 다항식 곱셈회로 Download PDF

Info

Publication number
KR940007570B1
KR940007570B1 KR1019920006396A KR920006396A KR940007570B1 KR 940007570 B1 KR940007570 B1 KR 940007570B1 KR 1019920006396 A KR1019920006396 A KR 1019920006396A KR 920006396 A KR920006396 A KR 920006396A KR 940007570 B1 KR940007570 B1 KR 940007570B1
Authority
KR
South Korea
Prior art keywords
coefficient
output
constant
polynomial
multiplier
Prior art date
Application number
KR1019920006396A
Other languages
English (en)
Other versions
KR930022724A (ko
Inventor
박용호
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR1019920006396A priority Critical patent/KR940007570B1/ko
Publication of KR930022724A publication Critical patent/KR930022724A/ko
Application granted granted Critical
Publication of KR940007570B1 publication Critical patent/KR940007570B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)
  • Error Detection And Correction (AREA)

Abstract

내용 없음.

Description

디지탈 시스템의 다항식 곱셈회로
제 1 도는 종래 다항식 곱셈회로의 블럭도.
제 2 도는 본 발명 디지탈 시스템의 다항식 곱셈회로의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1~3, 70 : 상수저장 레지스터 셀 4, 20~40 : 계수처리부
10, 11 : 치엔 서치 블럭(Chien Search Block)
12 : 멀티플렉서(Multiplexer) 13 : 계수변환부
21, 31, 41 : 덧셈기 22, 32, 42 : 곱셈기
50 : 상수항 발생부 51 : "1"발생기
60 : 상수출력부 61 : 곱셈기
71~76 : 상수레지스터 C1'~C1' : 계수저장 레지스터
C0' : 상수항 레지스터
본 발명은 다항식 곱셈회로에 관한 것으로 특히, 에러정종 코드(ECC : Error Correction Code)를 사용하는 모든 디지탈 시스템에 일반적인 용도에 적용이 적당한 디지탈 시스템의 다항식 곱셈회로에 관한 것이다.
제 1 도는 종래 다항식 곱셈회로의 블럭도로서 이에 도시한 바와 같이, 임의의 다항식(A(x), B(x))의 각항의 상수를 각기 저장하는 상수저장 레지스터 셀(1)(2)와, 이 상수저장 레지스터 셀(1)(2)의 출력을 곱셈 및 덧셈처리하는 계수처리부(4)와, 이 계수처리부(4)의 각 출력에 따른 다항식(C(x))의 각항 상수를 저장하는 상수저장 레지스터 셀(3)로 구성된 것으로, 상기 계수처리부(4)는 덧셈기와 곱셈기로 구성된다.
이와 같은 종래의 회로의 동작과정을 설명하면 다음과 같다.
먼저, 디지탈 시스템의 에러정정 코드(ECC)를 구하기 위해 두 다항식 A(x),B(x)의 곱셈을 수행하면 A(x)ㆍB(x)=C(x)가 되고 다음과 같이 표시된다.
즉, A(x)=a0+a1x+a2x2(1-1)
B(x)=b0+b1x (1-2)
라 하면 C(x)는 상기 식(1-1),(1-2)에 의해 다음과 같이 표시된다.
C(x)=a0b0+(a1b0+a0b1)x+(a1b1+a2b0)x2+a2b1x3(1-3)
이때, 다항식 C(x)을 구하기 위해 다항식 A(x), B(x)의 각항 상수는 상수저장 레지스터 셀(1)(2)에 상수항부터 고차항까지 각기 순차적으로 저장되고 계수처리부(4)에 각기 출력되어 상기 다항식 C(x)의 각항 상수가 구해진다.
따라서, 상수저장 레지스터 셀(1)(2)의 레지스터(a0), (b0)의 값을 곱셈기(4-1)에서 곱하여 상수저장 레지스터 셀(3)의 레지스터(C0)에 저장하고, 레지스터(a0, b1), (a1, b0)의 값은 곱셈기(4-2), (4-3)에서 각기 곱해진 후 이 곱셈값들이 덧셈기(4-4)에서 합산되어 상수레지스터(C1)에 저장된다.
이와 같이 각기 구성된 다항식 C(x)의 각항 회로를 통해 상기 식(1-3)의 각항 상수가 계산되고 상수서장 레지스터 셀(3)에 순차적으로 저장되어 상기 다항식 C(x)을 구할 수 있다. 그러나, 이와 같은 종래회로는 곱셈을 수행할 다항식의 찻수가 낮으면 별 문제가 없으나 계산과정에 반복성이 없으므로 각 항의 회로를 각기 구성한다.
즉, 고차 다항식의 경우 구할 다항식의 중간 찻수항 계산시는 곱셈기와 덧셈기가 증가하므로 하드웨어 구성시 회로가 증가함과 아울러 배선이 복잡하여 결과에 대한 신뢰성이 하락하는 문제점이 있었다.
본 발명은 이러한 문제점을 감안하여 다항식의 곱셈을 수행할 때 각 다항식의 근을 이용하고 계산과정을 반복시킴으로써 하드웨어 구성을 단순화시키고 집적회로를 소형화시키는 디지탈 시스템의 다항식 곱셈회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제 2 도는 본 발명 디지탈 시스템의 다항식 곱셈회로의 블럭도로서 이에 도시한 바와 같이, 다항식 A(x), B(x)을 인가하면 각각의 근(xa)(xb)을 구하는 치엔 서치 블럭(10)(11)과, 제어신호(Ct1)에 의해 상기 치엔 서치 블럭(10)(11)의 출력을 선택하는 멀티플렉서(12)와, 이 멀티플레서(12)의 출력을 반전시키는 계수변환부(13)와, 이 계수변환부(13)의 출력을 순차적으로 인가받아 덧셈 및 곱셈연산을 각기 수행하는 계수처리부(20~40)와, 이 계수처리부(20~40)의 연산동작이 완료되면 상수항을 생성하는 상수항 발생부(50)와, 상기 상수항 발생부(50)와 계수처리부(20~40)의 출력에 다항식 A(x), B(x)의 최저차 항의 상수를 곱하여 상수 저장 레지스터 셀(70)에 출력하는 상수출력부(60)로 구성한 것으로, 상기 계수처리부(20)는 계수변환부(13)의 출력이 접속된 덧셈기(21)와 곱셈기(22)에 계수저장 레지스터(C1')의 저장값을 궤환시켜, 상기 덧셈기(21)의 출력을 상기 계수저장 레지스터(C1')에 출력하고, 상기 곱셈기(22)의 출력을 다음단 계수처리부(30)의 덧셈기(31)에 출력하도록 구성하고 계수처리부(30), (40)는 상기 계수처리부(20)와 동일하게 1개를 직렬 접속하여 구성한다.
상기 상수항 발생부(50)는 다항식 A(x), B(x)에 따라 "1"을 출력하는 "1"발생기(51)와, 이 "1" 발생기(51)의 출력을 인가받아 저장하는 상수항 레지스터(C0')로 구성한다.
상기 치엔 서치 블럭(Chien Search Bolck)(10), (11)에서는 유한개의 근을 다항식에 대입하여 근(xa), (xb)을 구하며 에러정정 코드(ECC)에서는 +,-의 구분이 없으므로 일괄적으로 xa, xb로 출력시켜 연산한다.
각 레지스터는 초기에 "0"값이 세팅된 상태이다.
이와 같이 구성된 본 발명 디지탈 시스템의 다항식 곱셈회로의 작용 및 효과를 상세히 설명하면 다음과 같다.
먼저, 디지탈 시스템의 에러정정 코드(ECC)를 구하기 위해 두 다항식 A(x), B(x)을 치엔 서치 블럭(Chien Search Block)(10), (11)에 각기 입력하면 상기 다항식 A(x), B(x)의 계수들을 이용하여 A(x)=0, B(x)=0일때 근(roots)을 구한다.
이때, 다항식 A(x)=a1x+a0
B(X)=c2x2+b2x2+b1x+b0
라 하면
C(x)=A(x)ㆍB(x)가 되므로 A(x)=0, B(x)=0의 근을 구해 다항식 A(X), B(x), C(x)를 표시하면 다음과 같다.
A(x)=a0(1-x 0 -1) (2-1)
B(x)=b0(1-xβ2 -1)(1-xβ1 -1)(1-xβ0 -1) (2-2)
C(x)=A(x)ㆍB(x)=a0b0(1-xa0 -1)(1-xβ2 -1)(1-xβ1 -1)(1-xβ0 -1) (2-3)
따라서, 각 레지스터(52), (23~43), (71~76)가 초기상태이고 멀티플렉서(12)의 접점(a)(c)가 접속된 상태에서 치엔 서치 블럭(10)이 다항식 A(x)의 근( 0)을 상기 멀티플렉서(12)를 통해 계수변환부(13)에 출력하면 0 -1로 반전되어 각 계수처리부(20~40)에 출력한다.
이때, 계수(-0 -1)가 입력된 계수처리부(20)는 덧셈기(21)와 곱셈기(22)에서 계수저장 레지스터(C1')의 값인 "0"와 연산처리하므로 상기 덧셈기(21)의 출력( 0 -1)은 상기 계수저장 레지스터(C1')에 저장되고 상기 곱셈기(22)의 출력은 "0"이 되어 계수처리부(30)의 계수저장 레지스터(C2')의 값은 "0"이다.
한편, 다항식 A(x)의 근(xa)이 모두 출력되어 제어신호(Ctl)를 인가받은 멀티플렉서(12)는 접점(c)(b)를 접속시키므로 치엔 서치 블럭(11)은 다항식 B(x)의 근(xb)를 출력하고 계수반전부(13)을 통해 반전된 계수를 계수처리부(20~40)에 출력한다. 이때, 계수반전부(13)에서 계수(β2 -1)가 출력하면 계수처리부(20)의 덧셈기(21)와 곱셈기(22)는 계수저장 레지스터(C1')의 저장값( 0 -1)과 연산처리하므로 덧셈기(21)의 출력( 0 -1+β2 -1)은 상기 계수저장 레지스터(C1')에 저장되고, 상기 곱셈기(22)의 출력 ( 0 -1+β2 -1)은 계수처리부(30)에 출력하여 계수저장 레지스터(C2')에 저장된다.
또한, 계수반전부(13)에서 계수(β1 -1)가 출력하면 계수처리부(20)의 덧셈기 (21)와 곱셈기(22)는 계수저장 레지스터(C1')의 저장값( 0 -1+β2 -1)과 연산처리하고 덧셈기(21)의 출력( 0 -1+β2 -1+β1 -1)은 상기 계수저장 레지스터(C1')에 저장되고, 곱셈기(22)의 출력{( 0 -1+β2 -1)β1 -1}은 계수처리부(30)에 출력한다.
이때, 계수처리부(30)의 곱셈기(32)는 계수(β1 -1)를 계수저장 레지스터(C2')의 저장값( 0 -1β2 -1)과 연산처리하여 다음단 계수처리부에 출력하고, 덧셈기(31)는 계수처리부(20)의 곱셈기(22)의 출력값( 0 -1β1 -1+β2 -1β1 -1)을 상기 계수저장 레지스터(C2')의 저장값에 합산하여 저장한다.
이와 같은 동작에 따라 계수변환부(13)에서 계수(β0 -1)가 출력하면 각 계수처리부는 곱셈 및 덧셈연산을 처리하므로 각 계수저장 레지스터(C1')(C2')(C3')(C4')에는 다항식 C(x)의 각항 계수가 저장되고 이를 표시하면 다음과 같다.
C1'= 0 -1+β0 -1+β1 -1+β2 -1
C2'= 0 -1β2 -1+ 0 -1β1 -1+ 0 -1β0 -1+β2 -1β1 -1+β2 -1β0 -1+β1 -1β0 -1
C3'= 0 -1β2 -1β1 -1+ 0 -1β2 -1β0 -1+ 0 -1β1 -1β0 -1+β2 -1β1 -1β0 -1
C4'= 0 -1β2 -1β1 -1β0 -1
이때, 각 계수변환부(20~40)의 각 레지스터(C0'),(C1'~C1')의 저장값은 순차적으로 상수출력부(60)에 출력하고 곱셈기(61)에서 상수(a0b0)와 곱해진 후 상수저장 레지스터 셀(70)의 상수레지스터(71~75)에 순차적으로 저장되므로 다항식 C(x)은 다음과 같이 표시된다.
C(x)=a0b0[1+ 0 -1+β2 -1+β1 -1+β0 -1)x +
{ 0 -1β2 -1+( 0 -1+β2 -1)β1 -1+( 0 -1+β2 -1+β1 -1)β0 -1}x2+
[( 0 -1β2 -1β1 -1)+{( 0 -1β2 -1+( 0 -1+β2 -1)β1 -1｝β0 -1]x3+
0 -1β2 -1β1 -1β0 -1x4]
이상에서 상세히 설명한 바와 같이 본 발명 디지탈 시스템의 다항식 곱셈회로는 다항식의 근을 구해 순차적으로 입력시켜 반복적인 덧셈 및 곱셈연산을 통해 다항식의 각항 상수를 구하므로 하드웨어의 곱셈기의 덧셈기의 숫자를 줄여 회로를 간단히 구성할 수 있고, 집적회로 구현시 가볍고 소형으로 할 수 있으며 계산과정이 명확하여 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 다항식 A(x), B(x)를 인가하면 각기 근(xa), (xb)를 출력하는 치엔 서치 블럭(10), (11)과, 이 치엔 서치 블럭(10),(11)의 출력을 제어신호(Ctl)에 의해 선택 출력하는 멀티플렉서(12)와, 이 멀티플렉서(12)를 통해 출력하는 상기 치엔 서치 블럭(10), (11)의 출력(xa), (xb)을 반전시키는 계수변환부(13)와, 이 계수변환부(13)의 출력,을 순차적으로 덧셈 및 곱셈연산하는 계수처리부(20)(30)(40)와, 이 계수처리부(20~40)의 동작이 완료되면 상수항을 생성하는 상수항 발생부(50)와, 상기 상수항 발생부(50)와 계수처리부(20~40)의 각 레지스터(Cl'~Cl')의 값에 상기 다항식 A(x), B(x)의 상수항 계수(a0b0)를 곱한 후 순차적으로 상수저장 레지스터 셀(70)에 출력하는 상수출력부(60)로 구성한 것을 특징으로 하는 디지탈 시스템의 다항식 곱셈회로.
  2. 제 1 항에 있어서, 계수처리부(20)는 계수변환부(13)의 출력이 공통접속된 곱셈기(22)와 덧셈기(21)에 계수저장 레지스터(C1')의 출력을 공통접속하여 상기 덧셈기(21)의 출력을 상기 계수저장 레지스터(C1')에 접속하고, 상기 곱셈기(22)의 출력은 다음단 계수처리부(30)에 접속하여 구성하고, l-1개의 계수처리부(30~40)의 상기 계수처리부(20)와 동일한 l-1개의 곱셈기(32),(42), 덧셈기(31),(41) 및 계수저장 레지스터(C2'~Cl')로 각기 구성하여 상기 곱셈기(22),(32),(42)의 출력이 다음단 계수]처리부에 순차적으로 접속되게 구성한 것을 특징으로 하는 디지탈 시스템의 다항식 곱셈회로.
KR1019920006396A 1992-04-16 1992-04-16 디지탈 시스템의 다항식 곱셈회로 KR940007570B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920006396A KR940007570B1 (ko) 1992-04-16 1992-04-16 디지탈 시스템의 다항식 곱셈회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920006396A KR940007570B1 (ko) 1992-04-16 1992-04-16 디지탈 시스템의 다항식 곱셈회로

Publications (2)

Publication Number Publication Date
KR930022724A KR930022724A (ko) 1993-11-24
KR940007570B1 true KR940007570B1 (ko) 1994-08-20

Family

ID=19331894

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920006396A KR940007570B1 (ko) 1992-04-16 1992-04-16 디지탈 시스템의 다항식 곱셈회로

Country Status (1)

Country Link
KR (1) KR940007570B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7573551B2 (en) 2004-05-21 2009-08-11 Sanyo Electric Co., Ltd. Transflective liquid crystal display device and color liquid crystal display device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7573551B2 (en) 2004-05-21 2009-08-11 Sanyo Electric Co., Ltd. Transflective liquid crystal display device and color liquid crystal display device
US7876407B2 (en) 2004-05-21 2011-01-25 Sanyo Electric Co., Ltd. Transflective liquid crystal display device and color liquid crystal display device

Also Published As

Publication number Publication date
KR930022724A (ko) 1993-11-24

Similar Documents

Publication Publication Date Title
Wang et al. VLSI architectures for computing multiplications and inverses in GF (2 m)
Conway et al. Improved RNS FIR filter architectures
US4852098A (en) Polynomial operator in galois fields and a digital signal processor comprising an operator of this type
US4797848A (en) Pipelined bit-serial Galois Field multiplier
US4697248A (en) Arithmetic circuit for obtaining the vector product of two vectors
US4994995A (en) Bit-serial division method and apparatus
US4346451A (en) Dual moduli exponent transform type high speed multiplication system
US4899341A (en) Error correction circuit
US5930160A (en) Multiply accumulate unit for processing a signal and method of operation
US4740906A (en) Digital lattice filter with multiplexed fast adder/full adder for performing sequential multiplication and addition operations
KR940007570B1 (ko) 디지탈 시스템의 다항식 곱셈회로
JPS63107319A (ja) 拡張ガロア体上の多項式除算回路
US4334277A (en) High-accuracy multipliers using analog and digital components
JPH0750595A (ja) 復号化装置
Nun et al. A modular approach to the hardware implementation of digital filters
KR920010993B1 (ko) 고차 다항식 연산장치
KR0181408B1 (ko) 치엔의 에러 위치 탐지 회로 및 에러 위치 및 크기 연산 장치
JPH0778748B2 (ja) ガロア体演算ユニット
JP3131969B2 (ja) 演算装置
JP2603243B2 (ja) 誤り訂正装置
JP3105908B2 (ja) 有限体上の乗算器
JPH0535773A (ja) ベクトル除算方式とその装置
KR100395511B1 (ko) 유한체 상에서의 병렬 입출력 승산기의 설계 방법
KR940007569B1 (ko) 행렬 곱셈 회로
JPH0764810A (ja) ガロア体演算器

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050718

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee