KR920010993B1 - 고차 다항식 연산장치 - Google Patents

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Abstract

내용 없음.

Description

고차 다항식 연산장치
제1도는 본 발명의 블록구성도.
제2a도는 제1도의 제1멀티플렉서의 동작 설명을 위한 도표, 제2b도는 제1도의 제2 멀티플렉서의 동작 설명을 위한 도표.
제3도는 본 발명에 의한 연산 동작 설명을 위한 도표.
제4도는 종래의 고차 다항식 연산장치의 블록구성도.
제5도는 종래의 장치에 의한 연산동작 설명을 위한 도표.
* 도면의 주요부분에 대한 부호의 설명
1,6 : 레지스터 7 : 역수변환수단
8,11 : 멀티플렉서 9 : 덧셈수단
10 : 곱셈수단
본 발명은 고차 다항식 연산장치에 관한 것으로 특히 BCH(Bose-Chaudhuri-Hocguenghem)부호의 부호화 또는 복호화는 장치에 있어, 고차 다항식의 연산을 행하는 경우 연산소요 단계의 수를 감소킬 수 있도록한 고차 다항식 연산장치에 관한 것이다.
종래의 고차다항식 연산장치은 제4도에서와 같이 데이타버스(20)상의 소정데이타가 기억되는 제1 내지 제4 레지스터(21-24)와, 제어신호(S1, S2, S3)에 의하여 제2 레지스터(22) 및 제3 레지스터(23)의 데이타를 각각 덧셈, 곱셈, 나눗셈 연산을 행하는 덧셈기(25), 곱셈기(26), 나눗셈기(27)와, 계산결과가 기억되는 제5 레지스터(28)로 구성한 것으로, 그 연산동작은 제5도에서와 같이(X0X3+X1X2)/(X1 2+X1X2)의 연산을 행하는 경우를 예로들어 설명하면 다음과 같다.
도시되지 않은 연산제어 장치에 의하여 행하여질 연산의 과정에 따라 소정의 제어신호(S1, S2, S3)가 각 단계별로 덧셈기(25), 곱셈기(26), 나눗셈기(27)에 각각 입력되고 이 제어신호(S1, S2, S3)에 의하여 행하여진 중간 연산결과과 제1 레지스터(21) 내지 제5 레지스터(28)에 각각 기억 및 해독되어 제5도에서와 같이 19개의 단계의 연산과정을 수행하여 최종 연산결과를 제5 레지스터(28)에서 데이타버스(20)로 출력하는 것이다.
그러나 이와같은 종래의 연산장치는 연산에 소요되는 단계의 수가 많기 때문에 연산속도가 저하되고 고차다항식의 연산이나 또는 실시간으로 기기 동작이 요구되는 경우의 부호화 또는 복호화시에 다항식의 차수에 제약이 따르게 되어 부호화 및 복호화 효율이 저하되는 문제점이 있었다.
본 발명의 이와같은 종래의 문제점을 해결하기 위하여 연산소요 단계수를 감소시키므로 연산속도의 향상을 도모하고 부호화 또는 복호화시의 다항식의 차수를 증가시킬 수 있도록 하며 부호화 또는 복호화 효율의 향상을 도모할 수 있도록 한 고차 다항식 연산장치를 제공하는데 그 목적이 있는 것으로 첨부된 도면에 의하여 본 발명의 구성 및 작용효과를 상세히 설명하면 다음과 같다.
먼저 본 발명의 구성은 제1도에서와 같이 데이타버스(0)로부터 고정의 연산데이타가 기억되는 제1 내지 제4 레지스터(1, 2, 3, 4)와, 덧셈 연산결과의 기억을 위한 제5 레지스터(5)와, 중간 연산결과의 기억을 위한 제6 레지스터(6)와, 상기 제1 레지스터(1)의 데이타를 역수로 변환하는 역수변환수단(7)과, 제어신호(C1, C2)에 의하여 상기 제1 레지스터(1), 제2 레지스터(2), 역수변환수단(7)의 데이타를 선택적으로 출력하는 제1멀티플렉서(8)와, 상기 제1멀티플렉서(8) 및 제3 레지스터(3)의 출력을 곱셈연산하여 덧셈수단(9)에 입력하는 곱셈수단(10)과, 제어신호(C3)에 의하여 베이타버스(0)상의 데이타 또는 상기 덧셈수단(9)의 출력을 선택적으로 상기 제6 레지스터(6)에 입력하는 제2 멀티플렉서(11)와, 제어신호(C3)에 의하여 상기 제6 레지스터(6)의 출력을 상기 덧셈수단(9)에 입력하는 AND게이트(12)로 구성한 것이다.
이와같이 구성된 본 발명의 작용효과는 제1도 및 제3도에서와 같이 고차다항식(X0X3+X1X2)/(X1 2+X1X2)의 연산을 행하는 경우를 예로 들어 설명하면 도시되지 않은 통상의 연산제어 장치로부터 데이타버스(0)에 연산을 위한 X0, X3데이타가 출력되면 X0는 제2 레지스터(2) 및 제3 레지스터(3)에 동시에 기억되고 X3는 제1 레지스터(1)에 기억되며 제6 레지스터(6)는 ＂0＂으로 셋트된다.
이어서 제어신호(C1, C2)는 하이레벨(H), 제어신호(C3)는 로우레벨로 각각 제1멀티플렉서(8) 및 제2 멀티플렉서(11)에 입력되면 제1멀티플렉서(8)에서는 제1 레지스터(1)의 데이타(X3)가 선택되어(제2a도 참조)곱셈수단(10)에 입력된다.
곱셈수단(10)은 제1멀티플렉서(8)로부터 입력된 데이타(X3)와 제3 레지스터(3)로부터 입력된 데이타(X0)를 곱셈한 데이타(X0, X3)를 덧셈수단(9)에 입력한다.
여기서 제어신호(C2)가 하이레벨이으로 AND게이트(12)가 인에이블되어 제6 레지스터(6)에 기억된 ＂0＂데이타가 덧셈수단(9)에 입력되므로 덧셈수단(9)은 곱셈수단(10)으로부터 입력된 데이터(X0, X3)와 제6 레지스터(6)로부터 입력된 데이타(＂0＂)를 덧셈한 데이타(X0, X3+0=X0, X3)를 제2 멀티플렉서(11)에 입력한다.
이어서 데이타버스(0)로부터 제1 레지스터(1)에는 X2데이타가 기억되고 제2 및 제3 레지스터(3)에는 X1데이타가 기억되며 제어신호(C3)는 하이레벨로 제2 멀티플렉서(11)에 입력된다.
제어신호(C3)가 하이레벨이므로 제2 멀티플렉서(11)는 덧셈수단(9)으로부터 입력된 데이터(X0, X3)를 선택하여 제6 레지스터(6)에 X0, X3데이타가 기억된다.
이어서 제어신호(C1, C2)가 하이레벨이 되면 제1 레지스터(1)의 데이타(X2)는 제1멀티플렉서(8)를 통해 곱셈수단(10)에 입력되므로 곱셈수단(10)은 제1멀티플렉서(8)로부터 입력된 데이타(X2)와 제3 레지스터(3)로부터 입력된 데이타(X1)를 곱셈한 데이터(X1, X2)를 뎃셈수단(9)에 입력한다.
덧셈수단(9)은 곱셈수단(10)의 출력데이타(X1, X2)와 AND게이트(12)를 통해 입력되는(C2=H참조)제6 레지스터(6)의 출력데이타(X0, X3)를 덧셈한 데이타(X0X3+X1X2)를 출력하여 제5 레지스터(5)에 기억된다. 이어서 제5 레지스터(5)의 데이타(X0X3+X1X2)를 제4 레지스터(4)에 기억시키고 제6 레지스터(6)는 ＂0＂으로 셋트한다.
다음단계로 제어신호(C1)는 하이레벨, 제어신호(C2, C3)는 로우레벨이 되면 제1멀티플렉서(8)에서는 제2 레지스터(2)의 데이타(X1)를 선택하여 곱셈수단(10)에 입력하고 곱센수단(10)은 제2 레지스터(2)의 데이타(X1)와 제3 레지스터(3)의 데이타(X1)를 곱셈한 데이타(X1 2)를 뎃셈수단(9)에 입력한다.
이어서 제어신호(C1, C2, C3)가 하이레벨이 되면 제1멀티플렉서(8)는 제1 레지스터(1)의 데이타(X2)를 선택하여 곱셈수단(10)에 입력하므로 곱셈수단(10)은 이 데이타(X2)와 제3레지스터(3)의 데이타(X1)를 곱셈한 데이타(X1X2)를 덧셈수단(9)에 입력한다.
이 경우에 제어신호(C3)는 하이레벨이므로 제2 멀티플렉서(11)는 전 단계의 덧셈수단(9)의 출력데이타(X1 2)를 선택하여 제6 레지스터(6)에 기억된다.
또한 제어신호(C2)는 하이레벨이으로 제6 레지스터(6)에 기억된 데이타(X1 2)는 AND게이트(12)를 통해 덧셈수단(9)에 입력되어 곱셈수단(10)에서 입력된 데이타(X1 2)와 덧셈한 데이타(X1 2+X1X2)가 제5 레지스터(5)에 기억된다.
다음 단계로 제5 레지스터(5)의 데이타(X1 2+X1X2)를 제1 레지스터(1)에 기억하고 제2 레지스터(2) 및 제3 레지스터(3)에는 제4 레지스터(4)에 기억된 데이타(X0X3+X1X2)가 기억된다. 또한 제6 레지스터(6)는 ＂0＂으로 셋트한다.
이어서 제어신호(C1)는 로우레벨, 제어신호(C2)는 하이레벨, 제어신호(C3)는 로우레벨이 되면 제1멀티플렉서(8)는 역수변환수단(7)에 의하여 제1 레지스터(1)의 데이타가 역수변환 된 데이타(1/(X1 2+X1X2))를 선택하여 곱셈수단(10)에 입력하므로 곱셈수단(10)은 제1멀티플렉서(8)의 출력데이타(1/(X1 2+X1X2))와 제3 레지스터(3)의 데이타(X0X3+X1X2)를 곱셈한 데이타 즉.(X0X3+X1X2)/(X1 2+X1X2)를 덧셈수단(9)에 입력한다.
이어서 덧셈수단(9)의 출력데이타는 제5 레지스터(5)에 기억된다. 다음단계로 제5 레지스터(5)의 데이타인 최종연산결과(X0X3+X1X2)/(X1 2+X1X2)를 데이타버스(0)에 출력하고 연산을 종료한다.
이상에서 설명한 바와같이 본 발명에 의한 고차다항식 연산의 소요단계수가 (X0X3+X1X2)/(X1 2+X1X2)의 연산을 행하는 경우 종래의 19개의 단계에서 10개 단계로 감소되므로 고속연산이 가능하고 다항식의 차수를 높일수 있으므로 부호화 또는 복호화 효율의 향상을 도모할 수 있는 효과가 있다.

Claims (1)

  1. 데이타버스(0)로부터 소정의 연산데이타가 기억되는 제1 내지 제4 레지스터(1, 2, 3, 4)와, 덧셈연산 결과의 기억을 위한 제5 레지스터(5)와, 중간 연산결과의 기억을 위한 제6 레지스터(6)와, 상기 제1 레지스터(1)의 데이타를 역수로 변환하는 역수변환수단(7)과, 제어신호(C1C2)에 의하여 상기 제1 레지스터(1), 제2 레지스터(2), 역수변환 수단(7)의 데이타를 선택적으로 출력하는 제1멀티플렉서(8)와, 상기 제1멀티플렉서(8) 및 제3 레지스터(3)의 출력을 곱셈연산하여 덧셈수단(9)에 입력하는 곱셈수단(10)과, 제어신호(C3)에 의하여 데이타버스(0)상의 데이타 또는 상기 덧셈수단(9)의 출력을 선택적으로 상기 제6 레지스터(6)에 입력하는 제2 멀티플렉서(11)와, 제어신호(C3)에 의하여 상기 제6 레지스터(6)의 출력을 상기 덧셈수단(9)에 입력하는 AND게이트(12)로 구성한 것을 특징으로 하는 고차 다항식 연산장치.
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