JP3361309B2

JP3361309B2 - 実データまたは複素データの選択的プリサム離散フーリエ変換のための効率的アーキテクチャを有するディジタル・チャネライザおよびそのオペレーション方法

Info

Publication number: JP3361309B2
Application number: JP2000051086A
Authority: JP
Inventors: エドワード・エル−シー・ニウ; シャーロット・エヌ・カーペンター
Original assignee: Northrop Grumman Space and Mission Systems Corp; TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 1999-02-26
Filing date: 2000-02-28
Publication date: 2003-01-07
Anticipated expiration: 2020-02-28
Also published as: CA2298872A1; JP2000252938A; US6327603B1; EP1032124A2; EP1032124A3

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力帯域幅を複数
のチャネルに分割するフィルタに関し、更に特定すれ
ば、離散フーリエ変換（ＤＦＴ：ｄｉｓｃｒｅｔｅＦ
ｏｕｒｉｅｒｒａｎｓｆｏｒｍ）を用いて入力帯域幅
をチャネルに分割する衛星通信用途に適するディジタル
・チャネライザ（ｃｈａｎｎｅｌｉｚｅｒ）に関するも
のである。

【０００２】

【従来の技術】初めに、本願と同日付けで出願した関連
の特許出願を以下に引用する。尚、この言及により、そ
の内容全体が本願にも援用されるものとする。（１）「ＤｉｇｉｔａｌＣｈａｎｎｅｌｉｚｅｒＨ
ａｖｉｎｇＥｆｆｉｃｉｅｎｔＡｒｃｈｉｔｅｃｔ
ｕｒｅＦｏｒＷｉｎｄｏｗＰｒｅｓｕｍＯｐｅｒ
ａｔｉｏｎａｎｄＭｅｔｈｏｄｏｆＯｐｅｒａ
ｔｉｏｎＴｈｅｒｅｏｆ」（ウィンドウ・プリサム・
オペレーションのための効率的アーキテクチャを有する
ディジタル・チャネライザおよびそのオペレーション）
と題する米国特許出願第０９／２５９，０３１号。（２）「ＤｉｇｉｔａｌＣｈａｎｎｅｌｉｚｅｒＨ
ａｖｉｎｇＥｆｆｉｃｉｅｎｔＡｒｃｈｉｔｅｃｔ
ｕｒｅＦｏｒＤｉｓｃｒｅｔｅＦｏｕｒｉｅｒ
ＴｒａｎｓｆｏｒｍａｔｉｏｎａｎｄＯｐｅｒａｔ
ｉｏｎＴｈｅｒｅｏｆ」（離散フーリエ変換のための
効率的なアーキテクチャを有するディジタル・チャネラ
イザおよびそのオペレーション）と題する米国特許出願
第０９／２５９，６２３号。（３）「ＤｉｇｉｔａｌＣｈａｎｎｅｌｉｚｅｒＨ
ａｖｉｎｇＥｆｆｉｃｉｅｎｔＡｒｃｈｉｔｅｃｔ
ｕｒｅＦｏｒＣｙｃｌｉｃＳｈｉｆｔｉｎｇａ
ｎｄＭｅｔｈｏｄｏｆＯｐｅｒａｔｉｏｎＴｈ
ｅｒｅｏｆ」（周期的シフティングのための効率的なア
ーキテクチャを有するディジタル・チャネライザおよび
そのオペレーション方法）と題する米国特許出願第０９
／２５８，８４７号。（４）「ＤｉｇｉｔａｌＣｈａｎｎｅｌｉｚｅｒＨ
ａｖｉｎｇＥｆｆｉｃｉｅｎｔＡｒｃｈｉｔｅｃｔ
ｕｒｅＦｏｒＷｉｎｄｏｗＰｒｅｓｕｍＵｓｉｎ
ｇＤｉｓｔｒｉｂｕｔｅｄＡｒｉｔｈｍｅｔｉｃ
ＦｏｒＰｒｏｖｉｄｉｎｇＷｉｎｄｏｗＰｒｅｓ
ｕｍＣａｌｃｕｌａｔｉｏｎｓｉｎＯｎｅＣｌｏ
ｃｋＣｙｃｌｅ」（分散演算を用いて１クロック周期
内にウインドウ・プリサム計算を行うウインドウ・プリ
サムのための効率的なアーキテクチャを有するディジタ
ル・チャネライザおよびそのオペレーション方法）と題
する米国特許出願第０９／２５９，０３０号。（５）「ＥｆｆｉｃｉｅｎｔＤｉｇｉｔａｌＣｈａ
ｎｎｅｌｉｚｅｒＳｙｓｔｅｍａｎｄＭｅｔｈｏ
ｄｏｆＯｐｅｒａｔｉｏｎＴｈｅｒｅｏｆ」（効
率的ディジタル・チャネライザ・システムおよびそのオ
ペレーション方法）と題する米国特許出願第０９／２５
９，０２９号。

【０００３】衛星通信システムにおけるディジタル・チ
ャネライザには、いくつかの設計上の制約がある。複雑
度の高い計算が要求されるため、非常に複雑な集積回路
の論理機能および相互接続が必要となる。集積回路によ
る電力消費が大きいので、動作温度が高くなり、チャネ
ライザの誤動作または故障を招く可能性がある。システ
ム・クロック・レートは、高データ・スループットに対
応するために十分高いことが要求されるが、前述の高温
化動作の可能性の一因となる電力消費を低減するために
はできるだけ低く抑えなければならない。ディジタル・
チャネライザの電力消費は、クロック・レートに比例
し、そして要求される高計算複雑度を満たす集積回路の
種類に応じて大きくなる。更に、過剰なハードウエア
は、処理効率を阻害し、潜在的な誤動作源となる可能性
がある。

【０００４】図１は、ダウン・コンバータ、および広帯
域入力帯域幅を複数の等間隔のチャネルに分割するフィ
ルタとして機能する、従来技術のディジタル・チャネラ
イザ１０のブロック図である。チャネライザ１０は、こ
れまでにも文献に記載されているＤＦＴを用いるチャネ
ライザを表わす。Ｃｒｏｃｈｉｅｒｅ（クローチア）お
よびＲａｂｉｎｅｒ（ラビナ）著、Ｍｕｌｔｉｒａｔｅ
ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎ
ｇ（マルチレート・ディジタル信号処理）（１９８３
年、ニュー・ジャージー、ＥｎｇｌｅｗｏｏｄＣｌｉ
ｆｆｓのＰｒｅｎｔｉｃｅＨａｌｌによって出版され
た）を参照のこと。この出版物の内容は、この言及によ
り、その全体が本願にも援用されるものとする。かかる
システムは、広帯域衛星通信システムに適用されてい
る。

【０００５】入力信号がバンドパス・フィルタ１２に印
加され、バンドパス・フィルタ１２は、選択した広帯域
幅を通過させ、各々がより狭い帯域幅を有する、Ｎ個の
等間隔のチャネルに分割する。例えば、３２０ＭＨｚの
広帯域信号を、バンドパス・フィルタ１２を通過させ、
１６個の２０ＭＨｚ幅チャネルに分割することができ
る。バンドパス・フィルタを通過した信号は、アナログ
ーディジタル（アナログ／ディジタル）変換器１４に印
加され、バンドパス・フィルタを通過した信号をサンプ
リングする。サンプリングによって得られる代表的な周
波数スペクトルについては、図３Ａおよび図３Ｂに関連
して以下で更に説明する。各サンプルは、多ビット・ワ
ードで構成されている。多ビット・ワードの直列ストリ
ームが、アナログ／ディジタル変換器１４によってデマ
ルチプレクサ（ＤＥＭＵＸ）１６への入力として出力さ
れる。デマルチプレクサ１６は、Ｄ個の出力１８を生成
する。変数Ｄは、デシメーション・レート（ｄｅｃｉｍ
ａｔｉｏｎｒａｔｅ）として知られる変数Ｍに等しく
することができる。デマルチプレクサ１６は、多タップ
遅延線として機能し、各並列出力が遅延線の異なるタッ
プから出力される。デマルチプレクサＡのＤ個の出力１
８は、ウインドウ・プリサム計算部（ｗｉｎｄｏｗｐ
ｒｅｓｕｍｃｏｍｐｕｔｅｒ）２０に印加される。ウ
インドウ・プリサム計算部２０は、周知のように機能
し、Ｌ個のワードを含むウインドウ内にある一連のワー
ドを処理する。その際、Ｎ個のワードを含むウインドウ
の複数の等しいサブパート（ｓｕｂｐａｒｔ）Ｒにおい
て対応する各ワードを、ウインドウ・プリサム・ファン
クション係数（ｗｉｎｄｏｗｐｒｅｓｕｍｆｕｎｃ
ｔｉｏｎｃｏｅｆｆｉｃｉｅｎｔ）と乗算し、得られ
た乗算積を合計し、乗算積の和を得る。ここで、Ｒ＝Ｌ
／Ｎである。個々の乗算積の合計は、以下で述べるＤＦ
Ｔを含む次の処理の後、Ｎ個の個々のチャネルとして出
力される。出力チャネルの数は、Ｎ個よりも少なくなる
ように選択することができる。

【０００６】例えば、デマルチプレクサ１６から出力さ
れる、一連の９６ワードを、各々２４ワードを含む４つ
のサブパートに分解する。異なるサブパートからの対応
するＲ個のワードの各々、例えば、ワード０，２４，４
８，７２に、それらに予め割り当てられているウインド
ウ・プリサム・ファンクション係数を乗算し、合計して
出力和を求め、次いでこれを処理し、Ｎ個の出力チャネ
ルの１つとする。ウインドウ・プリサム計算部２０は、
Ｄ個の入力およびＮ個の出力を有する。ＤＦＴの大きさ
および可能なチャネル数である、Ｍ、ＤおよびＮ間の関
係は、ウインドウ・プリサム計算部２０のアーキテクチ
ャに影響を及ぼす。ウインドウ・プリサム計算部２０に
よって処理されるウインドウ内のＲ個のサブパートに等
しい数のレジスタ（図示せず）に格納されているワー
ド、例えば、０，２４，４８，７２は、それらに予め割
り当てされているウインドウ・プリサム・ファンクショ
ン係数との乗算の後、合計し出力和を求める。

【０００７】ウインドウ・プリサム計算部２０は、本願
譲受人によって、ＭがＮに等しくない集積回路を用いた
並列データ処理パス（経路）によって実現されている。
本願譲受人によって並列データ処理を行うために用いら
れた処理経路Ｉの数は、ＩがＮおよびＭの最大公約数
（ＧＣＤ：ｇｒｅａｔｅｓｔｃｏｍｍｏｎｄｉｖｉ
ｓｏｒ）であるという関係を満たし、これを以降ＧＣＤ
（Ｎ，Ｍ）として表現することにする。

【０００８】ウインドウ・プリサム計算部２０からのＮ
個の出力は、循環シフト部（ｃｙｃｌｉｃｓｈｉｆ
ｔ）２４に印加され、ＤＦＴによって各チャネルに処理
するためのフェーズ（位相）調節を行う。循環シフト部
２４によって求められた位相は、算出されたシフト数だ
け、ウインドウ・プリサム計算部から得られたＮ個のワ
ード出力に適用される。循環シフティング（ｓｈｉｆｔ
ｉｎｇ）動作は、公知であり、例えば、前述の出版物の
ｐｐ．３２０〜３２３に記載されている。循環シフト部
２４によるウインドウ・プリサム計算部２０の出力ワー
ドのシフト数は、ｍＭ＊ｍｏｄｕｌｏＮまたは−ｍＭ
＊ｍｏｄｕｌｏＮという関係の値を計算することによ
って決定される。変数ｍは、出力インデックス変数であ
り、０から正の整数までの範囲を取る。Ｎ個のチャネル
を有する循環シフト部２４からの出力は、Ｎ個の入力を
有する離散フーリエ変換装置２６に印加される。離散フ
ーリエ変換装置２６は、循環シフト部２４からの出力を
Ｎ個の出力チャネルに変換する。

【０００９】図２は、図１のシステムが実行するウイン
ドウ・プリサム処理を表わす、ウインドウ・プリサム・
アルゴリズムの概念ブロック図を示す。Ｌ個の個々のワ
ードのサンプル出力は、シフト・レジスタ内にシフトさ
れる。シフト・レジスタは、アナログ／ディジタル変換
器１４が出力する連続ワードを格納する。入力データ
は、シフト・レジスタ内にシフトされる。そのサブパー
ト数Ｒは、例えば、前述の例では４である。サブパート
当たりのワード数（ＤＦＴサイズ）は、出力チャネルの
数Ｎに等しい。シフト・レジスタは、Ｌワード長のアナ
リシス（分析）ウインドウを有し、これは離散フーリエ
変換のサイズＮのＲ倍である。Ｒ個の個々のサブパート
の合計に含まれるワードは、更にＤＦＴによって処理さ
れ、個々のチャネルとなる。シフト・レジスタ内のデー
タは、前述の出版物の３１７頁にある式７．７０にした
がって、タイム・リバース（時間逆）ウインドウ（ｔｉ
ｍｅｒｅｖｅｒｓｅｗｉｎｄｏｗ）で重み付けさ
れ、図示のようなウインドウ・シーケンス（ｗｉｎｄｏ
ｗｅｄｓｅｑｕｅｎｃｅ）を生成する。このシーケン
スは、ｒ＝０から開始するサンプルのブロックとして処
理され、時間エリアス（ｔｉｍｅａｌｉａｓｅ）され
る。得られた和は、循環シフト部２４によって、ｍＭ＊
ｍｏｄｕｌｏＮまたは−ｍＭ＊ｍｏｄｕｌｏＮに等
しいシフト数だけ処理され、離散フーリエ変換部２６に
印加される。

【００１０】図１のアナログ／ディジタル変換器１４
は、ディジタル・サンプリング理論にしたがって、図３
Ａおよび図３Ｂに示すような、ゼロ周波数を中心とする
周波数ドメイン信号のスペクトルを生成する。図３Ａお
よび図３Ｂは、それぞれ、１２個および２４個の周波数
ドメイン信号の群（グループ）を示す。実信号に対する
ｆ_sのサンプリング周波数は、正（実）および負（共
役）周波数双方において、ゼロ周波数を中心としｆ_s／
２まで延びる、対応する周波数ドメイン信号を生成す
る。正の周波数は、数学的にａ＝ｘ＋ｉｙとして表わ
し、また負の周波数は、ａ＝ｘ−ｉｙとして表わすこと
ができ、対応する正および負の周波数は互いの共役であ
る。また、ディジタル・サンプリング理論によれば、図
３Ａおよび図３Ｂの周波数ドメイン信号は周期ｆ_sで周
期的に繰り返し、正側の周波数は連続的に高くなり、負
側の周波数は連続的に低くなっていく。これら上側の繰
り返し周波数ドメイン信号は、図から省略してある。図
３Ａの対応する周波数ドメイン信号は、１および１１、
２および１０、３および９、４および８、ならびに５お
よび７であり、図３Ｂの対応するチャネルは、１および
２３、２および２２、３および２１、４および２０、５
および１９、６および１８、７および１７、８および１
６、９および１５、１０および１４、ならびに１１およ
び１３である。図３Ａにおける周波数ドメイン信号０お
よび６、ならびに図３Ｂにおける０および１２は、対応
するものがない。各周波数ドメイン信号の情報は、虚項
ｉｙの符号逆転によって、その対応する共役に変換され
る。

【００１１】図４Ａは、各々１２（Ｎ）個の実ワードを
含む４（Ｒ）個のサブパートを有する４８（Ｌ）個の実
ワードを含むウインドウのウインドウ・プリサム・ファ
ンクションの図を示し、図４Ｂは、文字「ｉ」が続く数
値によって識別される虚部、ならびに文字「ｒ」が続く
数値によって識別される実部を含む、２４個の複素ワー
ドを含むウインドウのウインドウ・プリサム・ファンク
ションを示す。これらのウインドウ・プリサムは、図４
Ｂのウインドウ・プリサム・ファンクションが、実部お
よび虚部を有する各ワードに対してワードの数が半分で
あることを除いて、同一である。図４Ｂにおける複素デ
ータは、例えば、スペクトル拡散送信の変換を受信機の
チューナにおいてダウン・コンバートするときに得られ
る。図４Ａおよび図４Ｂの個々のワードに、それらに予
め割り当てられているウインドウ・プリサム・ファンク
ション係数を乗算し、次いで他のサブパートからの対応
するワードのその他の積と合計し、ウインドウ・プリサ
ム計算の出力を求め、続いてこれをＤＦＴによって処理
し、Ｎ個のチャネルを得る。

【００１２】各サブパートＲ内の対応するワードを加算
し、ウインドウ毎のワード数に等しい数の和、例えば、
Ｐ０〜Ｐ１１またはＰ０_r〜Ｐ５_iを求める。和Ｐ０〜Ｐ
１１およびＰ０_r〜Ｐ５_iは、格納されている係数を用い
て、ウインドウ乗算プロセスによって処理し、Ｎ個のチ
ャネル各々にｙの値を計算する。この値は、積の和を表
わし、循環シフト部２４に印加される。

【００１３】総和プロセスは、デシメーション・レート
Ｍがチャネル数Ｎに等しい場合、図４Ａの縦列において
識別した個々のワードを格納するレジスタのアレイによ
って効率的に実行され、出力Ｐ０〜Ｐ１１を求めること
ができる。

【００１４】対応する個々のワード（例えば、図４Ａで
は０，１２，２４，３６、図４Ｂではワード部分０ｒ，
６ｒ，１２ｒ，１８ｒ）と、それぞれに予め割り当てら
れているウインドウ・プリサム・ファンクション係数と
の積の総和は、多くの方法で実施することができる。１
つの方法を図５に示す。この方法は、乗算器４０および
総和算出部４２を必要とし、かなりのハードウエアを用
いるという欠点がある。乗算器４０の数はＲに等しく、
総和算出部４２内にある加算器の数は、最悪の場合（Ｒ
−１）に等しい。この方法は、１クロック・サイクルで
出力総和ｙを計算する（パイプライン型）。ワード値ｘ
₀，ｘ₁，ｘ₂，ｘ₃は、Ｌワード長のウインドウのＲ個の
サブパートの各々からの対応するワード値を表わし、例
えば、図４Ａにおけるワード０，１２，２４，２６、ま
たは図４Ｂにおける実ワード部０ｒ，６ｒ，１２ｒ，１
８ｒである。この総和ｙを計算する実施態様は、計算と
しては高速であるが、大量のゲート、その他のハードウ
エア、および相互接続部を必要とするという欠点があ
り、衛星を取り巻く環境では特に前述の欠点を有する。

【００１５】図６は、ＩＥＥＥＡＳＳＰＭａｇａｚ
ｉｎｅにおけるＳｔａｎｌｅｙＡ．Ｗｈｉｔｅ（ス
タンレーＡ．ホワイト）による”Ａｐｐｌｉｃａｔ
ｉｏｎｓｏｆＤｉｓｔｒｉｂｕｔｅｄＡｒｉｔｈ
ｍｅｔｉｃｔｏＤｉｇｉｔａｌＳｉｇｎａｌＰ
ｒｏｃｅｓｓｉｎｇ：ＡＴｕｔｏｒｉａｌＲｅｖ
ｉｅｗ”（ディジタル信号処理への分散演算の応用：チ
ュートリアル・レビュー）（１９８９年７月、ｐｐ．１
〜１９）において提案された有限インパルス応答フィル
タのブロック図を示す。図示のフィルタは、連続的な４
つの８ビット・ワードｘ₀，ｘ₁，ｘ₂，ｘ₃の入力によっ
て総和ｙを計算し、８ビット・ワードを処理するには８
クロック・サイクルを要する。処理全体は、入力ワード
ｘ₀，ｘ₁，ｘ₂，ｘ₃およびそれぞれの乗算ウインドウ係
数Ｗ₀，Ｗ₁，Ｗ₂，Ｗ₃との個々の積を計算し、合計Σ_i
ｘ_iＷ_iを求めることである。個々の積は、別々に計算さ
れ、次いで加算されるのではない。各ワードの各ビット
が、それらの各ウインドウ係数の倍数を加算するか減算
するかを決定し、これらのワード内の同じ位置にあるビ
ット全てを同時に処理する。その結果、単純に積を合計
することによるのではなく、ウインドウ係数およびその
否定（ｎｅｇａｔｉｏｎ）の異なる合計の組み合わせの
倍数を合計することによって、積の和全体が求められ
る。ビット選択部５０は、８ビット・ワード、例えば、
最下位ビットＬＳＢから昇順で最上位ビットＭＳＢまで
のビット、からビット・スライスを選択する。

【００１６】論理回路５２は、ＤＡ（ｄｉｓｔｒｉｂｕ
ｔｅｄａｒｉｔｈｍｅｔｉｃ：分散演算）ＲＯＭ５
４における対称性を利用し、分散算術演算がプロセスと
して正しく動作するために格納することが必要な値の半
分を削除する。ビット数を削減するプロセスは、前述の
論文における５頁以降に記載されている。ＤＡＲＯＭ
５４は、ウインドウ係数およびそれらの否定の可能なあ
らゆる合計の組み合わせ全てを格納する。入力ワードか
らのビット・スライスは、係数の適正な総和を選択する
ために、ＤＡＲＯＭ５４内へのアドレスとして機能す
る。シフタ５６は、ＤＡＲＯＭ出力の２の累乗である
適正な倍数を加算器５８に出力する。シフタ５６の出力
は、総和算出部５８に供給され、総和算出部５８は、ウ
インドウ係数およびそれらの否定の異なる総和の組み合
わせの倍数を合計する。レジスタ６０からのフィードバ
ックによって現在の合計が求められ、連続するビット・
スライス毎に、総和算出部５８によって、新たな和と合
計される。

【００１７】図６の直列式の実施態様では、大きなデー
タ・ワードでは、総和ｙを計算するために高いクロック
・レートが必要となるという欠点がある。衛星への用途
では、高クロック・レートは多大なエネルギ消費を必要
とし、このために集積回路が過熱する可能性があり、高
データ・レートを必要とするシステムでは、潜在的な速
度処理障害（ｓｐｅｅｄｐｒｏｃｅｓｓｉｎｇｂａ
ｒｒｉｅｒ）を表わす。一度に１ビットずつ処理するの
では、望ましくないレイテンシが生ずる。

【００１８】図７は、本願譲受人がウインドウ・プリサ
ム計算部２０において用いて、対応するワードおよびそ
れらに予め割り当てられているウインドウ・プリサム・
ファンクション係数の積を合計するために用いた、分散
演算の実現例を示す。このシステムは、３クロック・サ
イクルを用いてそれぞれ、１２ビット・ワードｘ₀，
ｘ₁，ｘ₂，ｘ₃から入力される４ビット・ニブルを処理
することを除いて、図６と同様の処理を行う。４ビット
・ニブルの処理は並列であるが、それ以外は図５に類似
する。総和算出部６２は、３つのクロック・サイクルの
各々の間に、シフタ５６からの出力を合計する。レジス
タ６４は、総和算出部６２が出力する総和結果を格納
し、総和を総和算出部にフィード・バックし、現在の総
和と次のクロック・サイクル処理の総和とを合計する。

【００１９】この分散演算の実現例は、ワード処理スル
ープットが高い場合欠点がある。各ワード毎に３サイク
ルで４ビット・ニブルを処理するには、更に高いクロッ
ク・レートが必要となり、１サイクルでワードの全ビッ
トを処理する場合と比較して、エネルギ消費が増大す
る。１ワード毎に３処理サイクルを実行するために必要
なクロック・レートのために、ある種の衛星処理用途で
は、ワード処理スループットが所望のシステム性能に要
求されるよりも低く抑えられてしまう。

【００２０】ウインドウ・プリサム計算部２０は公知で
あり、レジスタのアレイを利用して、総和ｙを計算する
ために前述のプロセスにしたがって処理されたワードｘ
₀，ｘ₁，ｘ₂，ｘ₃を格納する。用途によっては、そのデ
シメーション・レートＭがＤＦＴサイズＮおよび出力さ
れるチャネル数に等しい場合もある。しかしながら、本
出願人は、ＤＦＴサイズＮに等しくないデシメーション
・レートＭを有するウインドウ・プリサム計算部２０を
実施した。これらのシステムは、ウインドウの前述のサ
ブパートの各々からの対応する入力ワード、例えば、図
４Ａからのワード０，１２，２４，３６、および図４Ｂ
からのワードの対応する部分を、格納されているレジス
タから供給し、乗算および総和を行い、Ｎチャネルの各
々に対して、ウインドウ・プリサム計算部の出力ｙを生
成する。

【００２１】離散フーリエ変換は公知である。Ｎ入力の
スタンドアロン（独立）離散フーリエ変換装置は、特定
の等距離周波数でＮ個の出力に周波数応答を与える。Ｎ
個の入力は時間ドメイン信号であり、Ｎ個の出力は特異
の周波数において決定される周波数ドメイン信号であ
る。離散フーリエ変換装置自体は、チャネル情報を抽出
する（導き出す）ことができるが、当該チャネル情報を
表わす単一の周波数のみでサンプリングする。

【００２２】チャネライザでは、出力は単一の抽出チャ
ネルを与える。Ｎ個の出力は、Ｎ個の時間ドメイン信号
に対応し、その各々が、入力信号の周波数スペクトルを
分割するＮ個の周波数帯域（帯域幅が等しい）の１つか
らの情報を含む。これは、入力信号が、Ｎよりも多いま
たは少ないチャネルを有することを除外しない。スペク
トルは単純にＮ個の周波数帯域に分割される。Ｎ個の入
力全てが、Ｎ個の出力の各１つの計算に必要とされ、Ｎ
個の出力の各々は、周波数スペクトルを分割する周波数
帯域の１つの時間ドメイン信号を表わす。

【００２３】図８は、従来技術の離散フーリエ変換デバ
イス１１８を表わすブロック図であり、循環シフト部２
４によって求めた、１２個の循環シフトされた総和ｙの
出力を、１２個の周波数ドメイン出力に変換する。ＤＦ
Ｔを計算するためには、種々のアルゴリズムが公知であ
る。図８では、２の累乗のない（ｎｏｎ―ｐｏｗｅｒｏ
ｆｔｗｏ）の離散フーリエ変換に用いられるＷｉｎ
ｏｇｒａｄ（ウィノグラッド）アルゴリズムを用いてい
る。ＤＦＴ装置１１８は、各々多ビット・ワードを表わ
す１２個の時間ドメイン入力「ｉｎ０−ｉｎ１
１」、および各々多ビット・チャネル出力０〜１１を表
わす１２個の周波数ドメイン出力「ｏｕｔ０−ｏｕｔ
１１」を有する。図８では実数として表わされている出
力の一部は、実際には、実項および虚項を含む複素数で
ある。複素入力ワードの図示は、図示を簡略化するため
に省略した。

【００２４】離散フーリエ変換装置１１８は、各々１対
の時間ドメイン入力および１対の周波数ドメイン出力を
有する公知の構造の６つの２点（２Ｐｔ：２ポイント）
ＤＦＴ１２２から成る入力離散フーリエ変換計算段１２
０と、各々３つの入力および３つの出力を有する公知の
構造の４つの３点ＤＦＴ１２６から成る中間離散フーリ
エ変換計算段１２４、ならびに各々２つの入力を有し２
つの周波数ドメイン出力を生成する公知の構造の６つの
２点ＤＦＴ１３０から成る出力離散フーリエ変換計算段
１２８と含む。２点ＤＦＴ１２２の出力は、中間フーリ
エ変換計算段１２４の個々のＤＦＴ１２６に入力され、
中間離散フーリエ変換計算段の３点ＤＦＴ１２６の出力
は、出力離散フーリエ変換計算段１２８の個々の離散フ
ーリエ変換部１３０に入力される。

【００２５】図９は、従来技術の簡素化離散フーリエ変
換装置（ｐｒｕｎｅｄｄｉｓｃｒｅｔｅＦｏｕｒｉ
ｅｒｔｒａｎｓｆｏｒｍａｐｐａｒａｔｕｓ）１４
０を示す。これは、時間ドメイン入力の数に等しいＮ個
の可能な周波数ドメイン出力の全てが次の処理に必要で
ない場合に、出力離散フーリエ変換計算段１２８におけ
る不要なＤＦＴ１３０を除去するために、本願譲受人に
よって行われた修正を表わす。図８の離散フーリエ変換
部１１８は、図９では修正されており、次の処理に必要
な図３Ａの周波数ドメイン信号を表わす周波数ドメイン
信号２，３，４，５および８，９，１０，１１のみを考
慮して、２つの出力段１３０を除去している。周波数ド
メイン信号０，６，１，７を生成する２点離散フーリエ
変換部１３０は、除去されている。周波数ドメイン入力
対０および６，１および７は示されていない。出力５
は、出力７と対応するものであり、かつ共役である。し
かしながら、図９の出力５は、出力７の代わりに下流に
おいて更に処理されない。

【００２６】図１０は、全ての可能な周波数ドメイン信
号を出力として有する、従来技術の離散フーリエ装置３
００の別の形態を示す。周波数ドメイン入力離散フーリ
エ計算段３０２は、公知の構造の３つの４点離散フーリ
エ変換部３０４を有し、各々４つの時間領域入力および
４つの出力を有する。４つの出力は、それぞれ、４つの
３点ＤＦＴ３０６を有する出力離散フーリエ変換計算段
３０４に結合されている。この構造は、図８および図９
のような中間離散フーリエ計算段を有さない。

【００２７】図１１は、２４個の時間ドメイン入力およ
び可能な２４個の周波数ドメイン出力の全てを出力とし
て有する、従来技術の離散フーリエ変換装置４００を表
わす図である。離散フーリエ変換部は、３つの８点プリ
ウィーブ（ｐｒｅｗｅａｖｅ）４０４から成る入力離散
フーリエ計算段４０２と、それぞれ８つの３点プリウィ
ーブ４１６、乗算段、および８つの３点ポストウィーブ
（ｐｏｓｔｗｅａｖｅ）４１８から成る中間離散フーリ
エ計算段４１０，４１２，４１４と、３つの８点ポスト
ウィーブ４２０から成る出力離散フーリエ計算段４１９
とを有する。

【００２８】

【発明が解決しようとする課題】本発明は、衛星によっ
て受信される広帯域信号のような入力帯域幅を、可能な
Ｎ個のチャネルの少なくとも一部に分割する、ディジタ
ル・チャネライザおよび方法を提供することを目的とす
る。

【００２９】

【課題を解決するための手段】本発明によるディジタル
・チャネライザは、効率的なアーキテクチャ、編成を有
し、また離散フーリエ変換デバイスを介したウィンドウ
・プリサムからのデータの移動を行う。デシメーション
・レートＭは、Ｎに等しいことに限定されない。分散
（算術）演算（ａｒｉｔｈｍｅｔｉｃ）の使用により、
図５の従来技術と比較して、ウインドウ・プリサム・オ
ペレーション（演算）に必要なハードウエアを削減する
ことができる。ウインドウ・プリサム計算の効率的なレ
イアウトにより、離散フーリエ変換に直接的にマッピン
グする、効率的な循環シフトが可能となる。出力離散フ
ーリエ計算段は、全てのチャネルが出力として必要でな
い場合には、簡略化が可能である。

【００３０】ディジタル・チャネライザは、メモリ・エ
レメントに格納されているワードを転送するモジュール
状処理アーキテクチャを有する、ウィンドウ・プリサム
計算部を含む。本発明の好適な実施形態では、メモリ・
エレメントは、対称的かつ周期的パターンに接続された
レジスタのアレイであり、単一クロック・サイクルの間
にウインドウ・プリサム計算を完了する。ウインドウ・
プリサム・オペレーションを完了するために実行しなけ
ればならないオペレーション数を最少に抑えることによ
り、電力消費を削減し、システムの動作はスループット
を高めることが可能となる。更に、ウインドウ・プリサ
ム・コンピュータを、並列なウインドウ・プリサム回路
としてモジュール状に実現することにより、並列処理パ
ス（経路）の各々のために集積回路内の同一レジスタ・
アレイが使用可能となり、ウインドウ・プリサム内のレ
ジスタのメモリ構造が簡略化される。

【００３１】ウインドウ・プリサム・オペレーション
は、モジュール状ウインドウ・プリサム回路において並
列に実行され、効率的に循環シフト部および離散フーリ
エ変換デバイスにマッピングする。また、離散フーリエ
変換デバイスも、モジュール状アーキテクチャとして実
装される。並列経路の数は、ウインドウ・プリサム回路
の数に等しく、ＧＣＤ（Ｎ，Ｍ）の値によって決定する
ことができる。ウインドウ・プリサム回路の数をＧＣＤ
（Ｎ，Ｍ）の値によって決定する場合、ウインドウ・プ
リサム計算からの処理、循環シフト、および最少量のハ
ードウエアに効率的にマッピングされるＤＦＴを考慮す
ると、ハードウエアの使用は減少する。並列処理経路内
の各集積回路の処理速度は、より低いクロック・レート
となる。ウインドウ・プリサム計算部、循環シフト部、
および離散フーリエ変換装置内の並列処理によって、Ｃ
ＭＯＳのように、低速であるが電力効率が高い集積回路
技術を用いて、必要な動作（オペレーション）を行うこ
とが可能となる。並列動作の低速化により、高クロック
・レートによって生ずる発熱が軽減される。

【００３２】ウインドウ・プリサム計算部は、データ長
Ｌを有するアナログ／ディジタル（アナログ／ディジタ
ル）変換部によって生成されるワード・ブロックを処理
する。データ・シーケンスは、例えば、図４Ａおよび図
４Ｂに示すようなフィルタ要件を得るために選択され、
予め割り当てられているウインドウ・プリサム・ファン
クション係数を各ワードに乗算することによって、ウイ
ンドウ化（ｗｉｎｄｏｗ）する。Ｎワード長を有するウ
インドウのＲ個の個々のサブパートの各々は、１ワード
ずつ処理され、ワード値と予め割り当てられているウイ
ンドウ・プリサム・ファンクション係数の積が求められ
る。ワードとウインドウ・プリサム・ファンクション係
数の個々の積を合計する好適な形態は、単一のクロック
・サイクル以内でワードとそれらに予め指定されている
ウインドウ・プリサム係数との積の総和を算出する分散
算術演算によるものであるが、本発明はこれに限定され
る訳ではない。

【００３３】本発明によるウインドウ・プリサムは、ワ
ードの並列データ・ストリームに応答し、これらを用い
て、Ｍ個の入力ワード毎にＮ個の出力を生成する。続い
て、これらを処理してＮ個のチャネルを形成することに
より、各チャネルのデータ・レートは、元のデータ・レ
ートから１／Ｍにデシメートされていることになる。Ｎ
個の出力は、各々ウインドウ機能の関数、およびウイン
ドウ・プリサムへの複数の入力の関数である。

【００３４】本発明による入力帯域幅をＮ個のチャネル
の少なくとも一部に分割するディジタル・チャネライザ
は、入力データに応答し、実データまたは複素データを
出力するウインドウ・プリサム部と、ウインドウ・プリ
サム部から出力される実データまたは複素データに結合
され、ウインドウ・プリサム部から出力されるデータに
対して循環シフトされた実データまたは複素データを出
力する循環シフト部と、循環シフトされた実データまた
は複素データに結合され、コマンドに応答して、入力さ
れた循環シフト実データまたは入力された循環シフト複
素データに対して離散フーリエ変換を実行してチャネル
を形成するＮ点離散フーリエ変換装置であって、コマン
ドが入力された循環シフト実データの処理を指定する場
合、入力された循環シフト実データの変換を実行し、コ
マンドが入力された循環シフト複素データの処理を指定
する場合、入力された循環シフト複素データの変換を実
行する、Ｎ点離散フーリエ変換装置とを含み、Ｎ点離散
フーリエ変換装置が、循環シフト部の出力に結合された
入力と複数の出力とを有する２つの（Ｎ／２）点離散フ
ーリエ変換部を有する入力離散フーリエ計算段と、入力
離散フーリエ計算段の２つの（Ｎ／２）点離散フーリエ
変換部の異なるものの出力に結合された複数の入力と、
チャネルの異なるものである複数の出力とを有する（Ｎ
／２）個の二点離散フーリエ変換部を有する出力離散フ
ーリエ計算段とを含む。

【００３５】本発明によるシステムは、実データまたは
複素データを与える複数の入力と、複数の出力に結合さ
れたＮ点離散フーリエ変換装置であって、複数の入力の
マルチポイント（ｍｕｌｔｉｐｌｅｐｏｉｎｔ）離散
フーリエ変換を行い、コマンドに応答して実データまた
は複素データを変換し、実データが入力に供給されかつ
コマンドが実データの変換を指定する場合、変換した実
データを出力し、複素データが入力に供給されかつコマ
ンドが複素データの変換を指定する場合、処理された変
換した複素データを出力する、Ｎ点離散フーリエ変換装
置とを含み、この離散フーリエ変換装置が、入力と複数
の出力とを有する２つの（Ｎ／２）点離散フーリエ変換
部を有する入力離散フーリエ計算段と、入力離散フーリ
エ計算段の２つの（Ｎ／２）点離散フーリエ変換部の異
なるものの出力に結合された複数の入力と、チャネルの
異なるものである複数の出力とを有する（Ｎ／２）個の
２点離散フーリエ変換部を有する出力離散フーリエ計算
段とを含む。

【００３６】本発明による入力帯域幅をＮ個のチャネル
の少なくとも一部に分割するプロセスは、実成分および
虚成分を含む複素データの、Ｎ個の実データ出力または
Ｎ／２個の複素データ出力を有し、各出力が、ウインド
ウ・プリサム・ファンクションの関数であるウインドウ
・プリサム部を設けるステップと、ウインドウ・プリサ
ム部によって生成される出力を循環シフトし、シフトさ
れた実または複素データを生成するステップと、２つの
（Ｎ／２）点離散フーリエ変換部を有する入力離散フー
リエ計算段と、（Ｎ／２）個の２点離散フーリエ変換部
を有する出力フーリエ計算段とを含むＮ点離散フーリエ
変換部を設け、コマンドに応答して、循環シフト実また
は複素データに対して離散フーリエ変換を実行して実デ
ータまたは複素データの出力変換を実行し、コマンドが
実データの処理を指定しかつ循環シフト・データが実デ
ータの場合、実データの変換から成り、コマンドが複素
データの処理を指定しかつ循環シフト・データが複素デ
ータの場合、複素データの変換から成るステップとを含
む。

【００３７】本発明による実または複素データの離散フ
ーリエ変換を実行するプロセスは、２つの（Ｎ／２）点
離散フーリエ変換部を有する入力離散フーリエ計算段
と、（Ｎ／２）個の２点離散フーリエ変換部を有する出
力離散フーリエ計算段とを含むＮ点離散フーリエ変換部
を設け、実データまたは複素データのいずれかを含む複
数の入力信号を変換するステップと、Ｎ点離散フーリエ
変換部を用いて、コマンドに応答して実または複素デー
タに対して離散フーリエ変換を実行し、コマンドが実デ
ータの変換を指定しかつ入力データが実データの場合、
実データの変換を求め、コマンドが複素データの変換を
指定しかつ入力データが複素データの場合、複素データ
の変換を求めるステップとを含む。

【００３８】本発明は、前述したような要素に限定され
る訳ではないことは理解されよう。

【００３９】

【発明の実施の形態】これより図面を参照しながら本発
明の実施形態を説明するが、図面全体を通じて、同様の
参照符号は同様の部分を示すものとする。

【００４０】図１２は、本発明によるディジタル・チャ
ネライザ１００のブロック図を示す。図１２の実施形態
１００と図１の従来技術との間の相違は、ウインドウ・
プリサム計算部１０２が、複数の並列ウインドウ・プリ
サム回路ＷＰ１，ＷＰ２，ＷＰ３として実施されてお
り、これらはウインドウ・プリサム処理要件に応じてそ
の数が変化する場合もあり得ること、および循環シフト
部２４’および離散フーリエ変換装置２６’を同様の並
列アーキテクチャに変更し、高速計算を可能にしつつ、
低電力化およびハードウエア要件の簡略化を図ったこと
にある。ウインドウ・プリサム回路ＷＰ１，ＷＰ２，Ｗ
Ｐ３は、各々、ウインドウ・プリサム計算部２０の機能
を実現する処理を並列に行う。ウインドウ・プリサム回
路の数Ｉは、好ましくは、ＧＣＤ（Ｎ，Ｍ）に等しく、
例えば、Ｍ＝１５およびＮ＝２４では、Ｉ＝３となる。
その結果、ウインドウ・プリサム回路ＷＰ１，ＷＰ２，
ＷＰ３、循環シフト部２４’、および離散フーリエ変換
装置２６’における個々の並列データ処理経路では、よ
り低いクロック・レートで動作するハードウエアの効率
的な配置（ｄｅｐｌｏｙｍｅｎｔ）が得られる。これに
ついては、以下で説明するが、衛星における用途におい
ては重要なことである。

【００４１】並列に動作する複数のウインドウ・プリサ
ム回路として実施するウインドウ・プリサム計算部１０
２は、各ウインドウ・プリサム回路において、クロック
・レートの低下を可能にする。その結果、ウインドウ・
プリサム回路ＷＰ１，ＷＰ２，ＷＰ３から離散フーリエ
変換装置２６’を介して延びるＩ個の並列データ処理経
路における全ての処理を実施するために、低速の集積回
路技術を用いることも可能となる。以下で述べるよう
に、これは、ＣＭＯＳ回路のように、消費電力の削減を
もたらす。

【００４２】並列処理によって、広帯域の衛星用途にお
いて完全なウインドウ・プリサム計算部の機能を実行す
るために必要なワードのウインドウ・プリサム処理の高
スループット・データ・レートが達成される。衛星にお
ける本発明の好適な実施形態に関しては、ウインドウ・
プリサム計算部１０２、循環シフト部２４’および離散
フーリエ変換装置２６’における高クロック・レートの
結果生ずる熱発生エネルギ消費を削減することは非常に
望ましい。これは、低電力消費技術（ＣＭＯＳのよう
な）で並列アーキテクチャとしたウインドウ・プリサム
計算部、循環シフト部、および離散フーリエ変換装置の
実施によって得られる。

【００４３】図１３は、ウインドウ・プリサム計算部１
０２を構成する３つのウインドウ・プリサム回路ＷＰ
１，ＷＰ２，ＷＰ３のブロック図を示す。ウインドウ・
プリサム計算部１０２内部にあるＩ個の並列処理経路、
図１８および図１９と関連して以下で説明する図１２の
循環シフト部２４’、および図２０ないし図２２と関連
して以下で説明する離散フーリエ変換装置２６’内部の
Ｉ個の並列処理経路の使用は、非常に効率的なハードウ
エアの実施態様である。デマルチプレクサ１６からの入
力データの並列経路の個数Ｄ（この場合、デシメーショ
ン・レートのＭにも等しい）は、１５個であり、入力デ
ータ・ワード「ｉｎ＿ｗｐ＿０」から「ｉｎ＿ｗｐ＿１
４」は、各々、複数のビットから成り、１クロック・サ
イクルの間にウインドウ・プリサム回路１０２内にシフ
トされる。デシメーション・レートＭは、必ずしもデマ
ルチプレクサ１６内のブランチ数に等しくなくてもよ
い。ウインドウ・プリサム回路１０２の各々は、以下で
図１４ないし図１７と関連して詳細に説明する、ウイン
ドウ・プリサムを実行し、各クロック・サイクル毎に、
Ｎ個の出力ワード「ｏｕｔ＿ｗｐ＿０」ないし「ｏｕｔ
＿ｗｐ＿２３」を出力する。これらは、ディジタル・チ
ャネライザによって生成されたＮ個のチャネル、即ち、
チャネル数削減を表わす。これは、チャネライザ内部に
おいて用いられるＤＦＴ構造を切り詰める（ｐｒｕｎ
ｅ）ことによって得られる。これについては、図２１と
関連して以下で説明する。出力ワードｙ（ｉ）の各々
は、循環シフト部２４’への入力であり、対応するＲ個
の入力ワードの各々に対して格納されている係数と、Ｉ
群の入力ワードの１つの並列入力からのそれぞれ対応す
る入力ワードとの積の和、およびこれらＲ個のワードを
共に合計することによって算出される、ウインドウ・プ
リサム・ファンクションの関数である。

【００４４】図１４ないし図１６は、図１３の個々のウ
インドウ・プリサム回路ＷＰ１，ＷＰ２，ＷＰ３の各実
施態様をそれぞれ示す。図１４ないし図１６のウインド
ウ・プリサム回路２００は同一であり、それらをモジュ
ール状（構造）アーキテクチャで使用することが可能と
なる。各ウインドウ・プリサム回路は、Ｉ群の各々にお
けるデータ・ポイント数に等しい数Ｌ’のレジスタを有
する。ここで、Ｌ’は次の式で表わされる。

【００４５】

【数１】Ｌ’＝Ｌ／ＧＣＤ（Ｎ，Ｍ）図１４ないし図１６におけるウインドウ・プリサム回路
では、入力データ・ワードは、レジスタ間でシフトされ
る。これらのレジスタは、Ｒ個のレジスタを１グループ
（群）として、個々の分散算術演算機能部２０２（ＤＡ
＃１〜ＤＡ＃２４）に接続されており、分散算術演算機
能部２０２は入力データ・ワードを処理し、各データ・
ワードと、それに対して格納されているウインドウ・プ
リサム・ファンクション係数との積を個々に計算し、次
いでこれらの積を合計し、データ・ワードｙ（ｉ）とし
て出力する。総和ｙ（ｉ）の計算には、分散算術演算部
の使用は必要ではない。しかしながら、総和ｙ（ｉ）の
計算は、分散算術演算部によって実行することが好まし
い。分散算術演算部によるｙ（ｉ）の算出の好適な実施
態様については、図１７と関連して以下で説明する。こ
の場合、ｙ（ｉ）の各値の計算を完了するには、単一の
クロック・サイクルだけで済む。ウインドウ・プリサム
回路の各々を並列処理することによって、クロック・レ
ートを低下させ、ＣＭＯＳのように、エネルギ効率的な
集積回路の実施態様が使用可能となる。

【００４６】レジスタを表わす個々の矩形ボックス内部
にある個々の番号は、Ｌワード長、例えば、９６ワード
のウインドウにおける、データ・シーケンス内の個々の
格納データ・ワードを識別するものである。各ワード
は、あらゆるビット数でも有することができる。加え
て、バッファリング・レジスタ２０４が備えられ、クロ
ック・サイクル毎に時間シフトが必要である。入力ワー
ドは、記号「ｉｎ＿ｗｐ＿」およびそれに続く番号によ
って識別され、各クロック・サイクル毎に出力される出
力ワードは、記号「ｏｕｔ＿ｗｐ＿」およびそれに続く
番号によって識別される。

【００４７】図１４ないし図１６のウインドウ・プリサ
ム回路の出力ｙ（ｉ）の各々は、ウインドウ・プリサム
・ファンクション、およびそれに入力されデマルチプレ
クサ１８からの出力である複数の並列データ・ストリー
ムからのデータ・ワードの関数である。各出力ｙ（ｉ）
の算出については、図１７と関連して以下で更に詳しく
説明する。例えば、図１４を参照すると、入力ワード
「ｉｎ＿ｗｐ＿１２」はレジスタ８７に結合されてお
り、レジスタ８７は直接分散算術演算算出部ＤＡ＃２に
結合されており、更にＤＡ＃１に直接結合されているレ
ジスタ７２への入力となっている。更に、入力ワード
「ｉｎ＿ｗｐ＿３」は、直接レジスタ９３に結合されて
おり、レジスタ９３はレジスタ７８に結合されている。
レジスタ７８はレジスタ６３に結合されており、レジス
タ６３は、ＤＡ＃１に直接結合されているレジスタ４８
に結合されている。したがって、ワード出力ｙ（ｉ）
「ｏｕｔ＿ｗｐ＿０」は、「ｉｎ＿ｗｐ＿１２」および
「ｉｎ＿ｗｐ＿３」の関数であると共に、入力ワード
「ｉｎ＿Ｗｐ＿９」および「ｉｎ＿ｗｐ＿０」の関数で
もある。更に、各分散算術演算機能部即ち回路２０２に
結合されているＲ個の異なるレジスタからのそれぞれの
Ｒ個の入力数は、各々Ｎ個のワードを含む、ウインドウ
・プリサム機能部によって処理されたＬ個のワードのウ
インドウのサブパート数に等しい。同様に、他の分散算
術演算機能部即ち回路２０２の出力も、Ｒ個の異なるレ
ジスタからのそれぞれの複数の入力ワードの関数であ
る。

【００４８】Ｒ個のサブパートの各々に格納されている
対応のワードは、分散算術演算機能部２０２に入力され
ることがわかるであろう。例えば、ＤＡ＃１は、Ｒ個の
入力を有する。各分散算術演算機能部２０２は、４つの
重み付けした積の総和ｙ（ｉ）を求める。異なる和ｙ
（ｉ）も同様に、出力ワード「ｏｕｔ＿ｗｐ＿０」ない
し「ｏｕｔ＿ｗｐ＿２３」として識別される。各出力ｙ
（ｉ）は、数学的に、入力ワードの各々を、図４Ａおよ
び図４Ｂに示したフィルタ機能のようなフィルタの当該
ワードに予め割り当てられている個々のウインドウ・プ
リサム・ファンクション係数と乗算したものの総和値を
表わす。

【００４９】一定の関係が、本発明による好適なウイン
ドウ・プリサム計算部１０２の実施態様を規定する。ウ
インドウ・プリサムは、ディジタル・チャネライザによ
って生成される可能な出力チャネル数Ｎ、および離散フ
ーリエ変換装置２６’におけるポイント数と数が等しい
Ｎ個の出力を有する。前述のウインドウ・プリサム計算
部１０２は、デシメーション・レートＭに等しい合計Ｄ
の入力を有し、各クロック・サイクル毎にウインドウ・
プリサム計算部に入力されるデータ・ワード数を表わ
す。しかしながら、本発明は、ＤがＭに等しい実施形態
に限定される訳ではない。

【００５０】図１４ないし図１６のレジスタの実施態様
において利用されるクロック回路は、簡略化の目的のた
めに省略されており、ウインドウ・プリサム回路ＷＰ
１，ＷＰ２，ＷＰ３の並列動作のために、直列入力デー
タ・レートよりも遅い速度で動作することは理解されよ
う。

【００５１】ウインドウ・プリサム計算部１０２は、Ｉ
個のウインドウ・プリサム回路を備え、ＩはＧＣＤ
（Ｎ，Ｍ）に等しい。各ウインドウ・プリサム回路は、
データ・ワード群の異なる１つに応答する。図１４への
入力であるデータ・ワードは、データ・ワード０，３，
６，９，１２であり、図１５への入力であるデータ・ワ
ードは、データ・ワード１，４，７，１０，１３であ
り、図１６への入力であるデータ・ワードは、データ・
ワード２，５，８，１１，１４であることがわかる。図
１４からの出力であるデータ・ワードｙ（ｉ）は、デー
タ・ワード０，３，６，９，１２，１５，１８，２１で
あり、図１５からの出力であるデータ・ワードｙ（ｉ）
は、１，４，７，１０，１３，１６，１９，２２であ
り、図１６からの出力であるデータ・ワードｙ（ｉ）
は、データ・ワード２，５，８，１１，１４，１７，２
０，２３である。各ウインドウ・プリサム回路ＷＰ１，
ＷＰ２，ＷＰ３は、前述のデータ入力ワード群の異なる
１つに応答し、Ｎ’個の出力を生成する。Ｎ’個の出力
の各々は、例えば、図４Ａおよび図４Ｂの従来技術に示
すようなウインドウ・プリサム・ファンクションおよび
複数のデータ入力ワードの関数であり、Ｎ’はＭに等し
くなく、比率はＮ／Ｍ’＝Ｉである。

【００５２】ウインドウ・プリサム回路２００は、モジ
ュール状アーキテクチャにおいて有用である。電力の消
費は削減される。本発明の主要な用途分野である衛星の
ような用途にとっては欠点である集積回路の望ましくな
い加熱は軽減される。ウインドウ・プリサム回路の各々
におけるデータ処理は、同一であり、系統的であり、周
期的パターンであり、好ましくは集積回路である個々の
ウインドウ・プリサム回路ＷＰ１，ＷＰ２，ＷＰ３の各
々が実行する動作は、各クロック・サイクル毎に同一の
処理を実行可能である。モジュール状の並列アーキテク
チャで同一の標準的なウインドウ・プリサム回路を実施
することにより、ウインドウ・プリサム計算部１０２の
クロック・レートを低下させ、電力消費を削減すること
が可能となる。ウインドウ・プリサム動作を完了するた
めに行われる動作数が減少する。プリサム動作を実行す
るために必要な相互接続および論理的な複雑度も低下す
る。

【００５３】図１７は、本発明の実施と共に用いること
ができる、分散算術演算部の好適な実施形態２０２を示
す。しかしながら、本発明は、分散算術演算部の使用
を、本発明のウインドウ・プリサム計算部１０２の実施
や、図１７の分散算術処理部の好適な実施形態に限定す
る訳ではないことは理解されよう。図５の従来技術は、
分散算術演算部なしでｙ（ｉ）を算出するための、可能
な実施態様の１つである。

【００５４】入力ｘ₀，ｘ₁，ｘ₂，ｘ₃は、８ビット・ワ
ードを表わし、図１４ないし図１６の個々の分散算術演
算機能即ち回路２０２に入力される。各ワードｘ₀，
ｘ₁，ｘ ₂，ｘ₃内部のビット数に等しい数の並列処理経
路２０３は、量ｙ（ｉ）として合計される計算を行う。
量ｙ（ｉ）は、分散算術演算機能または回路２０２の各
々からの出力である。各処理経路２０３は、図６の従来
技術に類似した機能を実行するが、図６におけるように
多数のクロック・サイクルではなく、１回のクロック・
サイクル内で全ての処理を行う、ロジック５２、分散演
算処理ＲＯＭ５４、およびシフタ５６から成る。各処理
経路２０３は、図１４ないし図１６のレジスタから出力
されるＲ個の入力データ・ワードからの単一の異なるビ
ット・スライスを処理する。図１７に示すように、８つ
の異なるビット・スライスが、それぞれ、異なる処理チ
ャネル２０３によって１クロック・サイクルの間に処理
される。

【００５５】論理機能５２は、ビット数を１だけ減少さ
せ、アドレッシング（アドレス指定）・ビットとして、
分散算術演算ＲＯＭ５４に入力する。分散算術演算ＲＯ
Ｍ５４は、予め算出してある係数の総和を出力する。こ
れには、ビット・スライスのビットの各々のスライスの
ビット内のビットによってアドレス指定する。シフタ５
６は、この出力に重み係数２ⁿまたは２^-nを乗算し、特
定のビット・スライスの位置に対する正しい合計、例え
ば、経路０〜７を、キャリー・セーブ加算器６５に出力
する。キャリー・セーブ加算器６５は、図１４ないし図
１６の分散算術演算機能即ち回路２０２の各々の個々の
出力ｙ（ｉ）を表わす、合計ｙを出力する。

【００５６】図１７の分散算術演算アーキテクチャ２０
２は、衛星用途のように、処理上の制約がある環境にお
いて、大きな利点を有する。各ビット・スライス（例え
ば、０〜７）毎の並列処理のみを使用することによっ
て、システムのクロック・レートを低下させ、ＣＭＯＳ
のような回路の使用を可能にする。これは、本発明にし
たがって用いられる集積回路の電力消費を削減するため
には、好適な集積回路の実施態様である。ＣＭＯＳおよ
びその他の消費電力を削減する集積回路技術の使用によ
り、集積回路の動作温度が低下し、処理能力向上を図る
ことができる。更に、図５の従来技術と比較すると、図
１７の分散算術演算部２０２を実施するために必要なゲ
ート数は減少する。

【００５７】図１８および図１９は、本発明によるディ
ジタル・チャネライザに用いる循環シフト２４’の好適
な実施形態の実施態様であり、入力帯域幅を、等間隔の
Ｎ個のチャネルの少なくとも一部に分割する。本発明の
循環シフト機能は、従来技術におけると同一の機能を実
行するが、並列データ処理アーキテクチャで、ＣＭＯＳ
のような集積回路のモジュール状アーキテクチャとして
実施している。図１８に示すように、循環シフト部２
４’は、Ｉ個の並列循環シフト経路を含む。これは、本
発明によるウインドウ・プリサム計算部１０２の好適な
実施形態において利用されるＩ個のウインドウ・プリサ
ム回路と同数である。ウインドウ・プリサム計算部１０
２および循環シフト部２４’において同数の並列処理経
路を用いることにより、ウインドウ・プリサム計算部１
０２および循環シフト部間に非常に効率的な相互接続が
可能となり、循環シフト部２４’の効率が向上し、マル
チビーム再生型広帯域衛星システムのような衛星用途に
おいてディジタル・チャネライザ内の電力消費を大幅に
低減する。各循環シフト経路５００は、図１３に示した
ようにＩ個（３つ）の群単位でウインドウ・プリサム計
算部が出力するデータ・ワードに対応するデータ・ワー
ドの異なる入力群に応答する。Ｉ個の循環シフト経路５
００は、図１８の右側に示すように、データ・ワード５
０４のＩ個の出力群を生成する。循環シフト経路５００
からのデータ・ワード５０４の出力は、本発明の実施に
おいて使用される離散フーリエ変換装置への入力であ
る。この離散フーリエ変換装置は、図１１の従来技術に
よるものでも、図２１の離散フーリエ変換装置によるも
のでもよい。図２１の離散フーリエ変換装置は、チャネ
ライザによる後続チャネル化処理には全ての周波数ドメ
イン出力が必要でない場合、出力フーリエ変換計算段４
１９から所定の出力を除外する。各循環シフト経路５０
０は、ウインドウ・プリサム計算部１０２の対応するウ
インドウ・プリサム回路２００からそれへの入力数と等
しい数のバレル・シフタ５０２を有する。Ｉ個の循環シ
フト経路５００の各々において出力ｗｐ−０，ｗｐ−
１，ｗｐ−２を有するバレル・シフタの右側にあるバレ
ル・シフタ５０２の各々への入力は、識別した出力が最
上位の入力を表わすが、入力の順序は不変であるよう
に、場所を１つ回転させられる。例えば、出力ｗｐ−１
５を有するバレル・シフタ５０２の入力ｏｕｔ−ｗｐ
は、上から下に向かって、１５，６，２１，１２，３，
１８，９，０という順序となっており、直ぐ右側にある
バレル・シフタの入力ｏｕｔ−ｗｐは、６，２１，１
２，３，１８，９，０，１５という順序となっている。

【００５８】循環シフト経路の数は、ＧＣＤ（Ｎ，Ｍ）
に等しい。データ・ワードの各出力群５０４は、Ｎ／Ｇ
ＣＤ（Ｎ，Ｍ）に等しいサイクル数Ｑにわたってシフト
される。循環シフト部２４’によって用いられるサイク
ル数、例えば、８は、共に集合化されたウインドウ・プ
リサム回路２０２の出力数を決定し、ウインドウ・プリ
サム回路２００から並列循環シフト経路５００への相互
接続の直接的なマッピングを可能とする。各サイクル
は、ｍＭ＊ｍｏｄｕｌｏＮまたは−ｍＭ＊ｍｏｄｕｌ
ｏＮによって定義されるシフト数を有し、ｍは０から
Ｑ−１まで変化する。前述のサイクル数およびシフト値
によって、並列アーキテクチャの効率的な循環シフト部
２４’が得られる。その入力は、複雑な相互接続を用い
ることなく、ウインドウ・プリサム回路１０２の出力
に、そして離散フーリエ変換装置２６’の入力に効率的
にマッピングする。

【００５９】図１９は、８回のサイクルの間に種々のサ
イクル値を含むテーブルを示す。８回のサイクルによっ
て、バレル・シフタ５０２の各ワード出力は、循環シフ
ト経路５００の各々にシフトされる。見出し（ヘディン
グ）０〜２３は、それぞれ、８回のサイクルの各々に対
して、見出し０〜２３で識別されるバレル・シフタ５０
２の出力値を示す。これらは、図１８左側の個々の循環
シフト経路５００への入力ワードである。図に見られる
ように、並列循環シフト経路５００は、上から下に、そ
れぞれ、第１群では０，１５，６，２１，１２，３，１
８，９の入力ワードを有し、第２群では１，１６，７，
２２，１３，４，１９，１０の入力ワードを有し、第３
群では２，１７，８，２３，１４，５，２０，１１の入
力ワードを有する。０，１５，６，２１，１２，３，１
８，９の第１群は、ｍＭｍｏｄｕｌｏＮの計算結果
を表わし、Ｍは１５に等しく、Ｎは２４に等しく、ｍは
０から７まで変化する。ウインドウ・プリサム回路２０
０によって生成されるウインドウ・プリサム計算部１０
２の出力をこの順序で選択すると、ウインドウ・プリサ
ム計算部１０２および循環シフト部２４’間の相互接続
が簡略化される。第２および第３群におけるワード順の
選択は、第１群において用いたものと同じシーケンスに
従うが、第２群では第１群に対して各ワード値を１だけ
増加し、第３群では第１群に対して２だけ増加する。し
たがって、各群において後続のワード間の出力に必要な
相対的なシフト動作は同一で、並列循環経路５００のシ
フト動作が、クロック・レートで切り替えられるモジュ
ロ８（３ビット）カウンタ５０６によって駆動すること
ができるように維持される。

【００６０】循環シフト部２４’からの出力５０４で示
すように、図２１におけるような離散フーリエ変換装置
２６’の入力に、循環シフト部の出力を効率的にマッピ
ングすることが可能である。循環シフト経路５００は、
第１段離散フーリエ変換部とは独立した出力を生成する
ので、並列アーキテクチャにおけるハードウエア設計の
複製が可能となる。この効率的なマッピングが行えるの
は、第１離散独立フーリエ変換計算段が、各々Ｑ個の入
力ポイントを有するＧＣＤ（Ｎ，Ｍ）個の離散フーリエ
変換部を含み、素因子（ｐｒｉｍｅｆａｃｔｏｒ）ア
ルゴリズムを用いて離散フーリエ変換の順序付けを行
い、出力５０４が、単純な相互接続によって、図１１の
従来技術に示したような離散フーリエ変換部の入力、お
よび図２１と関連して以下で説明する簡素化離散フーリ
エ変換部にマッピングすることができるようにした場合
である。他の効率的なマッピングにも、同様の単純な相
互接続特性を提供するものがある。

【００６１】図１９において、循環シフト経路５００の
見出し０〜２３によって識別されるバレル・シフタの各
々に対する実際の出力値は、繰り返しサイクル１〜８の
個々のシフト・サイクルを識別することによって得られ
る。したがって、見出し１５で識別されるバレル・シフ
タは、連続的に、サイクル１〜８の間に、ｏｕｔ＿ｗｐ
１５，６，２１，１２，３，１８，９，０によってそれ
ぞれ識別される入力を出力することがわかる。

【００６２】個々の循環シフト経路５００は、Ｑ個のバ
レル・シフタ５０２を内蔵し、ワード・シフト・エレメ
ントとして機能する。各バレル・シフタ５０２は、記号
「ｏｕｔ＿ｗｐ」およびそれに続く数値によって識別さ
れる入力ワード５０３の同一群に応答し、一度に単一の
ワードだけを出力する。本発明では、循環シフト部２
４’を実施するにあたり、バレル・シフタに限定する訳
ではなく、図１９の循環入力にワード値を出力可能であ
れば、あらゆる回路またはプロセスが本発明の実施にお
いて使用可能である。

【００６３】図２０は、本発明による簡素化離散フーリ
エ変換装置の第１実施形態６００を示し、図１０の従来
技術の離散フーリエ変換部の変更を表わす。簡素化（切
り詰め）の結果、離散フーリエ変換部の実際の出力数Ｐ
は、可能な出力数よりも少なくなる。離散フーリエ変換
部の切り詰めにより、論理的な複雑度および相互接続の
複雑度双方に関して、計算上の複雑度が低下する。更
に、切り詰めによって電力消費も低減する。離散フーリ
エ変換装置の削除部分への入力を発生するために用いら
れるあらゆる動作は、入力離散フーリエ変換段から除去
することができる。

【００６４】離散フーリエ変換装置６００は、後続の処
理のためには、循環シフト部２４’からの入力から、出
力周波数ドメイン信号２，３，４，５のみがあればよい
という状況を表わす。「Ｘ」を含む３点ＤＦＴ３０６’
は、処理デバイス６０２による処理に、周波数ドメイン
信号５の代わりに出力周波数ドメイン信号７が用いられ
ることを考慮すると不要である。処理デバイス６０２
は、離散フーリエ変換部の下流におけるあらゆる処理を
表わし、ディジタル・チャネライザにおける適用を含む
が、これに限定される訳ではない。実入力信号では、周
波数ドメイン信号７は、周波数ドメイン信号５の共役で
あり、３つの残りの３点離散フーリエ変換部３０６の出
力では得られない。しかしながら、図３Ａに示すよう
に、周波数ドメイン信号７は、周波数ドメイン信号５の
共役であり、離散フーリエ変換装置６００からの出力に
は現れないので、周波数ドメイン信号７の虚部の符号否
定（ｓｉｇｎｎｅｇａｔｉｏｎ）によって、周波数ド
メイン信号５の情報を復元し、下流の処理に使用するこ
とができ、一方離散フーリエ変換装置の出力（複数の出
力）を簡略化することができ、これによって、前述の利
点を有する。

【００６５】本発明による離散フーリエ変換装置は、少
なくとも１つの離散フーリエ変換計算段を有する。しか
しながら、好適な実施形態では、離散フーリエ変換部
は、図２０に示すように、複数の計算段３０２，３０
５’を含み、更に、以下に説明する図２１に示すよう
に、４０２，４１０，４１２，４１４，４１９を含む。
図２０に示す例は、周波数ドメイン信号５の代わりに周
波数ドメイン信号７を使用することだけを表わすが、共
役を有するＮ個の入力（例えば、周波数ドメイン信
号），Ｎ／２（偶数のＮについて）は共役を有さない）
の各々は、出力においてその共役によって表わすことが
でき、その後、実際の出力ではない周波数ドメイン信号
の代わりに、この共役が処理されることは理解されよ
う。更に、少なくとも１つの処理デバイス６０２を用い
て、入力信号の１つを表わすような少なくとも１つの共
役を処理することも可能である。

【００６６】図２１は、本発明による離散フーリエ変換
装置７００の他の実施形態を示す。この場合、図３Ｂに
示した周波数ドメイン信号の２つの共役が、入力を表わ
すものとして処理される。図１１の従来技術と離散フー
リエ変換装置７００との相違は、８点ポストウィーブ４
２０の１つを除去した点にあり、チャネルＸ［１６］お
よびＸ［１９］を、それらの共役周波数ドメイン信号Ｘ
［８］およびＸ［５］の代わりに用いることができる。
共役周波数ドメイン信号Ｘ［８］およびＸ［５］は、図
１１に含まれる３番目の８点ポストウィーブ４２０を除
去したために、出力されない。処理デバイス７０２は、
実際の出力に変換されない複数の２４入力の代わりに、
実際の出力には変換されない２５入力の複数の共役の変
換を処理する。その結果、出力離散フーリエ変換計算段
から８点ポストウィーブ４２０が除去さられたことによ
り、離散フーリエ変換装置７００の構造全体が簡略化さ
れ、電力消費が低減し、更に、チャネライザにおける２
４個の可能な出力チャネル全てを必要としない用途で
は、ハードウエア量も減少する。

【００６７】図２２は、実データまたは複素データの処
理を指定する入力コマンドの制御による、図１２に示し
た循環シフト部２４’および離散フーリエ変換装置２
６’の変更を示す。コマンドは、循環シフト部２４’お
よび離散フーリエ変換部２６’の外部変更を行うことな
く、実ワード入力または複素ワード入力を、チャネライ
ザのチャネル出力に変換することを可能にする。図２２
の左側部分では、見出し「複素」および「実」は、それ
ぞれ、１２のデータ・ポイントの選択入力を識別する。
「複素」という見出しの下に列挙したデータは、６つの
ワードの実部および虚部を意味し、「実」という見出し
の下に掲示したデータは、１２個の入力ワードの実デー
タを意味する。

【００６８】循環シフト部２４’は、１２個のバレル・
シフタ（マルチプレクサ）７００から成り、これらは、
「実」見出しの下にあるデータに対応する入力を受け取
る。しかしながら、複素データが入力されている場合、
当該データは、ワード「ｗ０ _r」ないし「ｗ５_i」で識別
されることは理解されよう。実際の入力値は、複素デー
タまたは実データの虚成分または実成分のいずれかによ
って表わされる。バレル・シフタ７００は出力を有し、
個々のバレル・シフタに応じて、２点離散フーリエ変換
部７０２に直接結合されるか、またはスイッチ７０４へ
の入力に結合される。スイッチ７０４は、各々、ワード
Ｗ４，Ｗ１０，Ｗ８，Ｗ２，Ｗ９，Ｗ３，Ｗ１，Ｗ７で
識別される実データを受け取る少なくとも１つの入力
と、入力Ｗ４_r，Ｗ１_r，Ｗ２_r，Ｗ５_r，Ｗ０_i，Ｗ３_i，
Ｗ４_i，Ｗ１_iで識別される複素データの成分を受け取る
少なくとも１つの入力とを有する。スイッチ７０４の各
々への入力、ＲＥＡＬ／ＣＯＭＰＬＥＸＳＥＬＥＣＴ
（実／複素選択）は、循環シフト部２４’によってバレ
ル・シフタ７００に出力される、循環シフト実データ、
または循環シフト複素データの処理を指定するコマンド
である。離散フーリエ変換装置２６’は、６つの２点離
散フーリエ変換部７０２および４つの３点離散フーリエ
変換部７０６から成る入力離散フーリエ計算段７２０、
および６つの２点離散フーリエ変換／再結合部７０８か
ら成る出力段７２８で構成されている。２点離散フーリ
エ変換／結合部７０８は、実処理モードでは２点離散フ
ーリエ変換部として機能し、複素モードでは２点再結合
部として機能する。出力段７２８からの個々の出力は常
に複素データであるが、ＲＥＡＬ／ＣＯＭＰＬＥＸＳ
ＥＬＥＣＴコマンドが実データまたは虚データのどちら
の処理を指定するかに応じて、複素出力の数および順序
は変化する。

【００６９】図２２の循環シフト部２４’および離散フ
ーリエ変換装置２６’のアーキテクチャは、循環シフト
部２４’および離散フーリエ変換装置２６’を変更する
必要なく、離散フーリエ変換装置２６’に、ウインドウ
・プリサム計算部１０２からの実データ出力または複素
データ出力のいずれかを選択的に入力することが望まし
い様々な用途において、モジュール状構造を可能にす
る。図２２の動作における唯一の変数は、循環シフト２
４’への入力を、実データまたは複素データのいずれか
として変換するためのコマンドＲＥＡＬ／ＣＯＭＰＬＥ
ＸＳＥＬＥＣＴである。実データまたは複素データの
離散フーリエ変換を行うための万能なアーキテクチャ
は、本発明のような並列処理アーキテクチャでデータを
処理する集積回路において実施することができる。図２
２は、入力として１２点ウインドウ・プリサム算出部か
らの出力を処理するものとして示すが、図２２の構成
は、前述の並列チャネルの８点処理のような、並列アー
キテクチャに変更可能であることは理解されよう。

【００７０】図２２の離散フーリエ変換装置２６’に
は、以下の関係が存在する。Ｎは２の倍数である。Ｎ点
離散フーリエ変換装置２６’は、２つの（Ｎ／２）点フ
ーリエ変換部７０２を有することが必要な入力離散フー
リエ計算段７２４と、Ｎ／２の２点離散フーリエ変換／
結合部７０８を有することが必要な出力離散フーリエ計
算段７２８とを含む。２点離散フーリエ変換／結合部７
０８は、実モードの２点離散フーリエ変換部、および複
素モードの２点再結合部である。これについては、以下
で更に詳しく説明する。２点構造としての離散フーリエ
変換／再結合部７０８のアーキテクチャは、実モードお
よび複素モードで機能することが可能である。

【００７１】実モードおよび複素モードでの動作を可能
にするために、複数の離散フーリエ変換／再結合部７０
８は同一のハードウエアを含む。離散フーリエ変換／再
結合部７０８は、構成可能な態様で、その構成（コンフ
ィギュレーション）は処理対象のデータのタイプ、およ
び図２２における出力離散フーリエ変換段７２８内の位
置によって異なる。

【００７２】実処理を図２３に示す。実処理の間、実デ
ータのみが離散フーリエ変換を受ける。

【００７３】複素データ処理モードでは、図２４に示す
ように、「実」入力を処理する（Ｎ／２）点離散フーリ
エ変換部７０２から一方の複素入力が結合され、他方の
複素入力は、「虚」入力を処理する（Ｎ／２）点離散フ
ーリエ変換部７０２から来る。「虚」値は、ｊ（数学的
にｉと同等）と乗算しなければならない。次に、「実」
値および「虚」値の個々の成分を加算し、最終出力を得
る。

【００７４】１２点離散フーリエ変換装置２６’の実施
態様（２−３−２アーキテクチャ）では、３点離散フー
リエ変換部７０６の１つの出力は、最終的な２点離散フ
ーリエ変換／再結合部７０８の前に、−ｊ（回転係数：
ｔｗｉｄｄｌｅｆａｃｔｏｒ）と乗算する必要があ
る。この乗算演算は、図２５に（実データの場合−特
殊）として示すように、２点離散フーリエ変換／再結合
部７０８によって実行する。

【００７５】図２２における下から３つの２点離散フー
リエ変換／再結合部７０８（下から３つの３点離散フー
リエ変換部７０６から、その下位入力を有する）は、実
データ処理の場合、−ｊとの乗算を行う。

【００７６】２点離散フーリエ変換／再結合部７０８の
設計は、２点離散フーリエ変換、−ｊとの乗算を伴う２
点離散フーリエ変換、および２点複素再結合機能を含
む、可能な全ての演算を内蔵しなければならない。これ
らの機能全てを実行する離散フーリエ変換部７０８の高
レベル図を図２６に示し、全ての出力の組み合わせが達
成可能であることを示す。

【００７７】以上好適な実施形態に関して本発明を説明
してきたが、本発明の精神および範囲から逸脱すること
なく数多くの変更が可能であることは理解されよう。か
かる変更は全て、特許請求の範囲に含まれるものであ
る。

【図面の簡単な説明】

【図１】従来技術のディジタル・チャネライザを示すブ
ロック図である。

【図２】図１の従来技術の処理を表わす処理図である。

【図３】図３Ａ及び３Ｂは、従来技術にしたがって広帯
域信号のディジタル・サンプリングによって生成された
周波数ドメイン信号を示す図である。

【図４】図４Ａ及び４Ｂは、実データ・ワードおよび複
素データ・ワードをそれぞれ含む、従来技術のウインド
ウ・プリサム・ファンクションを示す図である。

【図５】図４Ａのウインドウ・プリサム・ファンクショ
ンにしたがって、個々の対応するワードに対しウインド
ウ・プリサムを算出する、従来技術のハードウエアによ
る実施態様を示す図である。

【図６】有限インパルス応答フィルタ機能を備えるため
の従来技術のハードウエアによる実施形態を示す図であ
る。

【図７】図４Ａのウインドウ・プリサム・ファンクショ
ンにしたがって、個々の対応するデータ・ワードのウイ
ンドウ・プリサムを算出する従来技術のハードウエアに
よる実施態様を示す図である。

【図８】第１の形式の従来技術による離散フーリエ変換
装置を示す図である。

【図９】図８の離散フーリエ変換装置の従来技術による
簡素化を示す図である。

【図１０】第２の形式の従来技術の離散フーリエ変換装
置を示す図である。

【図１１】第３の形式の従来技術の離散フーリエ変換装
置を示す図である。

【図１２】本発明のブロック図である。

【図１３】本発明によるウインドウ・プリサム計算部の
ブロック図である。

【図１４】図１３のウインドウ・プリサム計算部の個々
のウインドウ・プリサム回路の一実施形態を示す図であ
る。

【図１５】図１３のウインドウ・プリサム計算部の個々
のウインドウ・プリサム回路の一実施形態を示す図であ
る。

【図１６】図１３のウインドウ・プリサム計算部の個々
のウインドウ・プリサム回路の一実施形態を示す図であ
る。

【図１７】本発明の実施によって、図１２ないし図１６
のウインドウ・プリサム計算部において用いる分散算術
演算部の好適な形態を示すブロック図である。

【図１８】本発明による循環シフト部の好適な実施形態
を示すブロック図である。

【図１９】本発明の図１４ないし図１６のウインドウ・
プリサム回路の出力に必要な、図１８の循環シフト部の
循環シフトを示す表である。

【図２０】本発明による簡素化離散フーリエ変換装置の
第１実施形態を示す図である。

【図２１】本発明による簡素化離散フーリエ変換装置の
第２実施形態を示す図である。

【図２２】コマンドに応答して実データまたは複素デー
タを変換するように構成された処理アーキテクチャによ
って、実データまたは複素データ入力の変換を算出す
る、本発明による離散フーリエ変換装置の一実施形態を
示すブロック図である。

【図２３】実データを処理するための２点離散フーリエ
変換／再結合部を示すブロック図である。

【図２４】複素データを再結合するための２点離散フー
リエ変換／結合部を示すブロック図である。

【図２５】図２２の３点離散フーリエ変換部の１つの出
力と−ｊ（回転係数）との乗算を示すブロック図であ
る。

【図２６】図２３ないし図２５の動作を実行する２点離
散フーリエ変換／再結合部の一実施形態を示すブロック
図である。

【符号の説明】

１０、１００ディジタル・チャネライザ１２バンドパス・フィルタ１４アナログ／ディジタル変換器１６デマルチプレクサ２０、１０２ウインドウ・プリサム計算部２４、２４’ 循環シフト部２６、２６’ 離散フーリエ変換装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｈ 17/02 ６７１Ｈ０４Ｊ 11/00 ＺＨ０４Ｊ 11/00 Ｇ０６Ｆ 15/332 Ａ (72)発明者シャーロット・エヌ・カーペンターアメリカ合衆国カリフォルニア州90277, リダンド・ビーチ，パシフィック・コースト・ハイウェイ 6100，アパートメントナンバー９ (56)参考文献特開昭63−262759（ＪＰ，Ａ) 特開平４−245562（ＪＰ，Ａ) 特開平７−12862（ＪＰ，Ａ) 特開平８−211110（ＪＰ，Ａ) 米国特許5365470（ＵＳ，Ａ) 米国特許5329473（ＵＳ，Ａ) 米国特許5898399（ＵＳ，Ａ) 米国特許5535240（ＵＳ，Ａ) 米国特許5537435（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 1/00 H04J 11/00 H03H 17/02 G06F 17/14 G01R 23/16

Claims

(57)【特許請求の範囲】

【請求項１】入力帯域幅をＮ個のチャネルの少なくと
も一部に分割するディジタル・チャネライザであって、入力データに応答し、実データまたは複素データを出力
するウインドウ・プリサム部と、前記ウインドウ・プリサム部から出力される前記実デー
タまたは複素データに結合され、前記ウインドウ・プリ
サム部から出力されるデータに対して循環シフトされた
実データまたは複素データを出力する循環シフト部と、前記シフトされた実データまたは複素データに結合さ
れ、コマンドに応答して、入力される循環シフトされた
実データまたは入力される循環シフトされた複素データ
に対して離散フーリエ変換を実行して前記チャネルを生
成するＮ点離散フーリエ変換装置であって、前記コマン
ドが前記循環シフトされた実データの処理を指定すると
き、前記入力された循環シフトされた実データの変換を
実行し、前記コマンドが前記循環シフトされた複素デー
タの処理を指定するとき、前記入力された循環シフトさ
れた複素データの変換を実行する、Ｎ点離散フーリエ変
換装置と、を備え、前記Ｎ点離散フーリエ変換装置が、前記循環シフト部の
出力に結合された入力と複数の出力とを有する２つの
（Ｎ／２）点離散フーリエ変換部を有する入力離散フー
リエ計算段と、前記入力離散フーリエ計算段の前記２つ
の（Ｎ／２）点離散フーリエ変換部の異なるものの出力
に結合された複数の入力と前記チャネルの異なるもので
ある複数の出力とを有する（Ｎ／２）個の２点離散フー
リエ変換部を有する出力離散フーリエ計算段とを含む、ディジタル・チャネライザ。
【請求項２】請求項１記載のディジタル・チャネライ
ザであって、更に、各々複数の入力を有する複数のスイッチを備え、前記循
環シフト部のために、少なくとも１つの入力が前記循環
シフト部からの実データを受け取り、少なくとも１つの
入力が複素データの成分を受け取り、前記スイッチの各
々が前記コマンドに応答して、前記実データを前記離散
フーリエ変換装置に入力するか、あるいは前記複素デー
タを前記離散フーリエ変換装置に入力し、前記コマンドが実データの処理を指定するとき、前記離
散フーリエ変換装置は実データの変換を出力し、前記コ
マンドが複素データの処理を指定するとき、前記離散フ
ーリエ変換装置は複素データの変換を出力する、ディジタル・チャネライザ。
【請求項３】システムであって、実データまたは複素データを与える複数の入力と、前記複数の入力に結合されたＮ点離散フーリエ変換装置
であって、前記複数の入力のマルチポイント離散フーリ
エ変換を行い、コマンドに応答して前記実データまたは
複素データを変換し、実データが前記入力に供給されか
つ前記コマンドが実データの変換を指定するとき、変換
した実データを出力し、複素データが前記入力に供給さ
れかつ前記コマンドが複素データの変換を指定すると
き、処理された変換した複素データを出力する、Ｎ点離
散フーリエ変換装置であって、該離散フーリエ変換装置
が、入力と複数の出力とを有する２つの（Ｎ／２）点離散フ
ーリエ変換部を有する入力離散フーリエ計算段と、前記
入力離散フーリエ計算段の前記２つの（Ｎ／２）点離散
フーリエ変換部の異なるものの出力に結合された複数の
入力と、前記チャネルの異なるものである複数の出力と
を有する（Ｎ／２）個の２点離散フーリエ変換部を有す
る出力離散フーリエ計算段とを含む、システム。
【請求項４】入力帯域幅をＮ個のチャネルの少なくと
も一部に分割する方法であって、実成分および虚成分を含む複素データのＮ個の実データ
出力またはＮ／２個の複素データ出力を有し、各出力が
前記ウインドウ・プリサム・ファンクションの関数であ
るウインドウ・プリサム部を設けるステップと、前記ウインドウ・プリサム部によって生成される出力を
循環シフトし、シフトされた実または複素データを生成
するステップと、２つの（Ｎ／２）点離散フーリエ変換部を有する入力離
散フーリエ計算段と、（Ｎ／２）個の２点離散フーリエ
変換部を有する出力フーリエ計算段とを含むＮ点離散フ
ーリエ変換部を設け、コマンドに応答して、循環シフト
された実または複素データに対して離散フーリエ変換を
実行して実データまたは複素データの出力変換を行い、
前記コマンドが実データの変換を指定しかつ前記循環シ
フトされたデータが実データのとき、実データの変換を
行い、前記コマンドが複素データの変換を指定しかつ前
記循環シフトされたデータが複素データのとき、複素デ
ータの変換を行うステップと、を含む方法。
【請求項５】実または複素データの離散フーリエ変換
を実行する方法であって、２つの（Ｎ／２）点離散フーリエ変換部を有する入力離
散フーリエ計算段と、（Ｎ／２）個の２点離散フーリエ
変換部を有する出力離散フーリエ計算段とを含むＮ点離
散フーリエ変換部を設け、前記実データまたは前記複素
データのいずれかを含む複数の入力信号を変換するステ
ップと、前記Ｎ点離散フーリエ変換部を用いて、コマンドに応答
して前記実または複素データに対して離散フーリエ変換
を実行し、前記コマンドが実データの変換を指定しかつ
前記入力データが実データのとき、前記実データの変換
を行い、前記コマンドが複素データの変換を指定しかつ
前記入力データが複素データのとき、複素データの変換
を行うステップと、を含む方法。