KR100444729B1 - 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법 - Google Patents
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Abstract
본 발명은 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치 및 그 방법에 관한 것으로, 특히 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치는 입력 데이터를 재배열하여 4개의 병렬 데이터 쌍으로 출력하는 입력 데이터 변환부; 상기 입력 데이터 변환부에서 출력되는 4개의 병렬 데이터 쌍을 순차적으로 입력받아 레딕스-4 버터플라이 연산을 반복 수행하면서 그 결과값을 출력하는 변형된 레딕스-4 버터플라이 연산부; 상기 변형된 레딕스-4 버터플라이 연산부에서 출력되는 데이터 중 특정 데이터에 특정의 회전 인자를 곱하여 출력하는 회전 인자 곱셈부; 상기 회전 인자 곱셈부에서 출력되는 데이터를 누적하여 레딕스-8에 대응되는 데이터로 출력하는 누적부; 및 상기 입력 데이터 변환부, 변형된 레딕스-4 버터플라이 연산부, 회전 인자 곱셈부 및 누적부에서 사용되는 제어 신호를 생성하여 전체 동작을 제어하는 제어부를 포함한다. 본 발명에 따르면, 레딕스-8 단일 경로 지연 전달 알고리즘을 구현하는 데에 레딕스-4 버터플라이를 변형하여 사용함으로써 연산 단계에 요구되는 복소 곱셈기의 수를 줄일 수 있고, 또한 버터플라이 구조가 레딕스-4 수준으로 단순화되어 하드웨어 복잡도 및 면적에서의 효율성이 향상된다.
Description
본 발명은 고속 퓨리에 변환 장치(Fast Fourier Transform Apparatus)에 관한 것으로, 특히 단일 경로 지연 전달(Single-path Delay Commutator) 구조를 갖는 레딕스-8(이하 radix-8이라고 함) 버터플라이(Butterfly)를 이용한 고속 퓨리에 변환 장치에 관한 것이다.
일반적으로 고속 퓨리에 변환은 이산 퓨리에 변환(Discrete FourierTransform)에서 연산량이 많아짐으로 인해 연산량이 증가되는 것을 반복 계산을 제거함으로써 고속으로 이산 퓨리에 변환을 수행하는 알고리즘을 의미한다.
이러한 고속 퓨리에 변환을 수행하는 장치의 하드웨어 설계는 크게 3가지 분류로 나누어 볼 수 있다.
고속 퓨리에 변환의 신호 흐름도를 그대로 구현하는 어레이(array) 구조와 신호 흐름도의 행(column)으로 열(row)을 공유하는 파이프라인 구조, 반대로 열로 행을 공유하는 구조로 나누어진다.
여기서 실제 하드웨어 구현을 위해서는 파이프라인 구조를 사용한다. 그 이유는 어레이 구조인 경우 하드웨어 자원 공유를 할 수 없는 구조로 복잡도 및 면적의 크기가 크며, 열로 행을 공유하는 구조는 입력과 출력이 커져서 칩으로 설계하기가 불가하다는 단점이 있다.
한편 파이프라인 구조는 높은 성능을 요구하는 응용 분야에 가장 많이 사용되는 구조로서 입력과 출력을 순차적으로 수행할 수 있으며 구조가 규칙적이고 비교적 제어가 간단하다.
이러한 파이프라인 구조는 부 수열로 나누는 radix 알고리즘을 사용하는데, 먼저 radix-2와 radix-4 버터플라이를 사용하는 다중 경로 지연 전달(Multi-path Delay Commutator)구조와 단일 경로 지연 궤환(Single-path Delay Feedback) 구조가 있다. 또한 두 가지의 radix-2 버터플라이를 사용하여 연산 단계를 radix-4와 같은 수준으로 줄일 수 있는 구조와 radix-4 단일 경로 지연 전달 구조가 있다.
여기서 radix-4 단일 경로 지연 전달 구조는 버터플라이의 구조가 간단하고,연산 단계를 radix-4 알고리즘과 같은 수준으로 복소 곱셈기를 줄여 하드웨어 면적 및 복잡도를 감소시켜 실제 하드웨어로 구현된 구조이다.
한편, radix-8 단일 경로 지연 전달 구조도 상기한 바와 같이 그 버터플라이 구조가 간단하고 복소 곱셈기가 줄어 하드웨어 면적 및 복잡도가 감소되나, radix-4 단일 경로 지연 전달 구조에 비해서는 하드웨어 면적 및 복잡도가 크게 향상되지 못하는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, radix-4 단일 경로 지연 전달 구조의 장점과 radix-8 단일 경로 지연 전달 구조의 알고리즘의 장점을 결합한 고속 퓨리에 변환 장치 및 그 방법을 제공하는데 있다.
도 1은 radix-8 고속 퓨리에 변환을 위한 회전 인자 발생 방법을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 고속 퓨리에 변환기의 블록도이다.
도 3은 도 2에 도시된 고속 퓨리에 변환기에서 변형된 radix-4 SDC부의 구조를 도시한 도면이다.
도 4는 도 2에 도시된 고속 퓨리에 변환기에서 변형된 radix-4 SDC부의 출력 데이터를 도시한 도면이다.
도 5는 도 2에 도시된 고속 퓨리에 변환기에서 변형된 radix-4 버터플라이의 상세 블록도이다.
도 6은 도 5에 도시된 변형된 radix-4 버터플라이 중 가산기/감산기 및 스위치의 기능을 도시한 도면이다.
도 7은 도 2에 도시된 고속 퓨리에 변환기에서 회전 인자 곱셈부의 상세 블록도이다.
도 8은 도 2에 도시된 고속 퓨리에 변환기에서 누적부의 상세 블록도이다.
도 9는 도 8에 도시된 누적부에서 사용되는 제어 신호를 도시한 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 변형된 radix-4 단일 경로 지연 전달부 300 : 회전 인자 곱셈부
200 : 변형된 radix-4 버터플라이부 400 : 누적부
500 : 타이밍 제어부 210, 220, 290 : 스위치
295 : 익스클루시브 오어 게이트
230, 240, 250, 260, 270, 280 : 가산기/감산기
310, 330 : 1/2 나눗셈기 320, 340 : 1/4 나눗셈기
350, 360, 370 : 가산기 380 : 감산기
410, 420 : 멀티플렉서 430, 440 : D 플립플롭
450 : 인버터 460 : 가산기/감산기
470 : 위상 변환기
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 radix-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치는,
입력 데이터를 재배열하여 4개의 병렬 데이터 쌍으로 출력하는 입력 데이터 변환부; 상기 입력 데이터 변환부에서 출력되는 4개의 병렬 데이터 쌍을 순차적으로 입력받아 radix-4 버터플라이 연산을 반복 수행하면서 그 결과값을 출력하는 변형된 radix-4 버터플라이 연산부; 상기 변형된 radix-4 버터플라이 연산부에서 출력되는 데이터 중 특정 데이터에 특정의 회전 인자를 곱하여 출력하는 회전 인자 곱셈부; 상기 회전 인자 곱셈부에서 출력되는 데이터를 누적하여 radix-8에 대응되는 데이터로 출력하는 누적부; 및 상기 입력 데이터 변환부, 변형된 radix-4 버터플라이 연산부, 회전 인자 곱셈부 및 누적부에서 사용되는 제어 신호를 생성하여 전체 동작을 제어하는 제어부를 포함한다.
상기 입력 데이터 변환부는 직렬로 입력되는 데이터에 대해 8개 단위로 처리하며, 상기 8개 단위의 데이터 중 홀수 번째 데이터 4개와 짝수 번째 데이터 4개를 특정 순서로 하여 각각 병렬 데이터로 출력하는 것을 특징으로 한다.
상기 입력 데이터 변환부에 입력되는 데이터는 복소수 데이터이며, 상기 입력 데이터 변환부가 상기 복소수 데이터 중 실수부 데이터를 재배열하여 출력하는 실수부 데이터 변환부; 및 상기 복소수 데이터 중 허수부 데이터를 재배열하여 출력하는 허수부 데이터 변환부를 포함한다.
본 발명의 특징에 따른 radix-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법은,
a) 입력 데이터를 재배열하여 4개의 병렬 데이터 쌍을 순차적으로 생성하는 단계; b) 상기 생성되는 4개의 병렬 데이터 쌍을 입력받아서 radix-4 버터플라이 연산을 반복 수행하면서 그 결과값을 출력하는 단계; c) 상기 단계 b)에서 출력되는 결과값에 특정의 회전 인자를 곱하여 출력하는 단계; 및 d) 상기 단계 c)에서 출력되는 데이터를 누적하여 radix-8에 대응되는 데이터를 생성하는 단계를 포함한다.
상기 단계 b)는 8개의 입력 데이터 중 홀수 번째 입력 데이터에 대해서 수행되는 radix-4 버터플라이 연산과 짝수 번째 입력 데이터에 대해서 수행되는 radix-4 연산이 다른 것을 특징으로 한다.
상기 홀수 번째 입력 데이터에 대해서 수행되는 radix-4 버터플라이 연산은 아래의 제1 행렬
에 따라 수행되고, 상기 짝수 번째 입력 데이터에 대해서 수행되는 radix-4 버터플라이 연산은 아래의 제2 행렬
에 따라 수행되는 것을 특징으로 한다.
상기 단계 c)에서 상기 특정의 회전 인자는 상기 제2 행렬에 따라 수행된 결과 데이터에 곱해지는 것을 특징으로 한다.
상기 제2 행렬에 따라 수행되는 버터플라이 연산 중 첫 번째 행과 두 번째 행에 대한 연산은 상기 제1 행렬에 따라 수행되는 버터플라이 연산 중 첫 번째 행과 두 번째 행에 대한 연산을 공통으로 사용하고, 상기 제2 행렬에 따라 수행되는 버터플라이 연산 중 세 번째 행과 네 번째 행에 대한 연산은 상기 제1 행렬에 따라 수행되는 버터플라이 연산 중 세 번째 행과 네 번째 행에 대한 연산을 공통으로 사용할 때 각 요소에 -j가 곱해지는 연산이 추가되는 것을 특징으로 한다.
상기 단계 d)는 상기 제1 행렬에 따라 수행되는 버터플라이 연산 결과와 상기 제2 행렬에 따라 수행되는 버터플라이 연산 결과를 누적하여 상기 radix-8에 대응되는 데이터를 생성하는 것을 특징으로 한다.
이하, 첨부하는 도면을 참조하여 본 발명의 바람직한 실시예에 따른 본 발명의 구성 및 작용에 대해 설명한다.
먼저, 고속 퓨리에 변환에 대한 대표적인 알고리즘에는 몇 개의 부 수열로 나누어 수행하는 radix 알고리즘이 있다.
이러한 고속 퓨리에 변환은 [수학식 1]과 같이 정의된다.
[수학식 1]
-≤ k ≤ N-1
여기서 n은 시간 인덱스이고, k는 주파수 인덱스이며, N은 고속 퓨리에 연산을 위한 연산량을 의미하고,는 회전 인자(twiddle factor)이다.
회전 인자는 첨부한 도 1과 같이 복소 평면 상의 단위 원주를 N 등분한 것으로 radix-8을 위해서는 8등분된 단위 원주를 반시계방향으로 회전한 것을 의미한다. 이것을 [수학식 2]와 같이 정의한다.
[수학싯 2]
이와 같이 정의된 회전 인자를 사용하여 [수학식 1]을 다시 정리하면 [수학식 3]과 같이 된다.
[수학식 3]
k = 0, 1, 2, …, N-1
본 발명의 실시예에서는 이와 같이 정의된 고속 퓨리에 변환에서 radix-8 알고리즘을 이용한 버터플라이로 고속 퓨리에 변환기를 설계하는 것이다. 따라서 N이 8인 고속 퓨리에 변환기를 버터플라이로 하여 설계된다.
한편 [수학식 3]을 행렬로 풀어 보면 [수학식 4]와 같이 표현된다.
[수학식 4]
이 때, 회전 인자는 [수학식 5]와 같은 성질을 가지고 있다. 이것은 회전 인자가 복소 평면 상의 단위 원주를 몇바퀴 돌아도 N배 떨어진 것은 모두 같은 성질을 갖는다는 것을 의미한다.
[수학식 5]
,,
[수학식 4]에 [수학식 5]의 성질을 응용하여 변환하면 [수학식]과 같은 결과를 얻을 수 있다.
[수학식 6]
이와 같이 정리된 퓨리에 변환에서 입력x와 출력X는 실수부와 허수부를 갖는 복소 형태이고, 회전 인자는 도 1을 참보하여 정리하면,,,와 같이이 없는 경우와,,,과 같이이 있는 부분으로 나누어질 수 있다. 이러한 식을 [수학식 6]에 대입하면 다음과 같은 [수학식 7]이 얻어진다.
[수학식 7]
[수학식 7]은 [수학식 8]과 같이 두 개의 행렬을 더하는 구조로 나누어질 수 있다. 이것은인 회전 인자를 곱사는 행렬과 그렇지 않은 행렬로 나누어 연산을 수행하기 위함이다.
[수학식 8]
[수학식 8]에서 첫 번째 행렬은 홀수 번째 입력과 radix-4 버터플라이 구조의 행렬을 두 번 사용하는 것과 동일하고, 두 번째 행렬은 짝수 번째 입력과 radix-4 버터플라이 구조의 행렬을 두 번 사용하는데, 이 때 짝수 번째 출력에을 곱하는 연산을 추가하면 동일하게 된다.
첫 번째 행렬에 사용되는 radix-4 버터플라이 구조의 행렬은 [수학식 9]와 같고, 두 번째 행렬에 사용되는 radix-4 버터플라이 구조의 행렬은 [수학식 10]과 같다.
[수학식 9] [수학식 10]
다시 말해서 홀수 번째 입력은 [수학식 9]의 행렬로 연산을 하고, 홀수 번째 입력은 [수학식 10]의 행렬로 연산한 후을 곱한다. 이렇게 연산된 값들을 더하여 출력을 얻을 수 있다.
이 때, [수학식 9]의 행렬과 [수학식 10]의 행렬이 유사하므로, 이 두 개의 행렬을 공유하는 방법을 고려해 볼 수 있다. 즉 두 개의 행렬은 두 개의 radix-4 버터플라이 구조를 의미하는 것으로 만일 두 개의 행렬을 공유하게 되면 radix-4 버터플라이 하나로 시분할하여 연산할 수 있게 된다.
[수학식 9]와 [수학식 10]의 유사성을 살펴보면, [수학식 10]의 행렬은 [수학식 9]의 행렬과 상위 두 개의 행은 같고 하위 두 개의 행은 -j를 곱하면 동일해짐을 알 수 있다. 따라서 하나의 radix-4 버터플라이로 공유가 가능해질 수 있다.
결국, 하나의 radix-4 버터플라이를 변형 및 추가함으로써 8개의 입력에 대해 처리하는 radix-8 버터플라이 효과를 얻을 수 있다는 것을 의미한다.
이와 같은 결과를 이용하여 설계된 고속 퓨리에 변환기에 대해 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 고속 퓨리에 변환기의 블록도이다.
도 2에 도시되어 있듯이, 본 발명의 실시예에 따른 고속 퓨리에 변환기는 변형된 radix-4 단일 경로 지연 전달(이하 SDC라고 함)부(100), 변형된 radix-4 버터플라이부(200), 회전 인자 곱셈부(300), 누적부(400) 및 타이밍 제어부(500)를 포함한다.
변형된 radix-4 SDC부(100)는 타이밍 제어부(500)의 제어 신호에 따라 복소수 입력, 즉 실수부 입력(real_in)과 허수부 입력(imag_in)을 병렬로 재배열하여 변형된 radix-4 버터플라이부(200)로 출력한다.
따라서, 변형된 radix-4 SDC부(100)는 실수부 입력(real_in)에 대한 처리를 수행하는 실수부 radix-4 SDC부(110)와 허수부 radix-4 SDC부(120)를 포함한다. 이와 같은 실수부 radix-4 SDC부(100)와 허수부 radix-4 SDC부(120)의 구조는 동일하므로 하나에 대해서만 설명한다.
변형된 실수부 radix-4 SDC부(110) 구조의 기본적인 형태는 종래의 radix-4 SDC의 구조와 동일하다.
변형된 radix-4 버터플라이(200)가 본래 radix-8 버터플라이 연산을 위해 변형된 구조를 취하므로 변형된 radix-4 SDC부(110)도 이러한 변형된 radix-4 버터플라이(200)의 연산을 위한 출력을 제공하여야 한다.
따라서, 변형된 실수부 radix-4 SDC부(110)는 종래의 radix-4 SDC의 구조와 유사하지만 내부에서 사용되는 선택 신호가 2배가 된다. 즉, 종래의 radix-4 SDC가 4개의 데이터를 제공하기 때문에 본 발명의 실시예에 따른 변형된 실수부 radix-4 SDC부(110)는 그 2배인 8개의 데이터를 제공하기 위해 4개씩 두 번에 걸쳐 제공해야 한다. 보다 상세하게 설명하면, 홀수 번째 입력과 짝수 번째 입력을 교대로 변형된 radix-4 버터플라이(200)에 출력한다.
변형된 실수부 radix-4 SDC부(110, 120)의 구조와 출력되는 신호 및 제어 신호가 첨부한 도 3 및 도 4에 도시되어 있으며, 이 구조는 변형된 허수부 radix-4 SDC부(120)에도 동일하게 적용된다.
변형된 radix-4 버터플라이(200)는 변형된 radix-4 SDC부(100)에서 출력되는 복소수 신호를 입력받아서 타이밍 제어부(500)의 제어 신호(SCD SEL)에 따라 버터플라이 연산을 수행한다.
도 5는 본 발명의 실시예에 따른 고속 퓨리에 변환기 중 변형된 radix-4 버터플라이(200)의 상세 블록도이다.
도 5에 도시되어 있듯이, 본 발명의 실시예에 따른 변형된 radix-4 버터플라이(200)는 6개의 가산기/감산기(230, 240, 250, 260, 270, 280), 3개의 스위치 (210, 220, 290) 및 익스클루시브 오어 게이트(exclusive OR gate)(295)를 포함한다.
6개의 가산기/감산기(230, 240, 250, 260, 270, 290)는 타이밍 제어부(500)에서 입력되는 제어 신호에 따라 가산기 또는 감산기로 동작한다. 첨부한 도 6에 도시되어 있듯이, 입력되는 제어 신호가 '0'인 경우 가산기로 동작하고, 입력되는 제어 신호가 '1'인 경우 감산기로 동작한다.
또한, 3개의 스위치(210, 220, 290)는 도 6에 도시되어 있듯이, 입력되는 제어 신호가 '0'인 경우 입력 데이터를 동일한 순서대로 출력하고, 제어 신호가 '1'인 경우 입력 데이터를 엇갈려서 순서를 바꿔서 출력한다.
따라서 스위치(210)는 타이밍 제어부(500)에서 출력되는 제어 신호에 따라 변형된 radix-4 SDC부(100)에서 출력되는 제1 출력(SDC out 1)의 실수부 및 허수부의 출력을 스위칭하여 출력한다.
또한 스위치(220)는 타이밍 제어부(500)에서 출력되는 제어 신호에 따라 변형된 radix-4 SDC부(100)에서 출력되는 제3 출력(SDC out 3)의 실수부 및 허수부의 출력을 스위칭하여 출력한다.
가산기/감산기(230)는 타이밍 제어부(500)에서 출력되는 제어 신호에 따라 스위치(210)의 출력과 변형된 radix-4 SDC부(100)의 제2 출력(SDC out 2)의 실수부 출력에 대한 가산 또는 감산 연산을 수행한다.
가산기/감산기(240)는 익스클루시브 오어 게이트(295)에서 출력되는 제어 신호에 따라 스위치(210)의 출력과 변형된 radix-4 SDC부(100)의 제2 출력(SDC out 2)의 허수부 출력에 대한 가산 또는 감산 연산을 수행한다.
가산기/감산기(250)는 타이밍 제어부(500)에서 출력되는 제어 신호에 따라 스위치(220)의 출력과 변형된 radix-4 SDC부(100)의 제4 출력(SDC out 2)의 실수부 출력에 대한 가산 또는 감산 연산을 수행한다.
가산기/감산기(260)는 익스클루시브 오어 게이트(295)에서 출력되는 제어 신호에 따라 스위치(220)의 출력과 변형된 radix-4 SDC부(100)의 제4 출력(SDC out 2)의 허수부 출력에 대한 가산 또는 감산 연산을 수행한다.
이 때, 익스클루시브 오어 게이트(295)는 타이밍 제어부(500)에서 출력되는 2개의 제어 신호를 익스클루시브 오어 연산을 통해 제어 신호를 출력한다.
가산기/감산기(270)는 가산기/감산기(230)의 출력과 가산기/감산기(250)의 출력에 대한 가산 또는 감산 연산을 수행한다.
또한, 가산기/감산기(280)는 가산기/감산기(240)의 출력과 가산기/감산기 (260)의 출력에 대한 가산 또는 감산 연산을 수행한다.
한편, [수학식 9]와 [수학식 10]의 행렬을 공용으로 사용하는 경우 [수학식 10]의 세 번째 및 네 번째 행은 -j가 곱해져야 하는데, 이것은 버터플라이에서 실수부와 허수부의 위치를 바꾸어 처리하고 후에 실수부에 음수를 취하면 된다.
스위치(290)가 이러한 역할을 수행하며 타이밍 제어부(500)에서 출력되는 제어 신호에 따라 실수부와 허수부의 위치를 바꾼다. 즉 [수학식 10]에 대한 세 번째 및 네 번째 행의 연산을 할 때 가산기/감산기(270)의 출력과 가산기/감산기 (280)의 출력을 스위칭하여 출력한다.
한편 타이밍 제어부(500)에서 출력되는 제어 신호는 도 4에 도시된 변형된 radix-4 SDC부(100)의 출력에 맞게 변형된 radix-4 버터플라이(200)로 입력되며 그 값은 도 5에 도시되어 있다.
이와 같이 변형된 radix-4 버터플라이(200)에서 출력되는 복소수는 다음과 같다.
X(0) = Re[X(0)] + Im[X(0)]
X(1) = Re[X(1)] + Im[X(1)]
X(2) = Re[X(2)] + Im[X(2)]
X(3) = Re[X(3)] + Im[X(3)]
X(4) = Re[X(4)] + Im[X(4)]
X(5) = Re[X(5)] + Im[X(5)]
X(6) = Re[X(6)] + Im[X(6)]
X(7) = Re[X(7)] + Im[X(7)]
여기서 Re는 복소수의 실수부를 나타내고, Im은 허수부를 나타내며 각 값은 다음과 같다.
Re[X(0)] = Re[x(0)] + Re[x(2)] + Re[x(4)] + Re[x(6)]
+ {Re[x(1)] + Re[x(3)] + Re[x(5)] + Re[x(7)]}
Im[X(0)] = Im[x(0)] + Im[x(2)] + Im[x(4)] + Im[x(6)]
+ {Im[x(1)] + Im[x(3)] + Im[x(5)] + Im[x(7)]}
Re[X(1)] = Re[x(0)] + Im[x(2)] - Re[x(4)] - Im[x(6)]
+ {Im[x(1)] - Re[x(3)] - Im[x(5)] + Re[x(7)]}
Im[X(1)] = Im[x(0)] - Re[x(2)] - Im[x(4)] + Re[x(6)]
+ {Im[x(1)] - Re[x(3)] - Im[x(5)] + Re[x(7)]}
Re[X(2)] = Re[x(0)] - Re[x(2)] + Re[x(4)] - Re[x(6)]
+ {Im[x(1)] - Im[x(3)] + Im[x(5)] - Im[x(7)]}
Im[X(2)] = Im[x(0)] - Im[x(2)] + Im[x(4)] - Im[x(6)]
- {Re[x(1)] - Re[x(3)] + Re[x(5)] - Re[x(7)]}
Re[X(3)] = Re[x(0)] - Im[x(2)] - Re[x(4)] + Im[x(6)]
+ {Im[x(1)] + Re[x(3)] - Im[x(5)] - Re[x(7)]}
Im[X(3)] = Im[x(0)] + Re[x(2)] - Im[x(4)] - Re[x(6)]
+ {-(Re[x(1)] - Im[x(3)] - Re[x(5)] + Im[x(7)])}
Re[X(4)] = Re[x(0)] + Re[x(2)] + Re[x(4)] + Re[x(6)]
- {Re[x(1)] + Re[x(3)] + Re[x(5)] + Re[x(7)]}
Im[X(4)] = Im[x(0)] + Im[x(2)] + Im[x(4)] + Im[x(6)]
- {Im[x(1)] + Im[x(3)] + Im[x(5)] + Im[x(7)]}
Re[X(5)] = Re[x(0)] + Im[x(2)] - Re[x(4)] - Im[x(6)]
- {Re[x(1)] + Im[x(3)] - Re[x(5)] - Im[x(7)]}
Im[X(5)] = Im[x(0)] - Re[x(2)] - Im[x(4)] + Re[x(6)]
- {Im[x(1)] - Re[x(3)] - Im[x(5)] + Re[x(7)]}
Re[X(6)] = Re[x(0)] - Re[x(2)] + Re[x(4)] - Re[x(6)]
- {Im[x(1)] - Im[x(3)] + Im[x(5)] - Im[x(7)]}
Im[X(6)] = Im[x(0)] - Im[x(2)] + Im[x(4)] - Im[x(6)]
+ {Re[x(1)] - Re[x(3)] + Re[x(5)] - Re[x(7)]}
Re[X(7)] = Re[x(0)] - Im[x(2)] - Re[x(4)] + Im[x(6)]
- {Im[x(1)] + Re[x(3)] - Im[x(5)] - Re[x(7)]}
Im[X(7)] = Im[x(0)] + Re[x(2)] - Im[x(4)] - Re[x(6)]
- {-(Re[x(1)] - Im[x(3)] - Re[x(5)] + Im[x(7)])}
물론 상기 값들에서 "{}"표시 한 부분과 그렇지 않은 부분은 한 번에 구해지는 것이 아니라 각각 구해진 다음 후에 기술될 누적부(400)에서 각각 더해지거나 빼져서 상기와 같은 결과가 구해지게 된다.
한편, 변형된 radix-4 버터플라이(200)에서 출력되는 신호 중 짝수 번째 입력에 대응되는 출력 신호에는 회전 인자이 곱해져야 한다.
즉, 변형된 radix-4 버터플라이(200)의 출력 중 X(1), X(3), X(5) 및 X(7)에서 x(1), x(3), x(5) 및 x(7)을 입력으로 하는 부분에 회전 인자인을 곱하여 출력한다.
이것을 정리해 보면 다음의 [수학식 11]과 같다.
[수학식 11]
[수학식 11]에서= 0.70710678…0.75 로 근사화시킬 수 있으므로, [수학식 11]은 다시 [수학식 12]로 정리될 수 있다. 이와 같이 처리하는 이유는 면적이 큰 곱셈기를 사용하지 않기 위함이다.
[수학식 12]
따라서 회전 인자 곱셈부(300)의 구조는 상기 구해진 [수학식 12]에 의해 간단히 이루어질 수 있다.
도 7은 본 발명의 실시예에 따른 고속 퓨리에 변환기의 회전 인자 곱셈부(300)의 상세 블록도이다.
도 7에 도시되어 있는 바와 같이, 회전 인자 곱셈부(300)는 변형된 radix-4 버터플라이(200)에서 출력되는 X(1), X(3), X(5) 및 X(7) 중 짝수 번째 출력에 대응되는 신호 중 실수부(a)와 허수부(b)에 2개의 1/2 나눗셈기(310, 330), 2개의 1/4 나눗셈기(320, 340), 3개의 가산기(350, 360, 370) 및 1개의 감산기(380)를 사용하여 상기 [수학식 12]의 연산을 수행한다.
즉, 나눗셈기(310, 320)는 변형된 radix-4 버터플라이(200)의 출력 중 실수부에 대해 각각 1/2 및 1/4 연산을 하여 출력하고, 가산기(350)는 나눗셈기(310, 320)에서 각각 출력되는 값을 가산하여 출력한다.
또한, 나눗셈기(330, 340)는 변형된 radix-4 버터플라이(200)의 출력 중 허수부에 대해 각각 1/2 및 1/4 연산을 하여 출력하고, 가산기(360)는 나눗셈기(330, 340)에서 각각 출력되는 값을 가산하여 출력한다.
마지막으로 가산기(370)는 가산기(350, 360)에서 출력되는 값을 가산하여 실수값으로 출력하고, 감산기(380)는 가산기(360)에서 출력되는 값에서 가산기(350)에서 출력되는 값을 감산하여 허수값으로 출력한다.
이와 같이 함으로써 회전 인자 곱셈부(300)에서 출력되는 결과는 다음과 같다.
Re[X(0)] = Re[x(0)] + Re[x(2)] + Re[x(4)] + Re[x(6)]
+ {Re[x(1)] + Re[x(3)] + Re[x(5)] + Re[x(7)]}
Im[X(0)] = Im[x(0)] + Im[x(2)] + Im[x(4)] + Im[x(6)]
+ {Im[x(1)] + Im[x(3)] + Im[x(5)] + Im[x(7)]}
Re[X(1)] = Re[x(0)] + Im[x(2)] - Re[x(4)] - Im[x(6)]
+{Im[x(1)] - Re[x(3)] - Im[x(5)] + Re[x(7)]}
Im[X(1)] = Im[x(0)] - Re[x(2)] - Im[x(4)] + Re[x(6)]
+{Im[x(1)] - Re[x(3)] - Im[x(5)] + Re[x(7)]}
Re[X(2)] = Re[x(0)] - Re[x(2)] + Re[x(4)] - Re[x(6)]
+ {Im[x(1)] - Im[x(3)] + Im[x(5)] - Im[x(7)]}
Im[X(2)] = Im[x(0)] - Im[x(2)] + Im[x(4)] - Im[x(6)]
- {Re[x(1)] - Re[x(3)] + Re[x(5)] - Re[x(7)]}
Re[X(3)] = Re[x(0)] - Im[x(2)] - Re[x(4)] + Im[x(6)]
+{Im[x(1)] + Re[x(3)] - Im[x(5)] - Re[x(7)]}
Im[X(3)] = Im[x(0)] + Re[x(2)] - Im[x(4)] - Re[x(6)]
+{-(Re[x(1)] - Im[x(3)] - Re[x(5)] + Im[x(7)])}
Re[X(4)] = Re[x(0)] + Re[x(2)] + Re[x(4)] + Re[x(6)]
- {Re[x(1)] + Re[x(3)] + Re[x(5)] + Re[x(7)]}
Im[X(4)] = Im[x(0)] + Im[x(2)] + Im[x(4)] + Im[x(6)]
- {Im[x(1)] + Im[x(3)] + Im[x(5)] + Im[x(7)]}
Re[X(5)] = Re[x(0)] + Im[x(2)] - Re[x(4)] - Im[x(6)]
-{Re[x(1)] + Im[x(3)] - Re[x(5)] - Im[x(7)]}
Im[X(5)] = Im[x(0)] - Re[x(2)] - Im[x(4)] + Re[x(6)]
-{Im[x(1)] - Re[x(3)] - Im[x(5)] + Re[x(7)]}
Re[X(6)] = Re[x(0)] - Re[x(2)] + Re[x(4)] - Re[x(6)]
- {Im[x(1)] - Im[x(3)] + Im[x(5)] - Im[x(7)]}
Im[X(6)] = Im[x(0)] - Im[x(2)] + Im[x(4)] - Im[x(6)]
+ {Re[x(1)] - Re[x(3)] + Re[x(5)] - Re[x(7)]}
Re[X(7)] = Re[x(0)] - Im[x(2)] - Re[x(4)] + Im[x(6)]
-{Im[x(1)] + Re[x(3)] - Im[x(5)] - Re[x(7)]}
Im[X(7)] = Im[x(0)] + Re[x(2)] - Im[x(4)] - Re[x(6)]
-{-(Re[x(1)] - Im[x(3)] - Re[x(5)] + Im[x(7)])}
여기서 입력 신호를 2 및 4로 각각 나누는 1/2 나눗셈기(310, 330) 및 1/4나눗셈기(320, 340)는 각 입력 신호인 이진수의 하위 비트를 반올림을 사용하여 처리하거나 또는 두 개를 제거하면 되므로 하드웨어 구현에 대한 부담은 적다.
다음, 누적부(400)는 회전 인자 곱셈부(300)에서 출력되는 [수학식 8]에 따른 두 개의 행렬에 대응되는 출력값을 누적하여 최종 출력을 구한다.
즉, 변형된 radix-4 버터플라이(200)에서 출력되어 회전 인자 곱셈부(300)를 통과한 출력을 각각 A, B, C, D, E, F, G 및 H라고 하면, 누적부(400)는 A와 B, C와 D, E와 F, G와 H를 각각 더하거나 빼주어서 결과적인 출력을 산출한다.
도 8은 본 발명의 실시예에 따른 고속 퓨리에 변환기의 누적부(400)의 상세 블록도이다.
도 8에 도시되어 있듯이, 누적부(400)는 2개의 멀티플렉서(410, 420), 2개의 D 플립플롭(430, 440), 인버터(450), 가산기/감산기(460) 및 위상 변환기(470)를 포함한다.
멀티플렉서(410)는 회전 인자 곱셈부(300)에서 출력되는 복소수와 이 복소수가 인버터(450)를 통하여 출력되는 값을 타이밍 제어부(500)에서 첨부한 도 9에 도시되어 있는 바와 같이 출력하는 제어 신호(not_sel)에 따라 선택하여 출력한다.
또한, 멀티플렉서(420)는 멀티플렉서(410)에서 출력되는 값과 이 값이 위상 변환기(470)에 의해 -45°위상이 변환된 값을 타이밍 제어부(500)에서 출력하는 제어 신호(tw_en)에 따라 선택하여 출력한다.
D 플립플롭(430)은 타이밍 제어부(500)에서 출력하는 시스템 클록(sys_clk)에 따라 멀티플렉서(420)에서 출력되는 값을 저장한다.
가산기/감산기(460)는 타이밍 제어부(500)에서 출력되는 제어 신호(add_sel)에 따라 회전 인자 곱셈부(300)에서 출력되는 복소수와 D 플립플롭(430)에서 출력되는 값을 가산 또는 감산 연산하여 출력한다.
또한, D 플립플롭(440)은 타이밍 제어부(500)에서 출력되는 제어 클록 (bit_clk)에 따라 가산기/감산기(460)에서 출력되는 값을 고속 퓨리에 변환기의 최종 결과값(Sum), 즉 real_out + imag_out으로 출력한다.
비록, 본 발명이 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 본 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 특허청구범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.
본 발명에 따르면, radix-8 단일 경로 지연 전달 알고리즘을 구현하는 데에 radix-4 버터플라이를 변형하여 사용함으로써 연산 단계에 요구되는 복소 곱셈기의 수를 줄일 수 있고, 또한 버터플라이 구조가 radix-4 수준으로 단순화되어 하드웨어 복잡도 및 면적에서의 효율성이 향상된다.
Claims (14)
- 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치에 있어서,입력 데이터를 재배열하여 4개의 병렬 데이터 쌍으로 두 번씩 출력하는 입력 데이터 변환부;상기 입력 데이터 변환부에서 출력되는 두 번의 4개의 병렬 데이터 쌍을 순차적으로 입력받아 레딕스-4 버터플라이 연산을 반복 수행하면서 그 결과값을 순차적으로 출력하는 변형된 레딕스-4 버터플라이 연산부;상기 변형된 레딕스-4 버터플라이 연산부에서 순차적으로 출력되는 데이터 중 특정 데이터에 특정의 회전 인자를 곱하여 순차적으로 출력하는 회전 인자 곱셈부;상기 회전 인자 곱셈부에서 순차적으로 출력되는 데이터를 누적하여 레딕스-8에 대응되는 데이터로 출력하는 누적부; 및상기 입력 데이터 변환부, 변형된 레딕스-4 버터플라이 연산부, 회전 인자 곱셈부 및 누적부에서 사용되는 제어 신호를 생성하여 전체 동작을 제어하는 제어부를 포함하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제1항에 있어서,상기 입력 데이터 변환부는 직렬로 입력되는 데이터에 대해 8개 단위로 처리하며, 상기 8개 단위의 데이터 중 홀수 번째 데이터 4개와 짝수 번째 데이터 4개를특정 순서로 하여 각각 병렬 데이터로 출력하는 것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제1항에 있어서,상기 입력 데이터 변환부에 입력되는 데이터는 복소수 데이터이며,상기 입력 데이터 변환부가상기 복소수 데이터 중 실수부 데이터를 재배열하여 출력하는 실수부 데이터 변환부; 및상기 복소수 데이터 중 허수부 데이터를 재배열하여 출력하는 허수부 데이터 변환부를 포함하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제1항에 있어서,상기 입력 데이터 변환부에서 출력되는 4개의 데이터는 제1 출력, 제2 출력, 제3 출력 및 제4 출력의 복소수 데이터이고,상기 변형된 레딕스-4 버터플라이 연산부가상기 제어부의 제어 신호에 따라 상기 제1 출력의 실수부 및 허수부를 스위칭하여 출력하는 제1 스위치;상기 제어부의 제어 신호에 따라 제3 출력의 실수부 및 허수부를 스위칭하여 출력하는 제2 스위치;상기 제어부의 제어 신호에 따라 상기 제1 스위치의 출력과 상기 제2 출력의 실수부에 대한 가산 또는 감산 연산을 수행하는 제1 가산부/감산부;상기 제어부의 특정 제어 신호를 익스클루시브 오어(exclusive OR) 연산을 하여 출력하는 익스클루시브 오어 연산부;상기 익스클루시브 오어 연산부에서 출력되는 신호에 따라 상기 제1 스위치의 출력과 상기 제2 출력의 허수부에 대한 가산 또는 감산 연산을 수행하는 제2 가산부/감산부;상기 제어부의 제어 신호에 따라 상기 제2 스위치의 출력과 상기 제4 출력의 실수부에 대한 가산 또는 감산 연산을 수행하는 제3 가산부/감산부;상기 익스클루시브 오어 연산부에서 출력되는 제어 신호에 따라 상기 제2 스위치의 출력과 상기 제4 출력의 허수부에 대한 가산 또는 감산 연산을 수행하는 제4 가산부/감산부;상기 제어부의 제어 신호에 따라 상기 제1 가산부/감산부의 출력과 상기 제3 가산부/감산부의 출력에 대한 가산 또는 감산 연산을 수행하는 제5 가산부/감산부;상기 제어부의 제어 신호에 따라 상기 제2 가산부/감산부의 출력과 상기 제4 가산부/감산부의 출력에 대한 가산 또는 감산 연산을 수행하는 제6가산부/감산부; 및상기 제어부의 제어 신호에 따라 상기 제5 가산부/감산부의 출력과 상기 제5 가산부/감산부의 출력에 대한 스위칭을 수행하여 상기 회전 인자 곱셈부로 출력하는 제3 스위치를 포함하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제4항에 있어서,상기 각 가산부/감산부는 상기 제어부의 제어 신호가 '0'인 경우 가산 연산을 수행하고, '1'일 때 감산 연산을 수행하는 것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제4항에 있어서,상기 각 스위치는 상기 제어부의 제어 신호가 '0'인 경우 입력 데이터의 순서와 출력 데이터의 순서를 동일하게 하고, 상기 제어 신호가 '1'인 경우 입력 데이터를 스위칭하여 출력하는 것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제1항에 있어서,상기 회전 인자 곱셈부가상기 변형된 레딕스-4 버터플라이 연산부에서 출력되는 데이터의 실수부 및 허수부에 대해 각각 1/2 나눗셈 연산을 수행하는 1/2 나눗셈부;상기 변형된 레딕스-4 버터플라이 연산부에서 출력되는 데이터의 실수부 및 허수부에 대해 각각 1/4 나눗셈 연산을 수행하는 1/4 나눗셈부;상기 1/2 나눗셈부에서 출력되는 실수부 데이터와 상기 1/4 나눗셈부에서 출력되는 실수부 데이터를 가산하여 출력하는 제1 가산부;상기 1/2 나눗셈부에서 출력되는 허수부 데이터와 상기 1/4 나눗셈부에서 출력되는 허수부 데이터를 가산하여 출력하는 제2 가산부;상기 제1 가산부에서 출력되는 데이터와 상기 제2 가산부에서 출력되는 데이터를 가산하여 출력하는 제3 가산부; 및상기 제2 가산부에서 출력되는 데이터에서 상기 제1 가산부에서 출력되는 데이터를 감산하여 상기 누적부로 출력하는 감산부를 포함하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 제1항에 있어서,상기 누적부가상기 회전 인자 곱셈부에서 출력되는 데이터를 인버팅시켜서 출력하는 인버터;상기 회전 인자 곱셈부에서 출력되는 데이터와 상기 인버터를 통하여 출력되는 데이터를 상기 제어부의 제어 신호에 따라 선택하여 출력하는 제1 멀티플렉서;상기 제1 멀티플렉서에서 출력되는 데이터의 위상을 변환하는 위상 변환부;상기 제1 멀티플렉서에서 출력되는 데이터와 상기 위산 변환부에서 출력되는 데이터를 상기 제어부의 제어 신호에 따라 선택하여 출력하는 제2 멀티플렉서;상기 제어부의 제어 클록에 따라 상기 제2 멀티플렉서에서 출력되는 데이터를 저장하는 제1 D 플립플롭;상기 제어부의 제어 신호에 따라 상기 회전 인자 곱셈부에서 출력되는 데이터와 상기 제1 D 플립플롭에서 출력되는 데이터를 가산 또는 감산 연산하여 출력하는 가산부/감산부; 및상기 제어부의 제어 클록에 따라 상기 가산부/감산부에서 출력되는 데이터를 저장하는 동시에 고속 퓨리에 변환 장치의 최종 결과값으로 출력하는 제2 D 플립플롭을 포함하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 장치.
- 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법에 있어서,a) 입력 데이터를 재배열하여 4개의 병렬 데이터 쌍을 두 번에 걸쳐 순차적으로 생성하는 단계;b) 상기 생성되는 4개의 병렬 데이터 쌍을 두 번에 걸쳐 순차적으로 입력받아서 레딕스-4 버터플라이 연산을 반복 수행하면서 그 결과값을 순차적으로 출력하는 단계;c) 상기 단계 b)에서 순차적으로 출력되는 결과값에 특정의 회전 인자를 곱하여 순차적으로 출력하는 단계; 및d) 상기 단계 c)에서 순차적으로 출력되는 데이터를 누적하여 레딕스-8에 대응되는 데이터를 생성하는 단계를 포함하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법.
- 제9항에 있어서,상기 단계 b)에서8개의 입력 데이터 중 홀수 번째 입력 데이터에 대해서 수행되는 레딕스-4 버터플라이 연산과 짝수 번째 입력 데이터에 대해서 수행되는 레딕스-4 연산이 다른 것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법.
- 제10항에 있어서,상기 홀수 번째 입력 데이터에 대해서 수행되는 레딕스-4 버터플라이 연산은 아래의 제1 행렬에 따라 수행되고,상기 짝수 번째 입력 데이터에 대해서 수행되는 레딕스-4 버터플라이 연산은 아래의 제2 행렬에 따라 수행되는것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법.
- 제11항에 있어서,상기 단계 c)에서 상기 특정의 회전 인자는 상기 제2 행렬에 따라 수행된 결과 데이터에 곱해지는 것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법.
- 제11항에 있어서,상기 제2 행렬에 따라 수행되는 버터플라이 연산 중 첫 번째 행과 두 번째 행에 대한 연산은 상기 제1 행렬에 따라 수행되는 버터플라이 연산 중 첫 번째 행과 두 번째 행에 대한 연산을 공통으로 사용하고,상기 제2 행렬에 따라 수행되는 버터플라이 연산 중 세 번째 행과 네 번째 행에 대한 연산은 상기 제1 행렬에 따라 수행되는 버터플라이 연산 중 세 번째 행과 네 번째 행에 대한 연산을 공통으로 사용할 때 각 요소에 -j가 곱해지는 연산이 추가되는것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법.
- 제11항 내지 제13항 중 어느 한 항에 있어서,상기 단계 d)가 상기 제1 행렬에 따라 수행되는 버터플라이 연산 결과와 상기 제2 행렬에 따라 수행되는 버터플라이 연산 결과를 누적하여 상기 레딕스-8에 대응되는 데이터를 생성하는 것을 특징으로 하는 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0084441A KR100444729B1 (ko) | 2001-12-24 | 2001-12-24 | 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0084441A KR100444729B1 (ko) | 2001-12-24 | 2001-12-24 | 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030054300A KR20030054300A (ko) | 2003-07-02 |
| KR100444729B1 true KR100444729B1 (ko) | 2004-08-16 |
Family
ID=32212935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0084441A KR100444729B1 (ko) | 2001-12-24 | 2001-12-24 | 레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100444729B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557160B1 (ko) * | 2002-06-27 | 2006-03-03 | 삼성전자주식회사 | 고속 퓨리에 변환을 이용한 혼합-기수 방식의 변조 장치 |
| KR101346367B1 (ko) * | 2005-12-07 | 2013-12-31 | 한국전자통신연구원 | 버터플라이 장치 및 이를 이용한 고속 퓨리에 변환 연산시스템 |
| JP4791172B2 (ja) * | 2005-12-20 | 2011-10-12 | 三星電子株式会社 | Ｆｆｔ演算回路 |
| SG133451A1 (en) | 2005-12-30 | 2007-07-30 | Oki Techno Ct Singapore Pte | A processor and method for performing a fast fourier transform and/or an inverse fast fourier transform of a complex input signal |
| KR100936242B1 (ko) * | 2007-10-29 | 2010-01-12 | 전자부품연구원 | Ｏｆｄｍ를 위한 ｆｆｔ/ｉｆｆｔ 듀얼모드 장치 및 그제어방법 |
-
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- 2001-12-24 KR KR10-2001-0084441A patent/KR100444729B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
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| FPAY | Annual fee payment |
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