JPH0622033B2

JPH0622033B2 - サンプルベクトルの離散余弦変換を計算する回路

Info

Publication number: JPH0622033B2
Application number: JP63005050A
Authority: JP
Inventors: ベネデツト・リオルフオ
Original assignee: KUSERUTO CHENTORO SUTEYUDEI E LAB TEREKOMYUNIKATSUIOONI SpA
Current assignee: KUSERUTO CHENTORO SUTEYUDEI E LAB TEREKOMYUNIKATSUIOONI SpA
Priority date: 1987-01-20
Filing date: 1988-01-14
Publication date: 1994-03-23
Anticipated expiration: 2009-03-23
Also published as: JPS63182773A; US4849922A; EP0275979A3; CA1281425C; IT8767032A0; DE3875979D1; DE3875979T2; IT1207346B; EP0275979B1; EP0275979A2

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、デイジタル信号の符号化の分野に関し、より
詳細には、デイジタル信号のサンプルベクトルの、係数
が量子化されている、離散余弦変換を計算する回路に関
する。

〔従来の技術及び発明が解決しようとする問題点〕

１次元、２次元及び３次元の、デイジタル信号のサンプ
ルのブロツクに適用される変換によるデイジタル符号化
は、例えばスペクトル分析を必要とする映像信号の処
理、データ圧縮、原信号の帯域幅の縮小等に広く使用さ
れている。

種々の方式の変換による符号化が知られている。それら
は、極端に単純な係数に基づく、アダマール変換又はHC
T（高度相関変換(High Correlation Transform))変換、
及び複雑な浮動小数点の計算を必要とするフーリエ変換
を含む。更に、他の方式は、周波数スペクトルにおける
エネルギの最適分布に関する、K.L.変換又はスラント変
換を含む。

しかしながら、現在、離散余弦変換（以下「DCT変換」と
いう）が、映像信号の処理を含む多くの応用において、
変換された信号の周波数スペクトルにおける代表の有効
性と実現の容易さとの最良の妥協を提供する。

基底がＮ・Ｎの１次元DCT変換の場合、主要な利点は、
Ｎ個の実数係数の反復にある。

多数のDCT変換計算アルゴリズムが用いられている。い
くつかは、フーリエ変換からの直接的な誘導に基づいて
いる一方、他のものは係数の反復を利用する。これらの
すべてのアルゴリズムは、実行されるべき演算（加算演
算、累算演算、アドレス演算、正規化演算、丸め演算及
び切捨て演算）の総数と比較して、乗算の数を減少させ
るのに寄与する。このことは、それらを、マイクロ命令
のサイクルの数の減少を主目的としているソフトウエア
への適用に対して特に適切なものとする。

基底がＮ・Ｎである、いくつかの公知の１次元DCT変換
の内で、乗算の数において最大の減少をもたらすもの
は、フラリツク−チエン(Fralick-Chen)・アルゴリズム
である。このアルゴリズムは、論文「離散余弦変換用高
速計算アルゴリズム(A fast computatinal algorithm f
or the discrete cosine transform)」、W.チエン、C.
H.スミス、S.C.フラリツク、IEEE トランザクシヨンズ
・オン・コミユニケーシヨンズ(IEEE Transactions on
Communications)、第COM.25巻、第11号、1977年11月に
記載されており、そして、次のように、多数の演算を必
要とする。

3N/2（log N-1）＋２回の加算、及びＮ log N-3N/2＋４回の乗算。

他方、基底がＮ・Ｎの２次元DCT変換については、分布
特性を利用すること、及びフラリツク−チエン・アルゴ
リズムのような１次元DCT変換用のアルゴリズムを直交
する二方向に適用することが可能である。この場合、演
算回数は、１次元の場合に必要とされる演算回数の2N倍
になる。

しかしながら、演算回数を更に減少させる2-D変換計算
アルゴリズムが存在する。このアルゴリズムは、M.ヴエ
ツテルリ(Vettrli)による論文「高速2-D離散余弦変換(F
ast 2-D discrete cosine transform)」、IEEE ICASSP-
1985に記載されており、次の数の演算回数を必要とす
る。

(N・N/2)logN＋N・N/3-2N＋８／３回の加算、及び（Ｎ・Ｎ・５／２）logN＋Ｎ・Ｎ／３−6N＋62/3 回の乗算。

しかしながら、通常、これらのアルゴリズムによつても
たらされる、演算回数における劇的な減少は、中間の積
のデータの取扱い及び再整理における複雑さを伴い、こ
の複雑さは、これらのアルゴリズム用の計算回路を設計
する際、メモリのアドレスに関する深刻な問題をもたら
す。更に、異なつた伝搬時間を有する、加算器及び乗算
器のような計算素子の回路における不均一分布は、全計
算時間の減少及び資源の有効利用の双方に関して、これ
らの部品を非効率的なものにする。

これらのアルゴリズム用の回路が、個別の部品を使うよ
うに設計されているか、或いは集積化された部品を使う
ように設計されているかには無関係に、主要な問題点
は、乗算の演算に寄与させられる回路の部分に存在す
る。

何故ならば、それは、回路の複雑さ、長い計算時間、広
い空間占有面積及び大きな電力消費を必要とするからで
ある。

Ｎ・Ｎビツトの乗算演算の最もよく知られている方法
は、この演算を、Ｎビツトの、加算及び桁送りの、一連
のＮ回の基本演算に変換する方法である。この解法は、
種々の最適化された回路を有する並列型の乗算器に使用
されている。

たとえ制限された数の係数が使用されるとしても、実行
されるべき基本演算の数が多いときには、上記解法はDC
T変換に対しては最も効率的なものとはならない。

オペランドによつて直接的にアドレスされる乗算の結果
を収める、ROM、PROM又はプログラムド・ロジツク・ア
レイ(PLA)を用いた変換表を使用することにより、乗算
の構成を簡易化する試みがなされてきた。

しかしながら、本発明においては、そのような構成は使
用されていない。何故ならば、多数の乗算係数及びオペ
ランドを表す多数のビツトが、極端に大きな記憶容量を
必要とするからである。

〔問題点を解決するための手段〕

本発明に係るDCT変換計算回路は、上記問題点を解決す
るものであり、該回路は、乗算計算即ち乗算器の使用を
必要としない。

同時に、それは、必要とする空間、計算時間及び電力消
費を減少させることが可能である。

変換マトリツクス係数の適切な順序、従つて実行される
べき演算の適切な順序を選択することにより、及び係数
を表すために用いられる精度（ビツトの数）に基づき、
各乗算は、変換されるべきサンプルを入力に及び／又は
前回の乗算の結果に組み入れる、加算及び桁送り演算に
よつて実行される。この場合、全変換演算は、N=16のと
きには2N・N(N-1)回の等価加算を行うことによつて実行
され、或いはN=8のときにはＮ・Ｎ(2N+1)回の等価加算
を行うことによつて実行される。実行される演算の数は
劇的に減少するが、蓄積される種々の中間の積の再整理
がより複雑になることはなく、そして蓄積メモリのアド
レス指定ユニツトも複雑なものにはならない。この回路
の解法は、VLSI回路を使用することによつて発展した。

更に、この同じ回路は、あらゆる数の次元でDCT変換を
計算するのに使用され得る。

本発明の具体的な目的は、１次元DCT変換を計算するた
めの、特許請求の範囲第１項に記載されている回路であ
る。この回路は、Ｎ次元DCT変換計算回路に発展させる
ための基本ユニツトとして使用され得る。

以下、回路で得られる結果の簡単な理論的な証明を与え
る。

離散関数f(j)（但し、ｊ＝０，１，……，Ｎ−１）の１
次元DCT変換は次式(1)で定義される。

ここで、離散関数f(i,j)（但し、ｉ，ｊ＝０，１，……，Ｎ−
１）の２次元DCT変換は次式(2)で定義される。

ここで、基底がＮ＝１６及びＮ＝８の２つの場合におけるDCT変
換係数が、第１表及び第２表にそれぞれ示されている。
係数は、８ビツト（即ち７仮数ビツト及び１符号ビツ
ト）で量子化されている。

第１表及び第２表において、異なつた順序で、且つ水平
方向の擬似鏡面により、列で繰り返すところの正又は負
のいくつかの反復する係数値が存在する。そして、該擬
似鏡面を利用し、下記の規約に従つて、入力サンプルベ
クトルf(j)にあい対するサンプルに、予備の加算又は減
算を実行することにより、実行されるべき演算の数を半
分に減らすことができる。

f(j)＋f(N-j-1) （但し、ｊは偶数） f(j)−f(N-j-1) （但し、ｊは奇数）行列の偶数番目の行を奇数番目の行から常に分離するこ
とにより、１回の加算及び桁送り演算で、前の係数から
列の各係数が得られ、偶数番目の行及び奇数番目の行の
係数は、共に、２のベキ乗の２つの値の和に分解される
ということを、本発明者は知見した。

N=16に対する上記の係数の分解の、可能な、しかし非限
定的な例は、次の通りである。

後に見られるように、この分解の最も重要な点は、変換
されるべき信号サンプルf(j)と行列係数との間の乗算演
算の実行が、最悪の場合でも、前回のステツプで得られ
た項の間の１回の加算及び２回の桁送り（係数５７の場
合）しか必要としないという点である。桁送りは、適切
なオペランドを介して即座に実行され得るので、全変換
アルゴリズムは、Ｎ・Ｎ・Ｎ回の加算及びＮ・Ｎ・(N-
2)回の蓄積、換言すると、約2NN(N-1)回の等価加算に減
少させられ得る。

その理由は後述するが、係数７０は負の符号を与えられ
ている。

N=8の基底に適用される前後係数の分解の非限定的な他
の例は、次の通りである。

この場合は、２のベキ数の因数に順次分割される、７の
倍数の初期分解を必要とし、実行されるべき等価加算の
総数は、Ｎ・Ｎ・(2N+1)に等しい。これは、先の基底が
N=16の場合よりも多いように見えるが、Ｎの値が小さい
ので、実際は少ない。

１次元の場合の変換アルゴリズムは、（変換されるべき
入力信号の系列を表す）Ｎ個の要素の列ベクトルの系列
とＮ・Ｎ次元の変換係数行列との行列積を計算し、他の
Ｎ個の要素の列ベクトルを得ることにある。上述した公
知の回路では、これは、通常、入力ベクトルの各要素
に、行列内の行に沿つて逐次的に移動しつつ、対応する
行列の行のすべての項を乗算し且つ累算することによつ
て実行される。

これに対し、本発明者は、比較的簡単な構造の回路を実
現するため、上述のように定義された種々の行列係数間
の関係を利用しており、該回路は、行列内の列に沿つて
移動しつつ、種々の中間の積の異なる順序で上記行列積
を計算する。換言すると、各列に対し、Ｎ個の部分的な
寄与がＮ個の列の係数に対して計算され且つ蓄積される
が、Ｎ個の係数は、上述のように定義された種々の係数
間の関係を利用するため、第３表又は第４表に示されて
いる２つの連続にアドレスされる。列の他方の半分は鏡
面状態にあるので、列の一方の半分のみが考慮される。

他方、各要素f(k)のすべての部分的な寄与が、各入力サ
ンプルf(j)に対して同時に計算されなければならないの
で、Ｎ語の容量を有するメモリが、中間の蓄積を一時的
に格納するために要求される。更に、２次元変換は、第
２の変換ステツプが１次元のものを転置したＮ個のベク
トルに適用されなければならないので、２つの直交する
変換処理を行うためのＮ・Ｎ語の容量を有するメモリを
余分に必要とする。

各語の大きさは、(log N＋Nb＋Ns）ビツトである。ここ
に、logＮは４又は３であり、Nbは今の場合は８であつ
て係数を表すためのビツト数（係数の精度）であり、そ
してNsは入力サンプルを表すためのビツト数である。

蓄積されるべき、種々の中間の積を再整理することに関
しては、この型のアプローチは、アドレスの容易な発生
及び管理を可能にするので、回路内部のアドレス指定ユ
ニツトを組み立てる上で、余分な複雑さは生じない。

〔実施例〕

以下、図面を参照して本発明の実施例について説明す
る。

第１図は、本発明に係る、N=16及びN=8の双方に適合す
る１次元DCT変換計算回路のブロツク図である。

MEM1は、変換されるべきサンプルベクトルf(j)のＮ個の
要素が書き込まれているメモリを示し、該要素は、読出
しの間にアドレス指定ユニツトADR1によつてアドレスさ
れ、この結果、出力バス１及び２は、インデツクスf(j)
及びf(N-j-1)の要素をそれぞれ同時に保持する。なお、
ｊは０から(N/2-1)まで逐次的に増加する。

SOM1は、MEM1の出力１及び２を加算する通常の加算器を
示す一方、SOT1は、MEM1の出力１から出力２を減算する
通常の減算器を示す。

RG1及びRG2は、SOM1及びSOT1の出力をそれぞれ一時的に
格納するための通常のレジスタを示す。

ERM及びORMは、本発明に従つて、入力サンプルベクトル
の要素に変換行列係数を擬似乗算することが可能な回路
を示し、ERMは、行列の偶数番目の行に使用されると共
にRG1の出力３のサンプルを受信する一方、ORMは奇数番
目の行に使用されると共にRG2の出力４のサンプルを受
信する。

ERM及びORMの具体例については後述する。

RG3びRG4は、回路ERM及びORMによつて実行される演算の
結果であつて、該回路の出力５及び６上にあるものをそ
れぞれ一時的に格納するための通常のレジスタを示す。
RG3及びRG4は、出力８及び出力９にデータをそれぞれ供
給する。

SMST1及びSMST2は、入力８を入力１０にそして入力９を
入力１１に加算する、或いは入力１０から入力８をそし
て入力１１から入力９を減算する通常の加算／減算器を
示す。

演算の選択は、アドレス指定ユニツトADR2によつて制御
される。加算は変換の正の係数のときに実行される一
方、減算は負の係数のときに実行される。

MEM2及びMEM3は、SMST1及びSMST2によつて実行された加
算／減算の部分的な結果R(k)を蓄積するためのメモリを
示す。

MEM2は、係数行列の偶数番目の行の寄与に関するＮ／２
個の部分的な結果R(2k)を記憶する一方、MEM3は、奇数
番目の行のＮ／２個の部分的な結果R(2k+1)を記憶する
(0≦k≦N/2-1)。

MEM2及びMEM3は、各インデツクスｋに対して１ラインを
有するライン構造である。

RG5及びRG6は、メモリMEM2及びMEM3からそれぞれ読み出
された部分的な結果R(2k)及びR(2k+1)をそれぞれ一時的
に格納するためのレジスタを示す。変換計算の間、種々
の部分的な結果が、RG5の出力１０及びRG6の出力１１に
存在する。計算の終了時点において、変換ベクトルF(k)
のＮ個の要素は、出力１２及び１３に存在し、そして出
力１２における偶数のインデツクスの要素F(2k)と出力
１３における奇数のインデツクスの要素F(2k+1)とに分
割される。

ADR2は、メモリMEM2及びMEM3に対して読出し及び書込み
を行うためのアドレス、ブロツクERM及びＯＲＭによつ
て実行される演算用のコマンド信号、SMST1及びSMST2に
対する演算選択信号、並びにRG5及びRG6の出力選択信号
を発生するアドレス指定ユニツトである。

変換係数行列の各列に関しては、第３表及び第４表に例
として示されている演算の系列を実行するため、ADR2
は、ブロツクERM及びORMにコマンド信号の同じ連続を常
に供給する。行列の列の関数として変化する項目は、SM
ST1及びSMST2によつて実行される演算の制御、及び適切
なインデツクスｋの部分的な結果R(2k)及びR(2k+1)を読
み出すための、ADR2によるメモリMEM2及びMEM3のアドレ
ス指定を含む。

これは、行列の種々の列における、絶対値が等しい係数
の位置が異なるので必要である。

ADR2によつて発生される、MEM2及びMEM3の読出し用のア
ドレスは、以下の考察に基づき、第１表、第２表、第３
表及び第４表から容易に演繹され得る。

第１図に示されている回路は、それぞれが係数行列の偶
数番目及び奇数番目の行に関連する、２つの枝に分割さ
れ、該２つの枝は同時に動作する。

従つて、ADR2は、一方がMEM2内のそして他方がMEM3内の
部分的な結果の対に同時にアドレスする。

関連付けられている第１表又は第２表におけるN=16及び
N=8の両方の場合において、最上部の左端が、原点(列0,
行0)として採用されている。各列m(0≦m≦N/2-1)に対
し、ADR2は、第３表又は第４表に指示されている係数の
同一の連続が常に生成されるように、行ｎ（0≦n≦N-
1）のインデツクスの、MEM2及びMEM3の位置にアドレス
する。

これらの表において、左側の連続（９，26,……、又は
７，25,71,……）は、常に奇数番目の行に関係する一
方、右側の連続(18,35,……、又は７，49,91,……）は
常に偶数番目の行に関係する。

インデツクスＮ／２−１の最後の列に関する蓄積に関し
ては、出力１２及び１３におけるデータは、既に変換演
算の最終結果であるが、該データは、無秩序の対の系列
になつており、即ち可変のインデツクスｋを有してお
り、該可変のインデツクスｋは、第１表又は第２表の(N
/2-1)番目の列における第３表又は第４表の系列の係数
の具体的な順序に依存する。

次に、もし主要な目的が、回路が変換を計算する際の遅
延を最小にすることであるならば、MEM2及びMEM3におけ
る、結果の最後の記憶は避けられ得、そしてこれらの結
果は、(N/2-1)番目の列に関するSMST1及びSMST2の計算
の最後のシリーズの開始時にADR2によつて供給されるデ
ータレデイ信号DRにより、出力１２及び１３にもたらさ
れ得る。

この場合、第１図に示されている回路の下流の外部のア
ドレス指定ユニツトが、結果を正しく整理する仕事を割
り当てられるであろう。

逆に、もし第１図に示されている回路の出力において正
しく整理された結果の系列（直線的に増大するｋを有す
る）を得ることがより重要であるならば、最後の列に関
する計算結果は、MEM2及びMEM3に記憶される。

ADR2は、上記データレデイ信号DRを供給した場合、出力
１２及び１３において変換されたベクトルF(k)のＮ個の
要素の整理された系列をもたらすため、別の系列でMEM2
及びMEM3にアドレスする。

MEM2及びMEM3に対するアドレスの発生に関しては、ADR2
は、一方がMEM2用で他方がMEM3用の２個のカウンタを有
しており、該カウンタは、行列の各列について０からＮ
／2-1まで逐次的に計数し、そして組合せ論理が、カウ
ンタの出力のビツトの桁寄せを、ｍ（即ち、列）の値の
関数で、適切に変化させる。

或いは、ADR2は、先ず列、次いで行という具合に、増加
する順序で逐次的にアドレスされるマトリツクス構造の
メモリからなつていてもよく、その場合、MEM2及びMEM3
にアドレスするために使用されるＮ個の値の対は、それ
ぞれの位置に書き込まれる。

ADR2の具体化は、当業者にとつては問題ではないであろ
う。

図には示されていないが、これもまた当業者にとつては
問題のない、標準型の外部の同調ユニツトが、種々の逐
次式の回路及びブロツクADR2にクロツク信号を供給する
ために設けられている。更に、このユニツトは、ADR2
に、入力サンプルベクトルf(j)を計算するためのスター
ト信号STARTを供給する。

第１図において、ブロツクMEM1及びADR1は、DCT変換計
算回路の本質的な部分ではないが、入力１及び２上にベ
クトルf(j)の対の系列を達成する方法の例として示され
ている。

もし第１図に示されている回路が集積化さた構造を用い
て組み立てられるならば、上記ブロツクは集積回路の外
部に設けられるのが好ましい。その理由は、それらが、
既に存在している回路の一部であるかも知れないし、ま
た、使用される技術が、考慮されている特定のケースに
依存するためである。しかしながら、上述したベクトル
f(j)の要素の特殊な系列が入力１及び２において得られ
るように留意されなければならない。

第２図は、N=16用の、鎖線で指示されている、ブロツク
ERM及びブロツクORMの第１実施例のブロツク図である。

ERMは回路ブロツクMX1,MX2,SH1,SH2,SMST3及びRG7から
なる一方、ORMは回路ブロツクＭＸ３，ＭＸ４，ＳＨ
３，ＳＨ４，ＳＴＳＭ４，ＲＧ８，ＲＧ９及びＲＧ10か
らなる。

MX1及びMX2は通常のマルチプレクサを示し、それらの各
々は、RG1（第１図）の出力３及びRG7の出力１５を受信
する。

SH1及びSH2は、それらの入力に供給されたデータの入力
位置の所定変数を桁送りする回路である。SH1はMX1の出
力を受信する一方、SH2はMX2の出力を受信する。

SH1及びSH2は、（それらの構造を通る平均データ伝搬時
間である）短い、固定された期間内に入力位置の変数を
桁送りする一連のマルチプレクサからなる、たる形桁送
り器(barrel shifter)である。桁送り位置の数は、それ
らの制御入力に供給されるビツトの組合せによつて決定
される。該桁送り器は、それらのより速い桁送り速度の
ために、通常のシフトレジスタに代わつて使用される。

SH1及びSH2の出力は通常の加算／減算器SMST3に供給さ
れ、該加算／減算器SMST3は、入力を加算するか、又はS
H1の出力からSH2の出力を減算する。

SMST3の出力は、ブロツクERMの出力５であると同時に通
常のレジスタRG7の入力でもあり、このレジスタは、結
線７からのローデイング信号を受信すると入力データを
記憶し、そしてそのデータ出力１５は、MX1及びMX2の入
力に接続されている。

ブロツクORMの構造は、ＥＲＭのそれと同様であり、加
算／減算器SMST4に供給するたる形桁送り器SH3及びSH4
を伴うマルチプレクサMX3及びMX4を具備する。加算／減
算器SMST4は、入力を加算するか、又はSH4の出力からSH
3の出力を減算する。

SMST4の出力は、ORMの出力６であると同時に通常のレジ
スタRG8,RG9及びRG10の入力でもあり、これらのレジス
タは、結線７からのローデイング信号を受信すると入力
データを記憶する。

MX3は、RG2（第１図）の出力４及びRG8の出力１６を受
信する一方、MX4は、出力４、RG9の出力１７及びRG10の
出力１８を受信する。

ブロツクADR2（第１図）は、結線７に、マルチプレクサ
MX1,MX2,MX3及びMX4の入力選択信号、SH1,SH2,SH3及びS
H4によつて実行される桁送りの量を決定するビツトの組
合せ、レジスタRG7,RG8,RG9及びRG10用のローデイング
信号、並びにSMST3及びSMST4用の加算／減算選択信号を
供給する。結線７に信号を発生する、ADR2の部分の構成
は、ブロツクERM及びブロツクORMの動作についての記載
から容易に演繹され得る。

入力３及び４上の各データに対し、ブロツクERMは第３
表における右側の列の係数を上から下迄乗算する一方、
ORMは左側の列の係数を上から下迄乗算する。

入力３のデータに第１の係数(18)を乗算するため、MX1
及びMX2は、共に入力３に切り替えられる。SH1は、左に
向けて４個の位置だけ桁送りを行う（１６による乗算）
一方、SH2は１個の位置だけ桁送りを行う（２による乗
算）。次いで、SMST3は加算を行い、そして１８による
乗算の結果は、出力５にもたらされると共に、レジスタ
RG7に一時的に格納され、第２及び第３の係数（３５及
び５０）による、入力３の後続のデータの乗算のための
に働く。第２の係数(35)に対しては、MX1はRG7による入
力１５に切り替えられ、そしてMX2は入力３に切り替え
られる。SH1は左に１個の位置だけ桁送りを行い、SH2は
桁送りを行わず、そしてSMST3は差を取る。第３の係数
(50)に対しては、MX1は入力１５に、そしてMX2は入力３
にそれぞれ切り替えられる。SH1は桁送りを行わない一
方、SH2は左に５個の位置だけ桁送りを行う。SMST3は２
つの入力を加算し、そしてその結果は、出力５にもたら
されると共に、前のものに代つてRG7に格納される。

第４の係数(64)に対しては、MX1及びMX2は入力３に切り
替えられる。SH1及びSH2は左に５個の位置だけ桁送りを
行い、そしてSMST3は和を取る。

第５の係数(75)に対しては、MX1及びMX2は入力１５に切
り替えられる。SH1は右に１個の位置だけ桁送りを行う
（２による除算）一方、SH2は桁送りを行わない。SMST3
は入力の和を取る。第６係数(84)に対しては、MX1は入
力１５に、そしてMX2は入力３にそれぞれ切り替えられ
る。SH1は左に１個の位置だけ桁送りを行い、SH2は左に
４個の位置だけ桁送りを行う。SMST3は差を取る。第７
の係数(89)に対しては、MX1は入力１５に、そしてMX2は
入力３にそれぞれ切り替えられる。SH1は右に１個の位
置だけ桁送りを行い、SH2は左に６個の位置だけ桁送り
を行い、そしてSMST3は和を取る。

第８の係数(64)に対しては、第４の係数に対するものと
同じ演算が実行される。

入力４のデータに第１の係数（９、第３表の第１列）を
乗算するため、MX3及びMX4は入力４に切り替えられる。
SH3は桁送りを行わず、SH4は左に３個の位置だけ桁送り
を行う（８による乗算）。SMST4は和を取り、そしてそ
の結果は、出力６にもたらされると共に、レジスタRG8
に格納され、第２、第３及び第４の係数（26,43及び70)
による、後続の乗算のために働く。

第２の係数(26)に対しては、MX4は入力４に、そしてMX3
は入力１６にそれぞれ切り替えられる。SH3は左に１個
の位置だけ桁送りを行い、SH4は左に３個の位置だけ桁
送りを行う。SMST4は和を取り、そしてその結果はレジ
スタRG9に格納される。第３の係数(43)に対しては、MX3
は入力１６に、そしてMX4は入力１７にそれぞれ切り替
えられる。SH3は桁送りを行わず、SH4は左に１個の位置
だけ桁送りを行う。SMST4は差を取り、そして結果はレ
ジスタRG10に格納される。第４の係数(-70)に対して
は、MX4は入力４に、そしてMX3は入力１６にそれぞれ切
り替えられる。SH3は左に３個の位置だけ桁送りを行
い、SH4は左に１個の位置だけ桁送りを行い、そしてSMS
T4は差を取る。第４の係数は負の符号を与えられる。何
故ならば、もしそのようしないと、SMST4の入力を反転
させることが必要となり、徒らに回路が複雑になるから
である。しかしながら、ORMによつて計算された積の正
しい符号は、回路に余分な負荷を掛けることなく、SMST
2（第１図）からの適切な加算コマンド又は減算コマン
ド又は減算コマンドによつて復旧される。

第５の係数(80)に対しては、MX3及びMX4は入力４に切り
替えられる。SH3及びSH4は左にそれぞれ４個及び６個の
位置だけ桁送りを行う。SMST4は和を取り、そしてその
結果は前のものに代つてレジスタRG8に格納される。

第６の係数(57)に対しては、MX3は入力１６に、そしてM
X4は入力１７にそれぞれ切り替えられる。SH3は右に４
個の位置だけ桁送りを行い（１６による除算）、SH4は
左に１個の位置だけ桁送りを行い、そしてSMST4は和を
取る。第７の係数(87)に対しては、MX3は入力４に、そ
してMX4は入力１８にそれぞれ切り替えられる。SH3は桁
送りを行わない。SH4は左に１個の位置だけ桁送りを行
い、そしてSMST4は和を取る。

第８の係数(90)に対しては、MX3は入力４に、そしてMX4
は入力１７にそれぞれ切り替えられる。SH3は左に６個
の位置だけ桁送りを行い、SH4は桁送りを行わず、そし
てSMST4は和を取る。

ブロツクERM及びブロツクORMは、同時に動作し、２つの
桁送り及び加算／減算による一般的な乗算を実行すると
共に、必要なときには、その結果をレジスタRG7,……,R
G10のうちの１つに格納する。

第３図は、N=16用の、鎖線で指示されている、ブロツク
ERM及びブロツクORMの第２実施例のブロツク図である。

ERM及びORMは、加算器又は減算器とレジスタとの対から
なる。各対は、第３表の所定の係数についての積のため
に働く。各レジスタの出力は、出力レジスタに、そして
必要な所では、他の加算器又は減算器の入力に接続され
ている。該加算器又は減算器の入力は、第３表に示され
ている２のベキ数による種々の乗算又は除算を行うため
に、適切に桁寄せをされている。

ブロツクADR2（第１図）は、第３図に示されている連続
と一致して、積の結果としての２つの連続を生成するよ
うに、マルチプレクサのみを制御する。ERMは第３表に
おける右側の列の係数についての積の連続を生成する一
方、ORMは左側の列の係数についての積の連続を生成す
る。

ブロツクERMの詳細について述べると、加算器SM1は、第
３表の右側の列における第１の係数(18)を乗算し、そし
てレジスタRG11はその結果を記憶する。SM1は、左に４
個の位置だけ桁送りされたレジスタRG1（第１図）の出
力３を第１の入力に受信し、そして左に１個の位置だけ
桁送りされた出力３を第２の入力に受信する（１６及び
２による乗算）。

減算器ST1は第２の係数(35)を乗算し、そしてレジスタR
G13はその結果を記憶する。ST1は、第２の入力に供給さ
れる、左に１個の位置だけ桁送りされたRG11の出力か
ら、第１の入力に供給される出力３を減算する。

加算器SM2は第３の係数(50)を乗算し、そしてレジスタR
G12はその結果を記憶する。SM2は、左に５個の位置だけ
桁送りされた出力３及びレジスタRG11の出力を受信す
る。

RG17は、第４及び第８の係数(64)を乗算する。つまり、
それは６個の位置だけ桁送りされた出力３を受信する。

加算器SM4は第５の係数(75)を乗算し、そしてレジスタR
G16はその結果を記憶する。SM4は右に１個の位置だけ桁
送りされた（２による除算）レジスタRG12の出力を第１
の入力に受信し、そして桁送りされていないRG12の出力
を第２の入力に受信する。

減算器ST2は第６の係数(84)を乗算し、そしてレジスタR
G14はその結果を記憶する。ST2は、第２の入力に供給さ
れる、左に１個の位置だけ桁送りされたレジスタRG12の
出力から、第１の入力に供給される、左に４個の位置だ
け桁送りされた出力３を減算する。

加算器SM3は第７の係数(89)を乗算し、そしてレジスタR
G15はその結果を記憶する。ＳＭ３は、左に６個の位置
だけ桁送りされた出力３及び右に１個の位置だけ桁送り
された（２による除算）レジスタRG12の出力を受信す
る。

レジスタRG11,……,RG17の出力は、７−入力マルチプレ
クサMX5に供給される。RG17の出力は、MX5により、出力
５に２度切り替えられる。

ブロツクORMに関しては、加算器SM6は、第３表の左側の
列における第１の係数(9)を乗算し、レジスタRG19はそ
の結果を記憶する。SM6は、左に３個の位置だけ桁送り
された出力４を第１の入力に受信し、そして桁送りされ
ていない出力４を第２の入力に受信する。

加算器SM7は第２の係数(26)を乗算し、そしてレジスタR
G20はその結果を記憶する。SM7は、左に３個の位置だけ
桁送りされた出力４及び左に１個の位置だけ桁送りされ
たレジスタRG19の出力を受信する。

減算器ST4は第３の係数(43)を乗算し、そしてレジスタR
G23は結果を記憶する。ST4は、左に１個の位置だけ桁送
りされたレジスタRG20の出力から、レジスタRG19の出力
を減算する。

減算器ST3は第４の係数(-70)を乗算し、レジスタRG21は
結果を記憶する。ST3は、左に１個の位置だけ桁送りさ
れた出力４から、左に３個の位置だけ桁送りされたレジ
スタRG19の出力を減算する。この場合、係数の符号は、
回路を複雑にするような影響を与えないので、それによ
る差異は生じない。

加算器SM5は第５の係数(80)を乗算し、そしてレジスタR
G18は結果を記憶する。SM5は、左に６個の位置だけ桁送
りされた出力４を第１の入力に受信し、そして左に４個
の位置だけ桁送りされた出力４を第２の入力に受信す
る。

加算器SM9は第６の係数(57)を乗算し、そしてレジスタR
G24は結果を記憶する。SM9は、右に４個の位置だけ桁送
りされた（１６による除算）レジスタRG18の出力及び左
に１個の位置だけ桁送りされたレジスタRG20の出力を受
信する。

加算器SM10は第７の係数(87)を乗算し、そしてレジスタ
25はその結果を記憶する。SM10は、桁送りされていない
出力４及び左に１個の位置だけ桁送りされたレジスタRG
23の出力を受信する。

加算器SM8は第８の係数(90)を乗算し、そしてレジスタR
G22はその結果を記憶する。SM8は、左に６個の位置だけ
桁送りされた出力４及び桁送りされていないレジスタRG
20の出力を受信する。

レジスタRG18,……,RG25の出力は、8-入力マルチプレク
サMX6に供給される。

前述のように、ブロツクADR2（第１図）は、結線７上の
制御信号により、入力と出力５及び６との適切な一連の
接続を選択するマルチプレクサMX5及びMX6のみを制御す
る。レジスタRG11,RG12,……,RG25に対して特別のロー
デイングコマンドを供給する必要はない。何故ならば、
それらのレジスタの出力におけるデータは、それらがマ
ルチプレクサMX5及びMX6によつて引き取られる時であつ
ても十分に安定であり且つ正しいからである。更に、レ
ジスタRG1及びRG2（第１図）のそれぞれの出力３及び４
におけるデータは、回路ERM及びORMがすべての計算、即
ち変換係数行列の１つの列に関する計算、を実行するの
に必要な時間の間、固定されている。従つて、図面の簡
易化のために図示されていない、回路のすべてのレジス
タに供給される、通常のクロツク信号によつてレジスタ
のローデイングを十分に指令することができ、そして、
種々の演算結果は、縦続接続されているレジスタの種々
のレベルの間を伝搬する。

第１のクロツク信号パルスの後には、第１レベルのレジ
スタRG11（ブロツクERM)及びRG19（ブロツクORM)の出力
は、正しい、安定したデータを既に保持しており、該デ
ータは、マルチプレクサMX5及びMX6を介して出力５及び
６等に直ちに伝えられる。次いで、MX5及びMX6の切替え
が、クロツク信号のリズムに従う。

第３図に示されている実施例は、第２図に示されている
実施例よりも多くの部品（集積回路が使用されている場
合には等価論理ゲート）の使用を必要とするが、より速
い計算速度を可能にすると共に、ブロツクADR2によるア
ドレスを簡単にする。

第４図は、N=8用の、鎖線で指示されている、ブロツクE
RM及びORMの第３実施例のブロツク図である。この回路
の動作は第２図に示されている回路のそれに準ずるの
で、使用されている部品、演算方法及びブロツクADR2
（第１図）の制御方式に関する概略的な考察について記
載する。

入力３及び４における各データに対し、ブロツクERMは
第４表における右側の列の係数を上から下迄乗算する一
方、ORMは左側の列の係数を上から下迄乗算する。

ブロツクERMは、マルチプレクサMX7及びMX8,MX7の下流
のたる形桁送り器SH5,MX8の出力からSH5の出力を減算す
る減算器SMST5、並びにSMST5の出力を格納し得るレジス
タRG27及びRG28からなる。MX7は、その入力において、
出力３及びRG27の出力２０を受信する。MX8は、その入
力において、出力３、RG27の出力２０及びRG28の出力２
１を受信する。

第４表における右側の列に示されている分割の第１の加
数の２のベキ数による乗算を得るためには、唯一個のた
る形桁送り器が必要なだけであり、マルチプレクサMX8
の入力が適切に桁寄せされていれば十分である。レジス
タRG28の出力２１は、左に１個の位置だけ桁送りされた
（係数４９及び９１の２による乗算）MX8の入力に供給
される。レジスタRG27の出力２０及びレジスタRG1（第
１図）の出力３は、左に３個の位置だけ桁送りされた
（係数７及び入力データの８による乗算）MX8に供給さ
れる。

入力３のデータに第１の係数(7)を乗算するため、MX7及
びMX8は、入力３に切り替えられる。SH5は桁送りを行わ
ない。SMST5の出力は、RG27に格納され、そしてMEM2
（第１図）には蓄積されない。その理由は、それはERM
内部でのみ使用されるからである。

第２の係数(49)についての演算に対し、MX7及びMX8はRG
27の出力２０に切り替えられる。SH5は桁送りを行わな
い。SMST5の出力は、RG28に格納されると共に、出力５
から取り出されてMEM2（第１図）に蓄積される。

第３の係数(91)についての演算に対し、MX7はRG27の出
力２０に切り替えられ、MX8はRG28の出力２１に切り替
えられ、そしてSH5は桁送りを行わない。同じサイクル
の演算が第４の係数(91)に対して使用される。最後に、
SMST5の結果はRG28に格納される。

第５の係数(118)についての演算に対し、MX7は出力３に
切り替えられ、MX8はRG28の出力２１に替えられ、そし
てSH5は左に６個の位置だけ桁送りを行う（６４による
乗算）。

ブロツクORMは、加算／減算器SMST6に供給するたる形桁
送り器SH6及びSH7をそれぞれ伴う乗算器MX9及びMX10を
具備し、上記SMST6の出力６はレジスタRG29及びRG30に
格納され得る。MX9は、RG2（第１図）の出力４及びRG29
の出力２２を受信する一方、MX10は出力４及びRG30の出
力２３を受信する。

入力４のデータに、第４表における左側の列の第１の係
数(7)を乗算するため、MX9及びMX10はRG2（第１図）の
出力４に切り替えられる。SH6は桁送りを行わない。SH7
は左に３個の位置だけ桁送りを行う。SMST6は、SH7の出
力からSH6の出力を減算する。SMST6の出力は、RG29にの
み格納され、そしてMEM2（第１図）には蓄積されない。
その理由は、それはORM内部でのみ使用されるからであ
る。

第２の係数(25)についての演算に対し、MX9はRG29の出
力２２に切り替えられ、MX10は出力４に切り替えられ
る。SH6は桁送りを行わないが、SH7は５個の位置だけ桁
送りを行う。SMST6は、SH7の出力からSH6の出力を減算
し、そしてその結果はRG30に格納される。

第３の係数(71)についての演算に対し、MX9はRG29の出
力２２に切り替えられ、MX10は出力４に切り替えられ
る。SH6は桁送りを行わないが、SH7は６個の位置だけ桁
送りを行い、そしてSMST6は、SH6及びSH7の出力を加算
する。

第４の係数(106)についての演算に対し、MX9はRG29の出
力２２に切り替えられ、MX10はRG30の出力２３に切り替
えられる。SH6は左に３個の位置だけ桁送りを行い、SH7
は左に１個の位置だけ桁送りを行い、そしてSMST6はSH6
及びSH7の出力を加算する。

第５の係数(126)についての演算に対し、MX9及びMX10は
出力４に切り替えられる。SH6は左に１個の位置だけ桁
送りを行い、SH7は左に７個の位置だけ桁送りを行い、
そしてSMST6は、SH7の出力からSH6の出力を減算する。

第５図は、Ｎ＝８用の、鎖線で指示されている、ブロツ
クERM及びブロツクORMの第４実施例のブロツク図であ
る。

この回路の動作は第３図に示されている回路のそれに準
ずるので、使用されている部品、演算方法及びブロツク
ADR2（第１図）の制御方式に関する概略的な考察につい
て記載する。

入力３及び４における各データに対し、ブロツクERMは
第４表における右側の列の係数を乗算する一方、ORMは
左側の列の係数を乗算する。

ブロツクERMにおいて、減算器ST6は、RG1（第１図）の
出力３上のデータに、第４表における右側の列の第１の
係数(7)を乗算し、その結果はレジスタRG31に格納され
る。

その２つの入力において、ST6は、被減数入力では左に
３個の位置だけ桁送りされている、出力３を受信する。

減算器ST7は第２の係数(49)を乗算し、その結果はレジ
スタRG32に格納される。その２つの入力においてST7
は、被減算入力では３個の位置だけ桁送りされている、
RG31の出力を受信する。

減算器ST8は第３の係数(91)を乗算し、その結果はレジ
スタRG33に格納される。ST8は、左に１個の位置だけ桁
送りされているRG32の出力から、RG31の出力を減算す
る。

減算器ST9は第４の係数(118)を乗算し、その結果はレジ
スタRG34に格納される。ST9は、左に１個の位置だけ桁
送りされたRG33の出力から、左に６個の位置だけ桁送り
された出力３を減算する。

レジスタRG32,RG33及びRG34の出力は、３−入力マルチ
プレクサMX11の入力に供給され、そして順順に出力５に
接続される。RG33の出力は２度使用される。

ブロツクORMにおいて、減算器ST10は、RG2（第１図）の
出力４上のデータに、第４表における左側の列の第１の
係数(7)を乗算し、その結果はレジスタRG35に格納され
る。

その２つの入力において、ST10は、被減数入力では左に
３個の位置だけ桁送りされている、出力４を受信する。

減算器ST12は第２の係数(25)を乗算し、その結果はレジ
スタRG37に格納される。ST12は、左に５個の位置だけ桁
送りされた出力４から、RG35の出力を減算する。

加算器SM12は第３の係数(71)を乗算し、その結果はレジ
スタRS38に格納される。SM12は、RG35の出力に、左に６
個の位置だけ桁送りされた出力４を加算する。

加算器SM13は第４の係数(106)を乗算し、その結果はレ
ジスタRG39に格納される。SM13は、左に３個の位置だけ
桁送りされたRG35の出力に、左に１個の位置だけ桁送り
されたRG37の出力を加算する。

減算器ST11は第５の係数(126)を乗算し、そしてレジス
タRG36はその結果を格納する。その２つの入力におい
て、ST11は、被減数入力では左に７個の位置だけ桁送り
された出力４を受信し、そして減数入力では左に１個の
位置だけ桁送りされた出力４を受信する。

レジスタRG36,RG37,RG38及びRG39の出力は、４−入力マ
ルチプレクサMX12の入力に供給され、そして順々に出力
６に接続される。

第５図に示されている実施例は、第４図に示されている
実施例よりも多くの部品（集積回路が使用されている場
合には等価論理ゲート）の使用を必要とするが、より速
い計算速度を可能にすると共に、ブロツクADR2によるア
ドレスを簡単にする。

第１図に示されている回路は、ｎ次元のDCT変換を計算
するために使用され得る。ここで、ｎは任意であるが、
実用上最も興味があるのはｎ＝１，２，３の場合であ
る。

１次元の場合については、第１図に示されている回路が
入力サンプルベクトルに一連の計算を行うということを
既に述べた。

他方、２次元及び３次元の場合については、上述した演
算がそれぞれ2N回及び3N²回繰り返されるということが
証明され得る。

従つて、第１図に示されている回路は、ブロツクMEM1及
びADR1（第１図）の機能をも実行可能な、変換の中間の
積を蓄積するためのメモリ及び該メモリをアドレスする
ための標準的な回路を含むように拡張されなければなら
ない。

本発明に係る回路は、VLSI回路としては好都合に具体化
され得る。もし入力ベクトルf(j)の各要素に対して１２
ビツトの表現精度であり、そして行列係数に対して８ビ
ツトの表現精度であるとすると、上述したそれぞれの構
成について、回路の複雑さを見積ることができる。

第２図に示されているように具体化されているブロツク
ERM及びORMについては、回路全体で約3500個の等価ゲー
ト（例えば、HCMOS技術により、各等価ゲートは４個の
トランジスタからなる）及び16×24ビツトの蓄積メモリ
（ブロツクMEM2及びMEM3、第１図）が必要である。この
具体例は、各基本演算当り約６０nsの実行時間を提供す
る。第３図に示されているように具体化されているブロ
ツクERM及びORMについては、回路全体で約5800個の等価
ゲート及び第２図のものに等しく蓄積メモリが必要であ
り、基本演算当りの実行時間は約２０nsである。

第３図及び第４図に示されているようなERM及びORMの具
体例は、それぞれ2900個及び4000個の等価ゲート、並び
に８×23ビツトの蓄積メモリを必要とし、基本演算当り
の実行時間はそれぞれ６０ns及び２０nsである。

第６図は２次元DCT変換計算回路の実施例のブロツク図
である。それは、DCT1及びDCT2として指示されている、
（第１図に示されているような）２個の１次元ＤＣＴ変
換計算回路を具備し、これらの１次元DCT変換計算回路
は縦続接続されていると共に、それらの間には、中間結
果のベクトルF(k)を一時的に格納するためのメモリMEM4
が介在させられている。ブロツクADR3は、MEM4用の読出
し／書込みアドレスを発生するとともに、ブロツクDCT1
及びDCT2に関するアドレス発生器ADR1及びADR2（第１
図）を同期させる。メモリMEM4は、それぞれがＮ個の要
素からなる、Ｎ個のベクトルF(k)を収容するようなマト
リツクス構造であり、それが書き込まれる方向と直交す
るように読み出される（列毎に読み出され、行毎に書き
込まれるか、或いはその逆）。

第６図に示されている回路の具体化は、第１図に示され
ている回路についての記載が与えられているので、当業
者にとつては問題ではないであろう。

【図面の簡単な説明】

第１図は本発明に係る１次元DCT変換計算回路のブロツ
ク図、第２図、第３図、第４図及び第５図は、乗算演算を実行
する、第１図のブロツクERM及びORMの実施例のブロツク
図、及び第６図は第１図に示されている回路を２個使用している
２次元DCT変換計算回路の実施例のブロツク図である。 MEM……メモリ、RG……レジスタ、 ADR……アドレス指定ユニツト、 SOM,SM……加算器、SOT,ST……減算器、 SMST……加算／減算器、ERM,ORM……擬似乗算回路、 MX……マルチプレクサ、SH……桁送り器、 DCT……１次元DCT変換計算回路。

Claims

【特許請求の範囲】

【請求項１】Ｎ次元のサンプルベクトルf(j)（０≦ｊ≦
Ｎ−１）の離散余弦変換を計算する回路であつて、該変
換は、順序（及び場合によつては符号）は異なるが、各
列においてそれらの絶対値が反復する係数を有する、N・
N次元の正方行列の基底を有し、該回路は、Ｎ次元の変
換されたサンプルベクトルF(k)（０≦ｋ≦Ｎ−１）を得
るものにおいて、該回路は、第１のものは該行列の偶数番目の行の係数に
関する演算用であり、第２のものは該行列の奇数番目の
行の係数に関する演算用である、並行して動作する２つ
の回路の枝を具備し、該２つの回路の枝は、該第１及び第２の回路の枝にそれぞれ属する第１の加算
器(SOM1)及び第１の減算器(SOT1)であつて、入力におい
てインデツクス(j)及び(N-j-1)を有するベクトルf(j)の
１対のサンプルをそれぞれ受信し、ｊは０からＮ／２−
１まで逐次的に増加するものと、該第１及び第２の回路の枝にそれぞれ属する第１の計算
ユニツト(ERM)及び第２の計算ユニツト(ORM)であつて、
前記第１の加算器(SOM1)又は前記第１の減算器(SOT1)か
らそれぞれ受信した加算結果又は減算結果の各々に対
し、前回の部分的な積及び／又は入力データを取り込む
ところの加算及び桁送り演算を通して部分的な積の各々
を生成するようにして、すべての列に対して固定され
た、列の係数間の、逐次的な順序で、それぞれ偶数番目
及び奇数番目の行における該行列の列の係数に関するＮ
／２個の部分的な積を計算するものと、該第１及び第２の回路の枝にそれぞれ属する第１及び第
２の加算／減算器(SMST1,SMST2)であつて、第１の入力
（１０，１１）から受信したデータに又は該データか
ら、前記第１及び第２の計算ユニツト(ERM,ORM)からの
それぞれの第２の入力（８，９）から受信した部分的な
積を加算又は減算し、正の係数に関する部分的な積の場
合には和を取り、負の係数に関する部分的な積の場合に
は差を取るものと、該第１及び第２の回路の枝にそれぞれ属し、各各Ｎ／２
個の部分的な積を蓄積し、前記第１及び第２の加算／減
算器(SMST1,SMST2)によつて実行された計算を蓄積する
ための第１及び第２のメモリ(MEM2,MEM3)であつて、該
第１のメモリは、該行列の列の偶数番目の行に関する部
分的な結果R(2k)を蓄積し、該第２のメモリは、奇数番
目の行に関する部分的な結果R(2k+1)を蓄積し、該部分
的な結果は、インデツクスＮ／２−１の列における、変
換されたサンプルベクトルF(k)の要素であるものと、第１のアドレス指定ユニツト(ADR2)であつて、該第１の
アドレス指定ユニツトは、前記第１及び第２の計算ユニ
ツト(ERM,ORM)用の第１の制御信号(7)であつて、すべて
の列に対して固定された、列の係数間の、前記逐次的な
順序を決定するものと、前記第１及び第２のメモリ(MEM
2,MEM3)において読み出されるアドレスであつて、該ア
ドレスは前記第１及び第２の加算／減算器(SMST1,SMST
2)の第１の入力にデータとしてそれぞれ供給される前記
部分的な結果を蓄積するためのものであり且つ同じ位置
において最新のそれらに書き換えるためのものであり、
更に該アドレスは、該部分的な結果R(2k)及びR(2k+1)を
識別するように、該行列の列によつて変化する系列を有
し、該部分的な結果のインデツクスは、前記第１及び第
２の計算ユニツト(ERM,ORM)が前記部分的な積を実行す
るところの係数を含む、該行列の行に対応するものと、
前記第１及び第２の加算／減算器(SMST1,SMST2)用の演
算選択信号と、を発生するものと、を備えることを特徴
とする回路。
【請求項２】前記第１の計算ユニツト(ERM)が、Ｎ＝16
の場合、第１の入力において前記第１の加算器(SOM1)の出力(3)
を受信し、そして第２の入力において第１のレジスタ(R
G7)の出力を受信する第１及び第２のマルチプレクサ(MX
1,MX2)と、該第１及び第２のマルチプレクサの出力をそれぞれ受信
する第１及び第２の桁送りユニツト(SH1,SH2)と、該第１及び第２の桁送りユニツトの出力を受信し、該第
１の桁送りユニツト(SH1)の出力から該第２の桁送りユ
ニツト(SH2)の出力を減算する第３の加算／減算器(SMST
3)であつて、その出力は、該第１のレジスタ(RG7)に供
給されると共に該第１の計算ユニツト(ERM)の出力であ
り、該第１のレジスタは、前記前回の部分的な積を一時
的に記憶するために使用されるものと、を具備し、更に、前記第２の計算ユニツト(ORM)が、Ｎ＝１６の場
合、第１の入力において前記第１の減算器(SOT1)の出力(4)
を受信する第３及び第４のマルチプレクサ(MX3,MX4)で
あつて、該第３のマルチプレクサは、第２の入力におい
て第２のレジスタ(RG8)の出力を受信し、該第４のマル
チプレクサは、第３及び第４の入力において第３及び第
４のレジスタ(RG9,RG10)の出力を受信するものと、該第３及び第４のマルチプレクサの出力をそれぞれ受信
する第３及び第４の桁送りユニツト(SH3,SH4)と、該第３及び第４の桁送りユニツトの出力を受信し、該第
４の桁送りユニツト(SH4)の出力から該第３の桁送りユ
ニツト(SH3)の出力を減算する第４の加算／減算器(SMST
4)であつて、その出力は、前記第２、第３及び第４のレ
ジスタ(RG8,RG9,RG10)に供給されると共に該第２の計算
ユニツト(ORM)の出力であり、該第２、第３及び第４の
レジスタは、前記前回の部分的な積を一時的に記憶する
ために使用されるものと、を具備する特許請求の範囲第１項記載の回路。
【請求項３】前記第１のアドレス指定ユニツト(ADR2)に
よつて発生される前記第１の制御信号(7)が、前記第１
及び第２の計算ユニツト(ERM,ORM)によつて実行される
下記の一連の演算、即ち第１の部分的な積に対しては、前記第１、第２、第３及
び第４のマルチプレクサ(MX1,MX2,MX3,MX4)は前記第１
の入力に切り替えられ、前記第１、第２、第３及び第４
の桁送りユニツト(SH1,SH2,SH3,SH4)は、２のベキ数に
よる乗算の方向に、左に４，１，０及び３個の位置だけ
それぞれ桁送りを行い、前記第３及び第４の加算／減算
器(SMST3,SMST4)は和を取り、前記第１及び第２のレジ
スタ(RG7,RG8)は入力データを記憶し、第２の部分的な積に対しては該第１、第２、第３及び第
４のマルチプレクサは第２、第１、第２及び第１の入力
にそれぞれ切り替えられ、該第１、第２、第３及び第４
の桁送りユニツトは左に１、０、１及び３個の位置だけ
それぞれ桁送りを行い、該第３及び第４の加算／減算器
は和及び差をそれぞれ取り、前記第３のレジスタ(RG9)
は入力データを記憶し、第３の部分的な積に対しては、該第１、第２、第３及び
第４のマルチプレクサは第２、第１、第２及び第３の入
力に切り替えられ、該第１、第２、第３及び第４の桁送
りユニツトは左に０、５、０及び１個の位置だけそれぞ
れ桁送りを行い、該第３及び第４の加算／減算器は和及
び差をそれぞれ取り、前記第１及び第４のレジスタは入
力データを記憶し、第４の部分的な積に対しては、該第１、第２及び第４の
マルチプレクサは第１の入力に切り替えられ、該第３の
マルチプレクサは第２の入力に切り替えられ、該第１、
第２、第３及び第４の桁送りユニツトは左に５、５、３
及び１個の位置だけそれぞれ桁送りを行い、該第３及び
第４の加算／減算器は和及び差をそれぞれ取り、第５の部分的な積に対しては、該第１及び第２のマルチ
プレクサは第２の入力に切り替えられ、該第３及び第４
のマルチプレクサは第１の入力に切り替えられ、該第１
の桁送りユニツトは、２のベキ数による除算の方向に、
右に１個の位置だけ桁送りを行い、第３及び第４の桁送
りユニツトは左に６及び４個の位置だけそれぞれ桁送り
をおこない、第３及び第４の加算／減算器は和を取り、
該第２のレジスタは入力データを記憶し、第６の部分的な積に対しては、該第１、第２、第３及び
第４のマルチプレクサは第２、第１、第２及び第３の入
力にそれぞれ切り替えられ、該第１、第２及び第４の桁
送りユニツトは左に１、４及び１個の位置だけそれぞれ
桁送りを行い、該第３の桁送りユニツトは右に４個の位
置だけ桁送りを行い、該第３及び第４の加算／減算器は
差及び和をそれぞれ取り、第７の部分的な積に対しては、該第１、第２、第３及び
第４のマルチプレクサは第２、第１、第１及び第４の入
力にそれぞれ切り替えられ、該第１の桁送りユニツトは
右に１個の位置だけ桁送りを行い、該第２及び第４の桁
送りユニツトは左に６及び１個の位置だけ桁送りを行
い、該第３及び第４の加算／減算器は和を取り、第８の部分的な積に対しては、該第１、第２及び第３の
マルチプレクサは第１の入力に切り替えられ、該第４の
マルチプレクサは第３の入力に切り替えられ、該第１、
第２及び第３の桁送りユニツトは左に５、５及び６個の
位置だけそれぞれ桁送りを行い、該第３及び第４の加算
／減算器は和を取る、一連の演算を引き起こす特許請求の範囲第２項記載の回
路。
【請求項４】前記第１及び第２の計算ユニツト(ERM,OR
M)が、N=16の場合、２つの入力の適切な桁寄せを介して部分的な積と等しい
数を生成する、それぞれ６個及び８個の加算器又は減算
器と、それらの結果を記憶する、それぞれ６個及び８個のレジ
スタと、該第１の計算ユニツトの入力上の追加のレジスタ(RG17)
と、該レジスタの出力を受信する出力マルチプレクサと、を具備し、前記アドレス指定ユニツト(ADR2)によつて発生される前
記第１の制御信号(7)が、該出力マルチプレクサの入力
と出力との接続の系列のみを決定する特許請求の範囲第
１項記載の回路。
【請求項５】前記第１の計算ユニツト(ERM)が、前記レ
ジスタを挿入されている、前記加算器又は減算器の間の
下記の相互接続、即ち第２の加算器(SM1)に、左に１及び４個の位置だけ桁送
りされた前記第１の加算器(SOM1)の出力が接続され、第３の加算器(SM2)に、左に５個の位置だけ桁送りされ
た該第１の加算器の出力と該第２の加算器の出力とが接
続され、第２の減算器(ST1)に、左に１個の位置だけ桁送りされ
た該第２の加算器の出力と該第１の加算器の出力とが接
続され、第３の減算器(ST2)に、左に４個の位置だけ桁送りされ
た該第１の加算器の出力と左に１個の位置だけ桁送りさ
れた該第３の加算器の出力とが接続され、第４の加算器(SM3)に、左に６個の位置だけ桁送りされ
た該第１の加算器の出力と右に１個の位置だけ桁送りさ
れた該第３の加算器の出力とが接続され、第５の加算器(SM4)に、一方の入力では右に１個の位置
だけ桁送りされた該第３の加算器の出力が接続され、前記追加のレジスタ(RG17)は左に６個の位置だけ桁送り
された該第１の加算器の出力を受信する、相互接続を実
行し、更に、前記第２の計算ユニツト(ORM)が、前記レジスタ
を挿入されている、前記加算器又は減算器の間の下記の
相互接続、即ち第６並びに第７の加算器(SM5,SM6)に、左に６及び４個
の位置並びに左に３及び０個の位置だけそれぞれ桁送り
された前記第１の減算器(SOT1)の出力が接続され、第８の加算器(SM7)に、左に３個の位置だけ桁送りされ
た該第１の減算器の出力と左に１個の位置だけ桁送りさ
れた該第７の加算器の出力とが接続され、第４の減算器(ST3)に、左に１個の位置だけ桁送りされ
た該第１の減算器(SOT1)の出力と左に３個の位置だけ桁
送りされた該第７の加算器の出力とが接続され、第５の減算器(ST4)に、左に１個の位置だけ桁送りされ
た、該第７の加算器及び該第８の加算器の出力が接続さ
れ、第９の加算器(SM8)に、左に６個の位置だけ桁送りされ
た該第１の減算器の出力と該第８の加算器の出力とが接
続され、第１０の加算器(SM9)に、右に４個の位置だけ桁送りさ
れた該第６の加算器の出力と左に１個の位置だけ桁送り
された該第８の加算器の出力とが接続され、第１１の加算器(SM10)に、該第１の減算器の出力と左に
１個の位置だけ桁送りされた該第５の減算器の出力とが
接続される、相互接続を実行し、前記出力マルチプレクサ(MX5,MX6)が、下記の順序、即
ち第１の部分的な積に対して、該第２及び第７の加算器(S
M1,SM6)の出力、第２の部分的な積に対して、該第２の減算器及び該第８
の加算器(ST1,SM7)の出力、第３の部分的な積に対して、該第３の加算器及び該第５
の減算器(SM2,ST4)の出力、第４の部分的な積に対して、該追加のレジスタ及び該第
４の減算器(RG17,ST3)の出力、第５の部分的な積に対して、該第５及び第６の加算器(S
M4,SM5)の出力、第６の部分的な積に対して、該第３の減算器及び該第１
０の加算器(ST2,SM9)の出力、第７の部分的な積に対して、該第４及び第１１の加算器
(SM3,SM10)の出力、第８の部分的な積に対して、該追加のレジスタ及び該第
９の加算器(RG17,SM8)の出力、という順序で、入力を出力(5,6)に接続する特許請求の
範囲第４項記載の回路。
【請求項６】前記第１の計算ユニツト(ERM)が、Ｎ＝８
の場合、第１の入力において前記第１の加算器(SOM1)の出力(3)
を、そして第２の入力において第５のレジスタ(RG27)の
出力を受信する第５及び第６のマルチプレクサ(MX7,MX
8)であつて、該第６のマルチプレクサは、左に３個の位
置だけ桁送りされた、その第１及び第２の入力に適用さ
れる該出力と共に、第３の入力において左に１個の位置
だけ桁送りされた第６のレジスタ(RG28)の出力(21)を受
信するものと、該第５のマルチプレクサ(MX7)の出力を受信する第５の
桁送りユニツト(SH)５と、該第６のマルチプレクサの出力から該第５の桁送りユニ
ツトの出力を減算する第６の減算器(SMST5)であつて、
その出力(5)は、該第５及び第６のレジスタに供給され
ると共に該第１の計算ユニツトの出力であり、該第５及
び第６のレジスタは、前記前回の部分的な積を一時的に
記憶するために使用されるものと、を具備し、更に、前記第２の計算ユニツト(ORM)が、Ｎ＝８の場
合、第１の入力において前記第１の減算器(SOT1)の出力(4)
を受信し、そして第２の入力において第７及び第８のレ
ジスタ(RG29,RG30)の出力(22,23)をそれぞれ受信する第
７及び第８のマルチプレクサ(MX9,MX10)と、該第７及び第８のマルチプレクサ(MX9,MX10)の出力をそ
れぞれ受信する第６及び第７の桁送りユニツト(SH6,SH
7)と、該第６及び第７の桁送りユニツトの出力を受信し、該第
７の桁送りユニツトの出力から該第６の桁送りユニツト
の出力を減算する第６の加算／減算器(SMST6)であつ
て、その出力(6)は、該第７及び第８のレジスタ(RG29,R
G30)に供給されると共に該第２の計算ユニツトの出力で
あり、該第７及び第８のレジスタは、前記前回の部分的
な積を一時的に記憶するために使用されるものと、を具備する特許請求の範囲第１項記載の回路。
【請求項７】前記アドレス指定ユニツト(ADR2)によつて
発生される前記第１の制御信号(7)が、前記第１及び第
２の計算ユニツト(ERM,ORM)によつて実行される下記の
一連の演算、即ち第１の部分的な積に対しては、前記第５、第６、第７及
び第８のマルチプレクサ(MX7,MX8,MX9,MX10)は前記第１
の入力(3,4)に切り替えられ、前記第５、第６及び第７
の桁送りユニツト(SH5,SH6,SH7)は左に０、０及び３個
の位置だけそれぞれ桁送りを行い、前記第６の加算／減
算器は減算を実行し、前記第５及び第７のレジスタ(RG2
7,RG29)は入力データを記憶し、第２の部分的な積に対しては、該第５、第６、第７のマ
ルチプレクサは第２の入力に切り替えられ、該第８のマ
ルチプレクサは第１の入力に切り替えられ、該第５、第
６及び第７の桁送りユニツトは０、０及び５個の位置だ
けそれぞれ桁送りを行い、該第６の加算／減算器は減算
を実行し、該第６及び第８のレジスタ(RG28,RG30)は入
力データを記憶し、第３の部分的な積に対しては、該第
５、第６、第７及び第８のマルチプレクサは第２、第
３、第２及び第５の入力にそれぞれ切り替えられ、該第
５、第６及び第７の桁送りユニツトは左に０、０及び６
個の位置だけそれぞれ桁送りを行い、該第６の加算／減
算器は和を取り、第４の部分的な積に対しては、該第５、第６、第７及び
第８のマルチプレクサは第２、第３、第２及び第２の入
力にそれぞれ切り替えられ、該第５、第６及び第７の桁
送りユニツトは左に０、３及び０個の位置だけそれぞれ
桁送りを行い、該第６の加算／減算器は和を取り、該第
７のレジスタは入力データを記憶し、第５の部分的な積に対しては、該第５、第６、第７及び
第８のマルチプレクサは第１、第３、第１及び第１の入
力にそれぞれ切り替えられ、第５、第６及び第７の桁送
りユニツトは左に６、１及び７個の位置だけそれぞれ桁
送りを行い、そして該第６の加算／減算器は減算を実行
する、一連の演算を引き起こす特許請求の範囲第６項記載の回
路。
【請求項８】前記第１及び第２の計算ユニツト(ERM,OR
M)が、Ｎ＝８の場合、２つの入力の適切な桁寄せを介して部分的な積と等しい
数を生成する、それぞれ４個及び５個の加算器又は減算
器と、それらの結果を記憶する、それぞれ４個及び５個のレジ
スタと、該レジスタの出力を受信する出力マルチプレクサと、を具備し、前記第１のアドレス指定ユニツト(ADR2)によつて発生さ
れる前記第１の制御信号(7)が、該出力マルチプレクサ
の入力と出力との接続の系列のみを決定する特許請求の
範囲第１項記載の回路。
【請求項９】前記第１の計算ユニツト(ERM)が、前記レ
ジスタを挿入されている、前記加算器又は減算器の間の
下記の相互接続、即ち第７の減算器(ST6)に、一方の入力では左に３個の位置
だけ桁送りされた前記第１の加算器(SOM1)の出力が接続
され、第８の減算器(ST7)に、一方の入力では３個の位置だけ
桁送りされた該第７の減算器の出力が接続され、第９の減算器(ST8)に、該第７の減算器の出力と左に１
個の位置だけ桁送りされた該第８の減算器の出力とが接
続され、第１０の減算器(ST9)に、左に６個の位置だけ桁送りさ
れた該第１の加算器の出力と左に１個の位置だけ桁送り
された該第９の減算器の出力とが接続される、相互接続を実行し、更に、前記第２の計算ユニツト(ORM)が、前記レジスタ
を挿入されている、前記加算器又は減算器の間の下記の
相互接続、即ち第１１並びに第１２の減算器(ST10,ST11)に、左に３及
び０個の位置並びに左に７及び１個の位置だけそれぞれ
桁送りされた前記第１の減算器(SOT1)の出力が接続さ
れ、第１３の減算器(ST12)に、左に５個の位置だけ桁送りさ
れた該第１の減算器の出力と該第１１の減算器の出力と
が接続され、第１２の加算器(SM12)に、左に６個の位置だけ桁送りさ
れた該第１の減算器の出力と該第１１の減算器の出力と
が接続され、第１３の加算器(SM13)に、左に３個の位置だけ桁送りさ
れた該第１１の減算器の出力と左に１個の位置だけ桁送
りされた該第１３の減算器の出力とが接続される、相互接続を実行し、前記出力マルチプレクサ(MX11,MX12)が、下記の順序、
即ち第１の部分的な積に対して、該第８及び第１３の減算器
(ST7,ST12)の出力、第２の部分的な積に対して、該第９の減算器及び該第１
２の加算器(ST8,SM12)の出力、第３の部分的な積に対して、該第９の減算器及び該第１
３の加算器(ST8,SM13)の出力、第４の部分的な積に対して、該第１０及び第１２の減算
器(ST9,ST13)の出力、という順序で、入力を出力(5,6)に接続する特許請求の
範囲第８項記載の回路。
【請求項１０】前記第１のアドレス指定ユニツト(ADR2)
が、インデツクスがＮ／２−１の列に関する演算の開始
時に、データレデイ信号(DR)を外部に供給し、該信号に
基づき、前記第１及び第２の加算／減算器(SMST1,SMST
2)の出力における部分的な結果R(k)が、変換されたサン
プルベクトルF(k)の要素として出力(12,13)にもたらさ
れる特許請求の範囲第１項記載の回路。
【請求項１１】前記第１のアドレス指定ユニツト(ADR2)
が、インデツクスがＮ／２１の列に関する演算の終了時
に、前記第１及び第２のメモリ(MEM2,MEM3)に、そこに
記憶されている、変換されたサンプルベクトルF(k)の要
素としての部分的な結果R(k)の、逐次的な読出し及び出
力への送出のためのアドレスを供給する特許請求の範囲
第１項記載の回路。
【請求項１２】前記第１の加算器(SOM1)、第１の減算器
(SOT1)、第１及び第２の計算ユニツト(ERM,ORM)、並び
に第１及び第２のメモリ(MEM2,MEM3)が、レジスタ(RG1,
……,RG6)によつて同期させられている特許請求の範囲
第１項記載の回路。
【請求項１３】前記桁送りユニツト(SH1,……,SH7)がた
る形桁送り器からなる特許請求の範囲第２項、第３項、
第６項又は第７項記載の回路。
【請求項１４】特許請求の範囲第１〜１３項のいずれか
一項に記載の回路を用い、マトリツクス構造の中間のメモリ(MEM4)及び第２の該回
路(DCT2)を伴う第１の該回路(DCT1)と、該中間のメモリ用の第２のアドレス指定ユニツト(ADR3)
であつて、該第１の回路(DCT1)によつて計算された、Ｎ
個の変換されたサンプルベクトルF(k)の書込みと、各々
が該中間のメモリに存在する該ベクトルF(k)のｋ番目の
要素からなる、Ｎ個の変換されるべきサンプルベクトル
f(j)の、書込み方向と直交する方向での、該第２の回路
(DCT2)に送出するための読出しとを決定するものと、を具備することを特徴とする２次元離散余弦変換を計算
する回路。