JPH10504408A - 逆離散余弦変換を実行する装置および方法 - Google Patents

Abstract

(57)【要約】 画像デコンプレッションのための逆離散余弦変換を計算する装置（１３）および方法が開示してある。この装置（１３）は、ＭＰＥＧ２主レベル速度については約１０、０００個のトランジスタを備え、ＭＰＥＧ１主レベル速度については１０、０００個未満のトランジスタを備える。

Description

【発明の詳細な説明】 逆離散余弦変換を実行する装置および方法 発明の背景 本発明は、全体的には、画像デコンプレッションに関するものであり、一層詳 しくは、画像デコンプレッションの一部としての逆離散余弦変換を評価する装置 および方法に関するものである。 電子的に伝達あるいは保存しようとしているたいていの画像は、空間周期性お よび限られた空間的変化の度合いによる空間冗長性を有し、多くの空間周波数成 分がゼロに近い。任意のカラー・スペースを用いて表され、おそらくは動き補償 され、予測コード化された画像（静止画あるいは動画フレーム）は、周波数変換 を行い、その後、量子化を行ない、或る形態のエントロピー・コード化（通常、 ハフマン・コード化あるいは算術コード化）を行うことによって圧縮することが できる。 ８×８二次元離散余弦変換を用いる画像の空間周波数ドメイン描画が標準にな ってきている。この技術は、たとえば、静止画用のJoint Photographic Experts Group（JPEG）規格、ＰＣベースのマルチメディア・ハンドヘルド・ビデオ・ケ ーム用のMotion Picture Experts Group（MPEG）規格ならびにディジタル・ケー ブル・テレビジョン用のMPEG2規格で使用されている。画像は、輝度、クロミナ ンスあるいはモーション・ベクトルのような、（おそらくは予測コード化された ）数量で特徴づけられる画素（ピクセル）のアレイとして表される。これらのア レイは８×８のピクセル値ブロックに分割され、各ブロックが水平方向、垂直方 向の空間周波数係数の８×８マトリックスに変換される。 こうして得られた係数が量子化されると、高周波係数に対する媒体の大部分が ゼロ値を発生する、これらの係数はほぼ空間周波数を高める順序で順序づけられ 、シリーズの早期に非ゼロ係数のクラスタを生じさせ、次いで連続的なゼロ値の 実行が続く。このようなデータ・ストリームは統計コード化を用いて有意に圧縮 され得る。 画像をデコンプレッションするとき、空間周波数係数の各８×８マトリックス は、二次元逆離散余弦変換（ＩＤＣＴ）を実施することによって８×８ピクセル 値ブロックに変換される。この二次元ＩＤＣＴは、まず１つのアレイ・ディメン ションに沿って、次いで他のアレイ・ディメンションに沿って実施される一次元 ＩＤＣＴのカスケードに分離し得る。たとえば、オリジナルのアレイにおける係 数の各桁をＩＤＣＴの対応する値に置き換えることができる。次いで、こうして 得た値の各行をそのＩＤＣＴで置き換えることによってオリジナルのピクセル値 を得ることができる。こうして、８×８二次元ＩＤＣＴを１６個の一次元８次Ｉ ＤＣＴに圧縮することができる。 ８次の一次元ＩＤＣＴが画像デコンプレッションで広範囲にわたる、通常はリ アルタイムの用途を持つことがわかる。効率の良いインプリメンテーションを創 り出すのにかなりの努力が払われてきた。この努力の大部分は、乗算の回数、そ して重要性は低いが、加算の回数を減らすことによって遅延を減らすべきである という組み合わせインプリメンテーションに焦点を合わせていた。加算と乗算の 間のトレードオフにより、乗算よりも多い加算を必要とし、非常に大きな全演算 回数を必要とする計算が行われることになる。ＩＤＣＴまたは離散余弦変換（Ｄ ＣＴ）についてのこのような計算は、"Practical Fast 1-D IDCT Algorithms wi th 11 Multiplications",Christoph Loeffler,Adrian Lightenberg and George S.Moschytz,Proceedings of IEEE ICASSP,vol.2pp.988-991,February 1989およ び"A Fast DCT-SQ Scheme for Images",Yukihiro Arai,Takeshi Agui and Masay uki Nkajima,The Transactions of the IEICE,vol.E71,no.11,pp.1095-1097,Nov ember 1988に開示されている。 組み合わせインプリメンテーションは速いけれども、演算毎に異なった装置を 必要とするため、大量のハードウエアを必要とする。二次元ＩＤＣＴインプリメ ンテーションは、すべて、桁、行の一次元ＩＤＣＴの間の転位作業のためのメモ リを必要とする。このメモリは、また、ＩＤＣＴが適度な量の補助論理と共に逐 次論理回路（たとえば、乗算累算）によって演算されるときに中間結果を保持す るのにも使用し得る。周知のように、乗算累算は乗算器と加算器とからなり、乗 算器の出力部は加算器入力部に接続されている。この安価なハードウェアでは、 最速の計算に、せいぜい１つの乗算を行う最少数のステップが必要である。この 場合、必要なステップは加算を行うが、乗算は同様に１回の乗算を含むステップ について利点を与える。 融合乗算／加算を行うハードウェア・インプリメンテーションの方法が、"New Scaled DCT Algorithms for Fused Multiply/Add Architectures",Elliot Linz er and Ephraim Feig,Proceedings of the IEEE ICASSP,pp.2201-2204,1991に開 示されている。しかしながら、この方法でも、また、上述したArai等に開示され ている方法でも、いずれもが得る結果は、スケール因数を掛け合わせたＩＤＣＴ の結果である。画像処理量子化マトリックスにおいてこれらのスケール因数を説 明することはできるが、この技術はソフトウエア・インプリメンテーションでの み実用的である。ハードウェア・インプリメンテーションでは、付加的な乗算器 およびメモリが必要となるであろう。しかしながら、この付加的なハードウェア は、最終スケーリングが２の累乗である場合には、不要である。この場合、結果 のビットの桁移動を用いることができる。二次元ＩＤＣＴの結果の最終スケーリ ングが２の累乗であるためには、一次元ＩＤＣＴの結果が２の累乗の平方根に等 しい因数だけオフでなければならない。 したがって、本発明の目的は、スケーリングされていない二次元ＩＤＣＴ演算 のためのハードウェアが１つの乗算器しか必要とせず、このＩＤＣＴ演算が従来 可能であったよりも少ないステップで実施される画像デコンプレッションのため の装置および方法を提供することにある。 本発明の別の目的は、８×８二次元ＩＤＣＴ演算のための簡略化した装置を提 供することにある。 本発明の付加的な目的および利点は、以下の説明に記載し、一部この記載から 明らかとなるであろうし、あるいは、発明の実施によって学習し得る。本発明の 目的および利点は、特に請求の範囲において指摘する手段および組み合わせによ って実現され、獲得され得る。 発明の概要 本発明は画像デコンプレッションの方法に向けたものである。圧縮された画像 定義ディジタル信号が入力されると、それが信号プロセッサを用いてディジタル 処理されて空間的に冗長な画像定義ディジタル信号を発生する。処理ステップは 、複数の二次元８ポイント×８ポイントＩＤＣＴの評価を行うステップを含む。 各評価は、２の累乗の平方根に等しい因数でスケーリングしたスケーリング済み ８ポイント一次元ＩＤＣＴの１６回の評価を含む。スケーリング済みの一次元Ｉ ＤＣＴの評価を行った後、その結果を上記の２の累乗に等しいビット数分だけ桁 移動する。ディスプレイをレンダリングする際に使用するために空間的に冗長な 画像定義ディジタル信号が出力される。 出発点の一次元離散余弦変換（ＤＣＴ）値がＦ（０）−Ｆ（７）であり、スケ ーリングした一次元ＩＤＣＴ値がｆ´（０）−ｆ´（７）である場合、スケーリ ングした一次元ＩＤＣＴ計算は次のように行われる。特に、以下の値が計算され る。すなわち、約Ｆ（０）＋Ｆ（４）に等しい中間値Ｐ₀、約Ｆ（０）−Ｆ（４ ）に等しい中間値Ｐ₁、約Ｆ（２）＋ｋ₁Ｆ（６）に等しい中間値Ｐ₂（ここで、 ｋ₁は約２^1/2−１である）、約Ｆ（２）−ｋ₂Ｆ（６）に等しい中間値Ｐ₃（ここ で、ｋ₂は約２^1/2＋１である）、約Ｆ（１）＋ｋ₃Ｆ（７）に等しい中間値Ｐ₄（ ここで、ｋ₃は約２^1/2（２＋２^1/2）^1/2−２^1/2−１である）、約Ｆ（１）＋ｋ₄ Ｆ（７）に等しい中間値Ｐ₅（ここで、ｋ₄は約２^1/2（２＋２^1/2）^1/2＋２^1/2＋ １である）、約Ｆ（５）＋ｋ₅Ｆ（３）に等しい中間値Ｐ₆（ここで、ｋ₅は約２^{1 /2} （２−２^1/2）^1/2＋２^1/2−１である）、約Ｆ（５）−ｋ₆Ｆ（３）に等しい中 間値Ｐ₇（ここで、ｋ₆は約２^1/2（２−２^1/2）^1/2−２^1/2＋１である）、約Ｐ₀ ＋ｋ₇Ｐ₂に等しい中間値Ｑ₀（ここで、ｋ₇は約２^-1/2（２＋２^1/2）^1/2である） 、約Ｐ₀−ｋ₇Ｐ₂に等しい中間値Ｑ₂、約Ｐ₁＋ｋ₈Ｐ₃に等しい中間値Ｑ₁（ここで 、ｋ₈は約２^-1/2（２−２^1/2）^1/2である）、約Ｐ₁−ｋ₈Ｐ₃に等しい中間値Ｑ₃ 、約Ｐ₄＋ｋ₉Ｐ₆に等しい中間値Ｑ₄（ここで、ｋ₉は約−（２＋２^1/2）^1/2＋２^{1 /2} ＋１である）、約Ｐ₄−ｋ₉Ｐ₆に等しい中間値Ｑ₆、約Ｐ₅＋ｋ₁₀Ｐ₇に等しい中 間値Ｑ₅（ここで、ｋ₁₀は約（２＋２^1/2）^1/2＋２^1/2＋１である）、約Ｐ₅−ｋ_{1 0} Ｐ₇に等しい中間値Ｑ₇、約Ｑ₆−ｋ₃Ｑ₇に等しい中間値Ｒ₆、約Ｑ₀＋ｋ₁₁Ｑ₄に 等しい値ｆ´（０）（ここで、ｋ₁₁は約２^-1/2（２＋（２＋２^1/2）^1/2）^1/2で ある）、約Ｑ₀−ｋ₁₁Ｑ₄に等しい値ｆ´（７）、 約Ｑ₁＋ｋ₁₂Ｒ₆に等しい値ｆ´（１）（ここで、ｋ₁₂は約１／２（２＋（２＋２^1/2 ）^1/2）^1/2である）、約Ｑ₁−ｋ₁₂Ｒ₆に等しい値ｆ´（６）、約Ｑ₂＋ｋ₁₃Ｑ₅ に等しい値ｆ´（３）（ここで、ｋ₁₃は約２^-1/2（２−（２＋２^1/2）^1/2）^1/2 である）、約Ｑ₂−ｋ₁₃Ｑ₅に等しい値ｆ´（４）、約Ｑ₃＋ｋ₁₂Ｒ₇に等しい値ｆ ´（２）および約Ｑ₃−ｋ₁₂Ｒ₇に等しい値ｆ´（５）である。 本発明の装置は、第１入力部、第２入力部および出力部を有するバタフライ演 算サブシステムを包含する。メモリが書き込みポートと読み出しポートを有し、 この書き込みポートが第１シングルパスによってバタフライ演算サブシステムの 出力部に接続してある。この装置は、また、第１、第２の入力部を有するマルチ プレクサと、第２シングルパスによってバタフライ演算サブシステムの第１入力 部に接続した出力部も包含する。第２シングルパスがメモリの読み出しポートを マルチプレクサの第１入力部に接続している。コントローラがメモリに読み出し 、書き込みアドレスおよび書き込み許可信号を与える。このコントローラは、ま た、マルチプレクサを制御し、係数値をバタフライ演算サブシステムの第２入力 部に供給して、上記の段落で説明したようなスケーリングした８ポイント一次元 逆離散余弦変換を含む二次元の８ポイント×８ポイントＩＤＣＴを演算する。 図面の簡単な説明 添付図面（本明細書に添付されてその一部をなし、また、同様の参照符号が同 様の構成要素を示す）は、本発明の好ましい実施例を概略的に示しており、上記 の全般的な説明ならびに以下に行う好ましい実施例の詳細な説明と共に、本発明 の原理を説明するのに役立つ。 第１図は、本発明によるスケーリングした一次元ＩＤＣＴ計算の流れ図である 。 第２図は、本発明に従ってＩＤＣＴを計算する装置のブロック図である。 第３図は、本発明に従ってＩＤＣＴの計算を行う装置の詳細なブロック図であ る。 第４図は、第３図のアドレス生成ブロック６２、７０のブロック図である。 第５図は、本発明に従ってＩＤＣＴを計算するより速い装置の詳細なブロック 図である。 好ましい実施例の説明 以下、本発明をいくつかの好ましい実施例によって説明する。これらの好まし い実施例はＩＤＣＴを決定する装置および方法である。本発明によるスケーリン グした一次元ＩＤＣＴを決定するフローグラフ１０が第１図に示してある。 第１図は１３のバタフライを示している。周知のように、１つのバタフライは ２つの数量を決定する。これらの数量は共に２つの他の既知の数量の一次結合で あり、この同じ既知の数量が決定されつつある数量の両方についてのものである 。たとえば、バタフライ・ステップ１２（仮想線の矩形ボックスで囲んである） は、数量Ｐ₄＝Ｆ（１）＋ｋ₃Ｆ（７）、Ｐ₅＝Ｆ（１）−ｋ₄Ｆ（７）の決定から なる。第１図の１３つのバタフライのうち１つのバタフライ（Ｐ₀、Ｐ₁対の決定 ）は１つの加算と１つの減算を有し、９つのバタフライは１つの乗算、１つの加 算および１つの減算を有する（Ｑ₀、Ｑ₂対、Ｑ₁、Ｑ₃対、Ｑ₄、Ｑ₆対、Ｑ₅、Ｑ₇ 対、Ｒ₆、Ｒ₇対、ｆ´（０）、ｆ´（７）対、ｆ´（１）、ｆ´（６）対、ｆ´ （３）、ｆ´（４）対およびｆ´（２）、ｆ´（５）対の決定）。そして、２つ の乗算、１つの加算、１つの減算を持つ３つのバタフライがある（バタフライ１ ２およびＰ₂、Ｐ₃対、Ｐ₆、Ｐ₇対の決定）。最後の３つのバタフライの各々は第 ２カテゴリの２つのバタフライに分解することができる。すなわち、１つの乗算 、１つの加算、１つの減算を有するバタフライに分解できる。バタフライがせい ぜい１つの乗算ステップに限られている場合、第１図の方法は１６のこのような バタフライを必要とする。したがって、二次元（２Ｄ）ＩＤＣＴの演算には、１ ６×１６＝２５６個のバタフライが必要であり、各バタフライが１つの乗算、１ つの加算、１つの減算を持たなければならない。 乗算がフローグラフのいくつかの領域に集中する他のＩＤＣＴ決定と異なり、 本発明の方法は、すべての計算（バタフライ）がほぼ同じ複雑さであり、それら がフローグラフ全体に分布しているという利点を与える。ハードウェア・インプ リメンテーションの場合、これは同じタイプの演算を常に行う演算装置を持つ簡 単なデータパスで生じる。ハードウェアの構成要素はほとんど同時に用いること ができ、無駄は少しである。したがって、この方法の使用は非常に小さくて効率 の良いＩＤＣＴインプリメンテーションに通じ得る。 第２図に示すように、本発明のＩＤＣＴ決定装置１３は、コントローラ２２、 マルチプレクサ１４、バタフライ演算サブシステム１６、メモリ１８を包含する 。コントローラ２２は、マルチプレクサ１４、メモリ１８、バタフライ演算サブ システム１６を制御し、信号ＫＯＵＴを用いてバタフライ演算サブシステム１６ にｋ係数を与える。マルチプレクサ１４は、バタフライ演算サブシステム１６に 接続した出力部と、ＩＤＣＴ決定システム１３の入力部として作用する入力部と 、メモリ１８の読み出しポートに接続した入力部とを有する。バタフライ演算サ ブシステム１６は、ＩＤＣＴ決定システム１３の出力部として作用する出力部と 、メモリ１８の書き込みポートに接続した別の出力部とを有する。上述したよう に、メモリは桁、行ＩＤＣＴ間の転位演算のための任意の二次元ＩＤＣＴインプ リメンテーションで要求される。以下に説明するように、本発明のインプリメン テーションにおいては、転位演算はマルチプレクサによって行われる行・桁アド レス交換に変えることができる。本発明において、一次元（ＩＤ）ＩＤＣＴはま ず桁について、次いで行について演算されると好ましい。こうすれば、ＩＤＣＴ 出力部が１桁ずつではなくて１行ずつとなり、ＩＤＣＴ決定システム１３の出力 部に接続した画像デコンプレッサ（図示せず）の他の機能ユニットに対するイン ターフェイスが簡単になる。同じメモリ１８を、バタフライ結果を保存する８つ のレジスタの一時的な記憶のためにも使用できる。本発明のＩＤＣＴインプリメ ンテーションは簡単な構造を有し、データフローが非常に局限される。このこと は、付加的なシリコン領域保存としても考慮できる非常に簡単なレイアウトに通 じる。 バタフライ入力部に割り当てられた１２のビット（第２図においてマルチプレ クサ１４によって供給される２つの初期値）とバタフライ入力部に割り当てられ た９のビット（第２図においてバタフライ演算サブシステム１６の出力する２つ の最終値）を仮定すると、バタフライ出力部のすべての値がレンジ〔−１０４５ ６、１０４５６〕内にあるのがわかる。広範囲のシミュレーションの後、精度と データパス幅の間の最良の妥協は、メモリ１８については１６ビット、ｋ係数に ついては１３ビットであることがわかった（第２図の信号ＫＯＵＴ）。１２ビッ ト入力は位置１つ分左へシフトされる。その結果、すべてのバタフライ出力がレ ンジ〔−２０９１２、２０９１２〕になり、すべてのデータ（入力、中間結果、 出力）を１６ビット整数で表すことができる 最終出力は位置４つ分右へシフト されなければならない。１つは入力シフティングのためであり、３つはこの方法 で必要とされるスケーリングのためである。１３ビットｋ係数（ｋ［１］ないし ｋ［１３］）の１０進浮動小数点、１６進不動点、２進不動点の表示が以下の表 １に示してある。表１において、最後の桁は、コントローラ２２のｋブロックの 説明のために後に使用する。 ８×８逆離散余弦変換のインプリメンテーションのためのＩＥＥＥ規格仕様（ IEEE Std 1180-1990,December 6,1990）に従って演算した、上記のようなＩＤＣ Ｔインプリメンテーションについての丸みエラーは表２の第２桁に示してある。 表２において、第３の桁はエラーについてのＩＥＥＥ推奨基準を与えている。 本発明による２つの特別のＩＤＣＴインプリメンテーションの説明は以下の通 りである。最初のもの１３ａ（第３図）はＰｘ６４、ＭＰＥＧＩのようなローエ ンドタイプ用途のためのものであり、第２のもの１３ｂ（第５図）はディジタル ＴＶ（ＭＰＥＧ２メインレベル）のような媒体複雑性用途のためのものである。 これら２つのインプリメンテーションの主要な差異は、バタフライ計算を実行す る方法にある。 Ｐｘ６４またはＭＰＥＧＩソース入力フォーマット（ＳＩＦ）解像度（３５２ ×２４０×３０フレームあるいは３５２×２８８×２５フレーム）の場合、１秒 で演算すべきＩＤＣＴは59,400ある。３３ＭＨｚの妥当なクロック速度の場合、 ８×８ブロックの二次元ＩＤＣＴを演算するのに利用できるサイクルは約５１２ ある。このことは、１つのバタフライを演算するのに２つのサイクルがあること を意味する。これは、２サイクル乗算器で、次いで、一方のサイクルが加算し、 他方のサイクルが減算する加算器によって行い得る。しかしながら、シングルサ イクル乗算累算（ＭＡＣ）を用いると、インプリメンテーションを簡単にするば かりでなく、全体ゲート・カウントを低減する。ＭＡＣは１サイクルが乗算−加 算を行い、他方のサイクルが乗算−減算を行うのに用いられる。乗算−減算は次 のようにして乗算−加算演算を用いることができる。 第３図に示してある。 データパスは一時に１つのデータ値を運ぶことができるような１６ビット幅で ある。メモリ１８ａ（第２図のメモリ１８の或る特別の実施例）はデュアルポー ト式（１つが読み出しポート１９ａで、１つが書き込みポート２１ａである）で あり、６４個の１６ビット記憶場所を有し、アドレスの３つの最下位ビットが桁 を指定し、次の３つのビットが行を指定する。ｋ係数はレジスタ（ＲＥＧｋ）２ ４に保持されている。このレジスタの出力部はＭＡＣ２６の乗算器入力部に接続 している。マルチプレクサ１４ａ（第２図のマルチプレクサ１４の或る特別な実 施例）の１つの入力部が画像デコンプレッサ（図示せず）から入力信号２８を受 け取り、マルチプレクサ１４ａの他方の入力部はメモリ１８ａに接続してある。 マルチプレクサ１４ａの出力はレジスタ３０（ＲＥＧ１）、３０（ＲＥＧ０）に 送られる。レジスタ３０の出力部はＭＡＣ２６の他方の乗算器入力部に接続して ある。レジスタ３２の出力は、１セットのＸＯＲゲート３４を介して、レジスタ ３６（ＲＥＧ２）に送られる。レジスタ３６の出力部はＭＡＣ２６の加算器入力 部に接続してある。ＭＡＣ２６の出力はレジスタ３８（ＲＥＧ３）に送られる。 レジスタ３８の出力は別セットのＸＯＲゲート４０を通り、メモリ１８ａの書き 込みポートおよびラウンド・シフト・リミット要素４２に送られる。セットにな ったＸＯＲゲート３４、４０は式（１）の１の補数演算を行う。 ラウンド・シフト・リミット要素４２は上述したように位置４つ分だけその入 力を右シフトする。シフティングの後、正数については８を加え、負数について は７を加えることによって不偏ラウンディングを行う。結果を右シフトし、〔− ２５６、２５５〕間隔に制限する。こうして得た出力はシステム１３ａの出力で ある。このロジックは２２０個のトランジスタを採用する。 ＭＡＣ２６はｋ係数（二進（基数）点の前では３、後では１０）についての１ ３ビットの符号のない入力と、２つの１６ビットの符号付き入力とを有する。た いていの場合、レジスタ３８へのＭＡＣ出力は２９ビット符号付きである（二進 点前で１９、後で１０）。すべてのバタフライ出力がレンジ〔−２０９１２、２ ０９１２〕内にあるため、３つの最上位ビットは落とされる可能性がある。これ はこれらのビットが４番目の最上位ビットに常に等しいからである。１０個の最 下位ビット（二進点の後のビット）も、すべての結果に０．５を加えることによ って単純なラウンディングが行われた場合、落とされる可能性がある。１３個の ビットを落とすということは、ＭＡＣ構造をかなり簡単にする。この技術分野で 周知のように、モディファイされたBoothアルゴリズムを用いると、８つの部分 積を加算しなければならない（ｋ係数から７つ、累算から１つ）。各ビットにつ いて３つの４：２：２コンプレッサを使用するのが最も簡単である。符号エクス テンションのための「符号発生」法を用いると、５７個のコンプレッサが必要な だけである。このうち３５個は実際に４：２コンプレッサである。残りの２２個 は３：２コンプレッサ（全加算器）のような簡略化バージョンであり、あるいは それよりさらに簡単である。これらすべての最適化処理の故に、ＭＡＣインプリ メンテーションが必要とするトランジスタは５４００個未満である。 レジスタ２４、３０、３２、３６、３８、ＭＡＣ２６、ＸＯＲゲート３４、４ ０およびラウンド・シフト・リミット要素４２は、第２図のバタフライ演算サブ システム１６の実施例１６ａを形成する。 データパスの他に、小形のコントローラ２２ａ（第２図のコントローラ２２の 或る特別の実施例である）が、アドレスＲＤＡＤＲ４４、ＷＲＡＤＲ４６を駆動 し、信号４８を用いて駆動されるｋブロック２０を用いるｋ係数を与え、出力制 御信号ＱＲＤ ５０、ＳＵＢ０ ５２、ＳＵＢ１ ５４、メモリ書き込み許可信 号ＷＥ ５６、レジスタＲＥＧ０ ３２、ＲＥＧ１ ３０についてのレジスタ許 可信号ＲＥＧ１ＥＮ ５５、ＲＥＧ０ＥＮ ５７を提供するのに、必要である。 コントローラ２２ａは出力信号ＷＲＣＮＴ ６０を持つ９ビット書き込みカウン タ５８を包含する。出力信号ＷＲＣＮＴ ６０は、以下により詳しく説明するよ うにアドレスＷＲＡＤＲ ４６を発生する組み合わせロジック６２に送られる。 出力信号ＷＲＣＴ ６０の５つの最下位ビットＷＲＣＮＴ〔４：０〕は、書き込 み許可信号５６を発生する組み合わせロジック６４にも送られる。ロジック６４ についての真理値表が表３の桁ＷＲＣＮＴ、ＷＥによって示してある。信号ＳＵ Ｂ１ ５４はＷＲＣＮＴ６０の最下位ビットである。 コントローラ２２ａは出力信号ＲＤＣＮＴ ６８を持つ９ビット読み出しカウ ンタも包含する。出力信号ＲＤＣＮＴ ６６は組み合わせロジック７０に付与さ れる。この組み合わせロジック７０は、好ましい実施例では、後述するようにロ ジック６２と機能上均等であり、アドレス信号ＲＤＡＤＲ ４４を発生する。信 号ＳＵＢ０ ５２はインバータ７２によって反転された信号ＲＤＣＮＴ ６８の 最下位ビットである。信号ＱＲＤ ５０は組み合わせロジック７４によって発生 させられ、信号ＲＤＣＮＴ ６８の最上位ビットおよび５つの最下位ビットの関 数である。ＲＤＣＮＴ〔８］が１であるとき、信号ＱＲＤは常にゼロである。さ もなければ、信号ＲＣＤＮＴ〔４：０〕の関数としてのその真理値表は表３の桁 ＲＤＣＮＴ、ＩＮＰＵＴで与えられる。ここで、ＩＮＰＵＴ桁が空白でないとき にはいつでも信号ＱＲＤは１である、ｋブロック２０への入力信号４８はＲＤＣ ＮＴ〔４：０〕に依存する４ビット入力である。表３からわかるように、信号Ｋ ＯＵＴは、信号ＲＤＣＮＴが或る奇数から次のより高い数に変化するので同じに 留まる。こうして、ｋブロック２０への入力４８は、単にＲＤＣＮＴ〔４：０〕 を減分し、最下位ビットを廃棄することだけで組み合わせロジック７６によって 合成され得る。ｋブロック２０の真理値表は、表１の桁「binary-fixed point」 、「(RDCNT-1)〔４：１〕」によって与えられる、信号ＲＥＧ０ＥＮ ５７はＲ ＤＣＮＴ〔４：０〕の関数であり、組み合わせロジック７８によって発生させら れる。ロジック７８の真理値表は、表３の桁ＲＣＤＮＴ、ＲＥＧ０によって与え られる。ＲＥＧ０ＥＮは、ＲＥＧ０桁が空白あるいは二重引用符を含むときには ０であり、そうでない場合には１である。信号ＲＥＧ１ＥＮ ５５はＲＤＣＮＴ 〔４：０〕の関数であり、組み合わせロジック８０で発生する。ロジック７８の 真理値表は表３の桁ＲＤＣＮＴ、ＲＥＧ１によって与えられる。ＲＥＧ１桁が空 白あるいは二重引用符を含んでいる場合には、ＲＥＧ１ＥＮは０であり、そうで なければ１である。 ｋブロックは読み出し専用メモリ（ＲＯＭ）であってはならない。４ビット入 力（係数インデックス）および１３ビット出力（ｋ係数）を備えた組み合わせブ ロックは２０４個のトランジスタで具体化できる。 ＩＮＰＵＴ信号２８は、通常、画像デコンプレッサのランダムアクセス・メモ リ（ＲＡＭ）からのものであり、逆量子化器によって発生させられる。信号ＲＤ ＡＤＲ ４４は、ＲＡＭをアドレス指定するのに用いることができ、したがって 、入力は表３の桁ＩＮＰＵＴに示す順序で到達する。ここで、二次下付き文字は 処理されつつある桁のインデックスを示している。ＲＤＭＥＮ信号８２はマルチ プレクサ１４ａに付与されるメモリ１８ａの出力である。 二次元ＩＤＣＴは、それぞれ３２サイクルで演算される１６個の一次元ＩＤＣ Ｔからなる。表３は、制御信号を以下にして駆動し、どんな信号が第１の一次元 ＩＤＣＴ（８×８マトリックスの第１桁ＩＤＣＴ）のための出力となるかを示し ている。ここで使用する表記法は第１図のフローグラフでのものと同じである。 第２の下付き文字が第１マトリックス桁が処理されつつあることを示すために加 えてある。他のマトリックス桁の場合、第２の下付き文字はマトリックス桁のイ ンデックスであり、ＲＤＣＮＴおよびＷＲＣＮＴはマトリックス桁のインデック スの３２倍に等しい量だけ高くなっており、ＲＤＡＤＲおよびＷＲＡＲＤは下記 のロジック６２、７０によって与えられる。マトリックス行が処理されるときに は、マルチプレクサ１４ａがＩＮＰＵＴの代わりに信号ＲＤＭＥＭを選ぶ。信号 ＲＤＭＥＭは先に行われたマトリックス桁処理と信号ＲＤＡＤＲによって決定さ れる。信号ＲＤＡＤＲおよびＷＲＡＤＲも下記のロジック６２、７０によって決 定される。所与のインデックスのマトリックス行が処理されるときには、ＲＤＣ ＮＴ、ＷＲＣＮＴは、同じインデックスのマトリックス桁が処理されていた場合 よりも２５６だけ高くなる。 ２つのカウンタ５８、６６を使用することにより、ＩＤＣＴコントローラはか なり簡略化される。ＩＤＣＴパイプラインはこれらのカウンタを単に使用禁止に するだけで任意の段階で停止することができる。 メモリがバタフライ中間結果の一時的な記憶装置としても使用されるため、バ タフライ使用順序には多くの制約がある。その内の最大の制約は、バタフライ演 算が開始された後、新しいバタフライを演算するのに結果を使用できるようにな るまでに少なくとも３つのサイクルが必要であるということである。選んだ順序 （表３のＲＥＧ３桁）はこれらの制約のすべてを解決し、それに加えて、制御ロ ジックを簡略化する（ＷＲＡＤＲロジック６２はＲＤＡＤＲロジック７０と同じ であり、ｋ係数シーケンスはｋブロック２０を簡略化し、ＳＵＢ０およびＳＵＢ １はＲＤＣＮＴ〔０〕の補数である）。 最初の８つのマトリックス桁ＩＤＣＴは１桁ずつ０から７まで演算される。表 ３の最後の８つのテーブル行、テーブル桁ＷＲＡＤＲ、ＲＥＧ３を見るとわ刈る ように、一次元ＩＤＣＴの結果が或る特殊な順序で書き込まれる。次の８つのマ トリックス行ＩＤＣＴは、マトリックス行アドレス（ＲＤＡＤＲ〔５：３〕、Ｗ ＲＡＤＲ〔５：３〕）として、この特殊な順序を使用し、マトリックス桁アドレ ス（ＲＤＡＤＲ〔２：０〕、ＷＲＡＤＲ〔２：０〕）のためには、先行マトリッ クス行アドレス（転位演算）を使用する。これはかなり複雑となるが、アドレス 生成は非常に簡単である。第４図はそれをどう行うかを示している。 第４図（第３図の組み合わせロジック６２、７０のアドレス生成ロジックを示 している）において、ＣＮＴ〔９：１〕は、読み出しカウンタ６６または書き込 みカウンタ５８のうちいずれかの出力となり得るカウンタ出力である。アドレス 生成ロジックは１つのＯＲゲート８８、２つのＸＯＲゲート９０、９２、マルチ プレクサ８６、アドレス・ユニット８４を包含する。アドレス・ユニット８４は 、表３からの桁ＲＤＡＤＲまたはＷＲＡＤＲの３つの最下位ビットを生成する単 純な組み合わせ回路である。これは約１８０個のトランジスタを採用している。 ２つの９ビット・カウンタを含むＩＤＣＴコントローラ全体では６７４個のトラ ンジスタを採用している。 表４はＩＤＣＴの異なったサブシステム・ブロックについて用いるトランジス タの数を示している。本発明による二次元ＩＤＣＴ全体は、ほんの1,255個のセ ル・ゲートとフリップフロップ（約9,000個のトランジスタ）を用いて実現して いる。これはこれまでに具現された最も簡単なＩＤＣＴ（ＭＰＥＧ１速度）より もはるかに簡単である。 ＭＰＥＧ２主レベル解像度（７２０×４８０×２５フレーム）の場合、１秒で 演算されるべきＩＤＣＴは243,000ある。６６ＭＨｚのクロック速度を仮定する と、８×８ブロックの二次元ＩＤＣＴを演算するのに利用できるサイクルは約２ ５６である。このことは、１つのバタフライを演算するサイクルが１つであるこ とを意味する。これは、第５図に示すようにＭＡＣ２６、減算器９８ならびにコ ントローラ（図示せず）を備えたシステム１３ｂで実行できる。演算すべき演算 式はａ＋ｋｂ、ａ−ｋｂである。第２の演算式は２ａ−（ａ＋ｋｂ）として書き 込むことができる。記号２ａはａを１ビット分左へシフトすることによって得る ことができる。 減算を実施する方法が異なっているために、第２図のバタフライ演算サブシス テム１６の異なった実施例１６ｂを用いる。ＸＯＲゲート３４、４０およびレジ スタ１２（第３図）のセットは除いてあり、減算器９８、レジスタ９６（ＲＥＧ ４）、１００（ＲＦＧ５）が加えてある。レジスタ３６の出力部とレジスタ９６ の入力部の間では、シフト・ブロック９４で示すようにデータは１ビットだけ左 シフトされる。周知のように、これは、相互接続によって達成され、なんらロジ ック要素を必要としない。ここでわかるように、ＭＰＥＧ２主レベルのためのＩ ＤＣＴはＭＰＥＧ１のためのＩＤＣＴよりもほんの少し大きいだけである。この 理由は、ＭＰＥＧ１では、ＭＡＣが繰り返し乗算のためにほとんど利用されない からである（ＭＡＣは約５０％の時間だけ非冗長的に使用される）。ＭＰＥＧ２ ＩＤＣＴは付加的な１６ビット・レジスタと１６ビット減算器を有する。制御は 、先の実施例とほとんど同じであり、その教示から当業者であれば容易に導き出 すことができる。重要な差異は、読み出しポート１９ｂと書き込みポート２１ｂ を備えたメモリ１８ｂであり、ここでは、より大きなバンド幅のために、６４× １６の代わりに３２×３２で構成してある。２つのデータ値が今や同時にメモリ に書き込まれている。中間結果は１時に１つずつ読み出され、マルチプレクサ１ ４ｂが１つの記憶場所に格納される２つの値のうちどれを読み出すべきかを選定 する。全トランジスタ数は約10,000である。これは、かつて具現された最も簡単 なＩＤＣＴ（ＭＰＥＧ２主レベル速度）よりもはるかに簡単である。 要約すると、画像デコンプレッションのための逆離散余弦変換の計算のための 装置および方法を説明してきた。この装置は、ＭＰＥＧ２主レベル速度の場合に は約10,000個のトランジスタで具現でき、ＭＰＥＧ１主レベル速度の場合には 10,000未満のトランジスタで具現できる。インプリメンテーションのチップ面積 、電力消費量は最小限であり、こうしてできたデコーダは任意用途の特殊な集積 回路（ＡＳＩＣ）に埋め込むことができる。 本発明を好ましい実施例によって説明してきたが、本発明はここに図示し、説 明した実施例に限定されるものではない。むしろ、発明の範囲は添付の請求の範 囲に定義されているものである。

Claims (1)

1. 【特許請求の範囲】 １． 画像デコンプレッションの方法であって、 （ａ）圧縮された画像定義ディジタル信号を入力する段階と、 （ｂ）信号プロセッサを用いて前記圧縮された画像定義ディジタル信号 をディジタル処理して空間的に冗長な画像定義ディジタル信号を生成する段階で あり、複数の二次元８ポイント×８ポイント逆離散余弦変換の評価を行う段階を 包含し、各評価が２の累乗の平方根に等しい因数でスケーリングしたスケーリン グ済み８ポイント一次元逆離散余弦変換の１６回の評価を含み、次いで、前記二 次元逆離散余弦変換を前記２の累乗に等しいビット数だけシフトし、前記スケー リング済み８ポイント一次元逆離散余弦変換が離散余弦変換値Ｆ（０）−Ｆ（７ ）からの値ｆ´（０）−ｆ´（７）を有し、１つのスケーリング済み８ポイント 一次元逆離散余弦変換の前記評価が （i）約Ｆ（０）＋Ｆ（４）に等しい中間値Ｐ₀を計算する段階と、 （ii）約Ｆ（０）−Ｆ（４）に等しい中間値Ｐ₁を計算する段階と、 （iii）約Ｆ（２）＋ｋ₁Ｆ（６）（ここで、ｋ₁は約２^1/2−１である ）に等しい中間値Ｐ₂を計算する段階と、 （iv）約Ｆ（２）−ｋ₂Ｆ（６）（ここで、ｋ₂は約２^1/2＋１である ）に等しい中間値Ｐ₃を計算する段階と、 （v）約Ｆ（１）＋ｋ₃Ｆ（７）（ここで、ｋ₃は約２^1/2（２＋２^1/2 ）^1/2−２^1/2−１である）に等しい中間値Ｐ₄を計算する段階と、 （vi）約Ｆ（１）−ｋ₄Ｆ（７）（ここで、ｋ₄は約２^1/2（２＋２^1/2 ）^1/2＋２^1/2＋１である）に等しい中間値Ｐ₅を計算する段階と、 （vii）約Ｆ（５）−ｋ₅Ｆ（３）（ここで、ｋ₅は約２^1/2（２−２^{1/ 2} ）^1/2＋２^1/2−１である）に等しい中間値Ｐ₆を計算する段階と、 （viii）約Ｆ（５）−ｋ₆Ｆ（３）（ここで、ｋ₆は約２^1/2（２−２^{1 /2} ）^1/2−２^1/2＋１である）に等しい中間値Ｐ₇を計算する段階と、 （ix）前記中間値Ｐ₀、Ｐ₂が利用できるようになった後、約Ｐ₀＋ｋ₇ Ｐ₂（ここで、ｋ₇は約２^-1/2（２＋２^1/2）^1/2である）に等しい中間値Ｑ₀を 計算する段階と、 （x）前記中間値Ｐ₀、Ｐ₂が利用できるようになった後、約Ｐ₀−ｋ₇ Ｐ₂に等しい中間値Ｑ₂を計算する段階と、 （xi）前記中間値Ｐ₁、Ｐ₃が利用できるようになった後、約Ｐ₁＋ｋ₈ Ｐ₃（ここで、ｋ₈は約２^-1/2（２−２^1/2）^1/2である）に等しい中間値Ｑ₁を計 算する段階と、 （xii）前記中間値Ｐ₁、Ｐ₃が利用できるようになった後、約Ｐ₁−ｋ₈ Ｐ₃に等しい中間値Ｑ₃を計算する段階と、 （xiii）前記中間値Ｐ₄、Ｐ₆が利用できるようになった後、約Ｐ₄＋ ｋ₉Ｐ₆（ここで、ｋ₉は約−（２＋２^1/2）^1/2＋２^1/2＋１である）に等しい中間 値Ｑ₄を計算する段階と、 （xiv）前記中間値Ｐ₄、Ｐ₆が利用できるようになった後、約Ｐ₄−ｋ₉ Ｐ₆に等しい中間値Ｑ₆を計算する段階と、 （xv）前記中間値Ｐ₅、Ｐ₇が利用できるようになった後、約Ｐ₅＋ｋ_{1 0} Ｐ₇（ここで、ｋ₁₀は約（２＋２^1/2）^1/2＋２^1/2＋１である）に等しい中間値 Ｑ₅を計算する段階と、 （xvi）前記中間値Ｐ₅、Ｐ₇が利用できるようになった後、約Ｐ₅−ｋ₁₀ Ｐ₇に等しい中間値Ｑ₇を計算する段階と、 （xvii）前記中間値Ｑ₆、Ｑ₇が利用できるようになった後、約Ｑ₆＋ ｋ₃Ｑ₇に等しい中間値Ｒ₆を計算する段階と、 （xviii）前記中間値Ｑ₆、Ｑ₇が利用できるようになった後、約Ｑ₆− ｋ₃Ｑ₇に等しい中間値Ｒ₇を計算する段階と、 （xix）前記中間値Ｑ₀、Ｑ₄が利用できるようになった後、約Ｑ₀＋ｋ₁₁ Ｑ₄（ここで、ｋ₁₁は約２^-1/2（２＋（２＋２^1/2）^1/2）^1/2である）に等しい 前記ｆ´（０）を計算する段階と、 （xx）前記中間値Ｑ₀、Ｑ₄が利用できるようになった後、約Ｑ₀−ｋ_{1 1} Ｑ₄に等しい前記ｆ´（７）を計算する段階と、 （xxi）前記中間値Ｑ₁、Ｒ₆が利用できるようになった後、約Ｑ₁＋ｋ₁₂ Ｒ₆（ここで、ｋ₁₂は約（１／２）（２＋（２＋２^1/2）^1/2）^1/2である） に等しい前記ｆ´（１）を計算する段階と、 （xxii）前記中間値Ｑ₁、Ｒ₆が利用できるようになった後、約Ｑ₁＋ ｋ₁₂Ｒ₆に等しい前記ｆ´（６）を計算する段階と、 （xxiii）前記中間値Ｑ₂、Ｑ₅が利用できるようになった後、約Ｑ₂＋ ｋ₁₃Ｑ₅（ここで、ｋ₁₃は約２^-1/2（２−（２＋２^1/2）^1/2）^1/2である）に等し い前記ｆ´（４）を計算する段階と、 （xxv）前記中間値Ｑ₃、Ｒ₇が利用できるようになった後、約Ｑ₃＋ｋ₁₂ Ｒ₇に等しい前記ｆ´（２）を計算する段階と、 （xxvi）前記中間値Ｑ₃、Ｒ₇が利用できるようになった後、約Ｑ₃− ｋ₁₂Ｒ₇に等しい前記ｆ´（５）を計算する段階と を包含する段階と、 （ｃ）ディスプレイをレンダリングする際にしようするために前記の空 間的に冗長な画像定義ディジタル信号を出力する段階と を包含することを特徴とする方法。 ２． 請求の範囲第１項記載の方法において、 段階（i）および（ii）を同時に実施し、 段階（ix）および（x）を同時に実施し、 段階（xi）および（xii）を同時に実施し、 段階（xiii）および（xiv）を同時に実施し、 段階（xv）および（xvi）を同時に実施し、 段階（xvii）および（xviii）を同時に実施し、 段階（xix）および（xx）を同時に実施し、 段階（xxi）および（xxii）を同時に実施し、 段階（xxiii）および（xxiv）を同時に実施し、 段階（xxv）および（xxvi）を同時に実施する ことを特徴とする方法。 ３． 請求の範囲第１項または第２項記載の方法において、前記中間結 果が、その後の少なくとも３つのサイクルが完了するまで使用されないことを特 徴とする方法。 ４． 請求の範囲第１項または第２項記載の方法において、前記一次元 逆離散余弦変換のうちの８つの各々について、８つのメモリ場所を使用して前記 離散余弦変換値Ｆ（０）−Ｆ（７）および前記中間結果を保持することを特徴と する方法。 ５． 請求の範囲第１項または第２項記載の方法において、前記一次元 逆離散余弦変換のうちの８つの各々について、８つのメモリ場所を使用して前記 中間値および前記逆離散余弦変換値ｆ´（０）−ｆ´（７）を保持することを特 徴とする方法。 ６． 請求の範囲第１項記載の方法において、２セットのＸＯＲゲート を使用して加算が行われるか減算が行われるかを決定することを特徴とする方法 。 ７． 請求の範囲第３項記載の方法において、 段階（vii）を段階（i）の後に実行し、 段階（v）を段階（vii）の後に実行し、 段階（iii）を段階（v）の後に実行し、 段階（xiii）を段階（iii）の後に実行し、 段階（xv）を段階（xiii）の後に実行し、 段階（ix）を段階（xv）の後に実行し、 段階（xi）を段階（ix）の後に実行し、 段階（xvii）を段階（xi）の後に実行し、 段階（xix）を段階（xvii）の後に実行し、 段階（xxi）を段階（xix）の後に実行し、 段階（xxv）を段階（xxi）の後に実行し、 段階（xxiii）を段階（xxv）の後に実行する ことを特徴とする方法。 ８． 請求の範囲第４項記載の方法において、前記一次元逆離散余弦変 換のうちの８つの各々について、８つのメモリ場所を使用して前記中間値および 前記逆離散余弦変換値ｆ´（０）−ｆ´（７）を保持することを特徴とする方法 。 ９． 第１バタフライ演算サブシステム入力部、第２バタフライ演算サ ブシステム入力部およびバタフライ演算サブシステム出力部を有するバタフライ 演算サブシステムと、 書き込みポートおよび読み出しポートを有する、メモリと、 バタフライ演算サブシステム出力部から前記メモリの書き込みポ ートに通じる第１信号パスと、 第１、第２のマルチプレクサ入力部およびマルチプレクサ出力部 を有するマルチプレクサと、 マルチプレクサ出力部から第１バタフライ演算サブシステム入力 部に通じる第２信号パスと、 前記メモリの読み出しポートから第１マルチプレクサ入力部に通 じる第３信号パスと、 前記メモリに読み出し、書き込みアドレスおよび書き込み許可信 号を与え、前記マルチプレクサを制御し、第２バタフライ演算サブシステム入力 部に係数を与えて２の累乗の平方根に等しい因数でスケーリングしたスケーリン グ済み８ポイント一次元逆離散余弦変換の１６回の評価を含む二次元８ポイント ×８ポイント逆離散余弦変換を演算するコントローラとを包含し、前記スケーリ ング済みの８ポイント一次元逆離散余弦変換が離散余弦変換値Ｆ（０）−Ｆ（７ ）からの値ｆ´（０）−ｆ´（７）を有し、前記コントローラが前記評価を次の ように実施する、すなわち、 （i）約Ｆ（０）＋Ｆ（４）に等しい中間値Ｐ₀を計算し、 （ii）約Ｆ（０）−Ｆ（４）に等しい中間値Ｐ₁を計算し、 （iii）約Ｆ（２）＋ｋ₁Ｆ（６）（ここで、ｋ₁は約２^1/2−１である ）に等しい中間値Ｐ₂を計算し、 （iv）約Ｆ（２）−ｋ₂Ｆ（６）（ここで、ｋ₂は約２^1/2＋１である ）に等しい中間値Ｐ₃を計算し、 （v）約Ｆ（１）＋ｋ₃Ｆ（７）（ここで、ｋ₃は約２^1/2（２＋２^1/2 ）^1/2−２^1/2−１である）に等しい中間値Ｐ₄を計算し、 （vi）約Ｆ（１）−ｋ₄Ｆ（７）（ここで、ｋ₄は約２^1/2（２＋２^1/2 ）^1/2＋２^1/2＋１である）に等しい中間値Ｐ₅を計算し、 （vii）約Ｆ（５）−ｋ₅Ｆ（３）（ここで、ｋ₅は約２^1/2（２−２^{1 /2} ）^1/2＋２^1/2−１である）に等しい中間値Ｐ₆を計算し、 （viii）約Ｆ（５）−ｋ₆Ｆ（３）（ここで、ｋ₆は約２^1/2（２−２^{1 /2} ）^1/2−２^1/2＋１である）に等しい中間値Ｐ₇を計算し、 （ix）前記中間値Ｐ₀、Ｐ₂が利用できるようになった後、約Ｐ₀＋ｋ₇ Ｐ₂（ここで、ｋ₇は約２^-1/2（２＋２^1/2）^1/2である）に等しい中間値Ｑ₀を計 算し、 （x）前記中間値Ｐ₀、Ｐ₂が利用できるようになった後、約Ｐ₀−ｋ₇ Ｐ₂に等しい中間値Ｑ₂を計算し、 （xi）前記中間値Ｐ₁、Ｐ₃が利用できるようになった後、約Ｐ₁＋ｋ₈ Ｐ₃（ここで、ｋ₈は約２^-1/2（２−２^1/2）^1/2である）に等しい中間値Ｑ₁を計 算し、 （xii）前記中間値Ｐ₁、Ｐ₃が利用できるようになった後、約Ｐ₁−ｋ₈ Ｐ₃に等しい中間値Ｑ₃を計算し、 （xiii）前記中間値Ｐ₄、Ｐ₆が利用できるようになった後、約Ｐ₄＋ ｋ₉Ｐ₆（ここで、ｋ₉は約−（２＋２^1/2）^1/2＋２^1/2＋１である）に等しい中間 値Ｑ₄を計算し、 （xiv）前記中間値Ｐ₄、Ｐ₆が利用できるようになった後、約Ｐ₄−ｋ₉ Ｐ₆に等しい中間値Ｑ₆を計算し、 （xv）前記中間値Ｐ₅、Ｐ₇が利用できるようになった後、約Ｐ₅＋ｋ_{1 0} Ｐ₇（ここで、ｋ₁₀は約（２＋２^1/2）^1/2＋２^1/2＋１である）に等しい中間値 Ｑ₅を計算し、 （xvi）前記中間値Ｐ₅、Ｐ₇が利用できるようになった後、約Ｐ₅−ｋ₁₀ Ｐ₇に等しい中間値Ｑ₇を計算し、 （xvii）前記中間値Ｑ₆、Ｑ₇が利用できるようになった後、約Ｑ₆＋ ｋ₃Ｑ₇に等しい中間値Ｒ₆を計算し、 （xviii）前記中間値Ｑ₆、Ｑ₇が利用できるようになった後、約Ｑ₆− ｋ₃Ｑ₇に等しい中間値Ｒ₇を計算し、 （xix）前記中間値Ｑ₀、Ｑ₄が利用できるようになった後、約Ｑ₀＋ｋ₁₁ Ｑ₄（ここで、ｋ₁₁は約２^-1/2（２＋（２＋２^1/2）^1/2）^1/2である）に等 しい前記ｆ´（０）を計算し、 （xx）前記中間値Ｑ₀、Ｑ₄が利用できるようになった後、約Ｑ₀−ｋ_{1 1} Ｑ₄に等しい前記ｆ´（７）を計算し、 （xxi）前記中間値Ｑ₁、Ｒ₆が利用できるようになった後、約Ｑ₁＋ｋ₁₂ Ｒ₆（ここで、ｋ₁₂は約（１／２）（２＋（２＋２^1/2）^1/2）^1/2である）に等 しい前記ｆ´（１）を計算し、 （xxii）前記中間値Ｑ₁、Ｒ₆が利用できるようになった後、約Ｑ₁＋ ｋ₁₂Ｒ₆に等しい前記ｆ´（６）を計算し、 （xxiii）前記中間値Ｑ₂、Ｑ₅が利用できるようになった後、約Ｑ₂＋ ｋ₁₃Ｑ₅（ここで、ｋ₁₃は約２^-1/2（２−（２＋２^1/2）^1/2）^1/2である）に等し い前記ｆ´（４）を計算し、 （xxv）前記中間値Ｑ₃、Ｒ₇が利用できるようになった後、約Ｑ₃＋ｋ₁₂ Ｒ₇に等しい前記ｆ´（２）を計算し、 （xxvi）前記中間値Ｑ₃、Ｒ₇が利用できるようになった後、約Ｑ₃− ｋ₁₂Ｒ₇に等しい前記ｆ´（５）を計算する ことを特徴とする装置。 １０．第１乗算器入力部、第２乗算器入力部、加算器入力部および乗算 累算器出力部を有する乗算累算器と、 書き込みポートおよび読み出しポートを有するメモリと、 乗算累算器入力部から前記メモリの書き込みポートに通じる第１ 信号パスと、 第１、第２のマルチプレクサ入力部およびマルチプレクサ出力部 を有するマルチプレクサと、 マルチプレクサ出力部から前記乗算累算器の第１乗算器入力部に 通じる第２信号パスと、 前記マルチプレクサのマルチプレクサ出力部から前記乗算累算器 の加算器入力部に通じる第３信号パスと、 前記メモリの読み出しポートから第１マルチプレクサ入力部に通 じる第４信号パスと、 前記メモリに読み出し、書き込みアドレスおよび書き込み許可信 号を与え、前記マルチプレクサを制御するコントローラであり、、前記乗算累算 器の第２乗算器入力部に接続した出力部を有する係数ブロックを包含し、２の累 乗の平方根に等しい因数でスケーリングしたスケーリング済みの８ポイント一次 元逆離散余弦変換の１６回の評価を含む二次元８ポイント×８ポイント逆離散余 弦変換を演算するコントローラとを包含し、前記スケーリング済みの８ポイント 一次元逆離散余弦変換が離散余弦変換値Ｆ（０）−Ｆ（７）からの値ｆ´（０） −ｆ´（７）を有し、前記コントローラが次のように前記評価を実施する、すな わち、 （i）約Ｆ（０）＋Ｆ（４）に等しい中間値Ｐ₀を計算し、 （ii）約Ｆ（０）−Ｆ（４）に等しい中間値Ｐ₁を計算し、 （iii）約Ｆ（２）＋ｋ₁Ｆ（６）（ここで、ｋ₁は約２^1/2−１である ）に等しい中間値Ｐ₂を計算し、 （iv）約Ｆ（２）−ｋ₂Ｆ（６）（ここで、ｋ₂は約２^1/2＋１である ）に等しい中間値Ｐ₃を計算し、 （v）約Ｆ（１）＋ｋ₃Ｆ（７）（ここで、ｋ₃は約２^1/2（２＋２^1/2 ）^1/2−２^1/2−１である）に等しい中間値Ｐ₄を計算し、 （vi）約Ｆ（１）−ｋ₄Ｆ（７）（ここで、ｋ₄は約２^1/2（２＋２^1/2 ）^1/2＋２^1/2＋１である）に等しい中間値Ｐ₅を計算し、 （vii）約Ｆ（５）−ｋ₅Ｆ（３）（ここで、ｋ₅は約２^1/2（２−２^{1/ 2} ）^1/2＋２^1/2−１である）に等しい中間値Ｐ₆を計算し、 （viii）約Ｆ（５）−ｋ₆Ｆ（３）（ここで、ｋ₆は約２^1/2（２−２^{1 /2} ）^1/2−２^1/2＋１である）に等しい中間値Ｐ₇を計算し、 （ix）前記中間値Ｐ₀、Ｐ₂が利用できるようになった後、約Ｐ₀＋ｋ₇ Ｐ₂（ここで、ｋ₇は約２^-1/2（２＋２^1/2）^1/2である）に等しい中間値Ｑ₀を計 算し、 （x）前記中間値Ｐ₀、Ｐ₂が利用できるようになった後、約Ｐ₀−ｋ₇ Ｐ₂に等しい中間値Ｑ₂を計算し、 （xi）前記中間値Ｐ₁、Ｐ₃が利用できるようになった後、約Ｐ₁＋ｋ₈ Ｐ₃（ここで、ｋ₈は約２^-1/2（２−２^1/2）^1/2である）に等しい中間値Ｑ₁を計 算し、 （xii）前記中間値Ｐ₁、Ｐ₃が利用できるようになった後、約Ｐ₁−ｋ₈ Ｐ₃に等しい中間値Ｑ₃を計算し、 （xiii）前記中間値Ｐ₄、Ｐ₆が利用できるようになった後、約Ｐ₄＋ ｋ₉Ｐ₆（ここで、ｋ₉は約−（２＋２^1/2）^1/2＋２^1/2＋１である）に等しい中間 値Ｑ₄を計算し、 （xiv）前記中間値Ｐ₄、Ｐ₆が利用できるようになった後、約Ｐ₄−ｋ₉ Ｐ₆に等しい中間値Ｑ₆を計算し、 （xv）前記中間値Ｐ₅、Ｐ₇が利用できるようになった後、約Ｐ₅＋ｋ_{1 0} Ｐ₇（ここで、ｋ₁₀は約（２＋２^1/2）^1/2＋２^1/2＋１である）に等しい中間値 Ｑ₅を計算し、 （xvi）前記中間値Ｐ₅、Ｐ₇が利用できるようになった後、約Ｐ₅−ｋ₁₀ Ｐ₇に等しい中間値Ｑ₇を計算し、 （xvii）前記中間値Ｑ₆、Ｑ₇が利用できるようになった後、約Ｑ₆＋ ｋ₃Ｑ₇に等しい中間値Ｒ₆を計算し、 （xviii）前記中間値Ｑ₆、Ｑ₇が利用できるようになった後、約Ｑ₆− ｋ₃Ｑ₇に等しい中間値Ｒ₇を計算し、 （xix）前記中間値Ｑ₀、Ｑ₄が利用できるようになった後、約Ｑ₀＋ｋ₁₁ Ｑ₄（ここで、ｋ₁₁は約２^-1/2（２＋（２＋２^1/2）^1/2）^1/2である）に等しい 前記ｆ´（０）を計算し、 （xx）前記中間値Ｑ₀、Ｑ₄が利用できるようになった後、約Ｑ₀−ｋ_{1 1} Ｑ₄に等しい前記ｆ´（７）を計算し、 （xxi）前記中間値Ｑ₁、Ｒ₆が利用できるようになった後、約Ｑ₁＋ｋ₁₂ Ｒ₆（ここで、ｋ₁₂は約（１／２）（２＋（２＋２^1/2）^1/2）^1/2である）に等 しい前記ｆ´（１）を計算し、 （xxii）前記中間値Ｑ₁、Ｒ₆が利用できるようになった後、約Ｑ₁＋ ｋ₁₂Ｒ₆に等しい前記ｆ´（６）を計算し、 （xxiii）前記中間値Ｑ₂、Ｑ₅が利用できるようになった後、約Ｑ₂＋ ｋ₁₃Ｑ₅（ここで、ｋ₁₃は約２^-1/2（２−（２＋２^1/2）^1/2）^1/2である）に等し い前記ｆ´（４）を計算し、 （xxv）前記中間値Ｑ₃、Ｒ₇が利用できるようになった後、約Ｑ₃＋ｋ₁₂ Ｒ₇に等しい前記ｆ´（２）を計算し、 （xxvi）前記中間値Ｑ₃、Ｒ₇が利用できるようになった後、約Ｑ₃− ｋ₁₂Ｒ₇に等しい前記ｆ´（５）を計算する ことを特徴とする装置。 １１．請求の範囲第１０項記載の装置において、 段階（i）および（ii）を同時に実施し、 段階（ix）および（x）を同時に実施し、 段階（xi）および（xii）を同時に実施し、 段階（xiii）および（xiv）を同時に実施し、 段階（xv）および（xvi）を同時に実施し、 段階（xvii）および（xviii）を同時に実施し、 段階（xix）および（xx）を同時に実施し、 段階（xxi）および（xxii）を同時に実施し、 段階（xxiii）および（xxiv）を同時に実施し、 段階（xxv）および（xxvi）を同時に実施する ことを特徴とする装置。 １２．請求の範囲第１０項または第１１項記載の装置において、前記中 間結果が、その後の少なくとも３つのサイクルが完了するまで使用されないこと を特徴とする方法。 １３．請求の範囲第１０項または第１１項記載の装置において、前記一 次元逆離散余弦変換のうちの８つの各々について、８つのメモリ場所を使用して 前記離散余弦変換値Ｆ（０）−Ｆ（７）および前記中間結果を保持することを特 徴とする装置。 １４．請求の範囲第１０項または第１１項記載の装置において、前記一 次元逆離散余弦変換のうちの８つの各々について、８つのメモリ場所を使用して 前記中間値および前記逆離散余弦変換値ｆ´（０）−ｆ´（７）を保持すること を特徴とする装置。 １５．請求の範囲第１０項記載の装置において、前記第１、第３の信号 パスがこれらの信号パスを通る信号を実行するためのＸＯＲゲートのセットを包 含し、各ＸＯＲゲートが前記コントローラに接続した入力部を有することを特徴 とする装置。 １６．請求の範囲第１２項記載の装置において、 段階（vii）を段階（i）の後に実行し、 段階（v）を段階（vii）の後に実行し、 段階（iii）を段階（v）の後に実行し、 段階（xiii）を段階（iii）の後に実行し、 段階（xv）を段階（xiii）の後に実行し、 段階（ix）を段階（xv）の後に実行し、 段階（xi）を段階（ix）の後に実行し、 段階（xvii）を段階（xi）の後に実行し、 段階（xix）を段階（xvii）の後に実行し、 段階（xxi）を段階（xix）の後に実行し、 段階（xxv）を段階（xxi）の後に実行し、 段階（xxiii）を段階（xxv）の後に実行する ことを特徴とする装置。 １７．請求の範囲第１１項記載の装置において、前記第１信号パスが前 記第３信号パスに接続した入力部を有する減算器を包含することを特徴とする装 置。 １８．請求の範囲第１０項記載の装置において、前記コントローラが読 み出しカウンタおよび書き込みカウンタを包含し、前記メモリ読み出しアドレス が前記読み出しカウンタの出力部の組み合わせ関数であり、前記メモリ書き込み アドレスが前記書き込みカウンタの出力部の組み合わせ関数であることを特徴と する装置。 １９．請求の範囲第１８項記載の装置において、前記読み出しカウンタ の出力部の前記組み合わせ関数と前記書き込みカウンタの出力部の前記組み合わ せ関数が同じであることを特徴とする装置。 ２０．請求の範囲第１８項記載の装置において、前記読み出しカウンタ が、前記読み出しカウンタおよび前記書き込みカウンタが計数を行っている間の 前記書き込みカウンタの前方３つのカウントであることを特徴とする装置。 ２１．請求の範囲第１８項記載の装置において、前記係数ブロックが前 記読み出しカウンタに接続してあり、前記書き込みカウンタに接続していないこ とを特徴とする装置。 ２２．請求の範囲第１３項記載の装置において、前記一次元逆離散余弦 変換のうち８つの各々について、８つのメモリ場所が使用されて前記中間値およ び前記逆離散余弦変換値ｆ´（０）−ｆ´（７）を保持することを特徴とする装 置。