KR960014196B1 - 이차원 역 이산 코사인 변환(idct) 프로세서 - Google Patents

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Description

이차원 역 이산 코사인 변환(IDCT) 프로세서

제1는 종래의 연산 IDCT 프로세서의 개략 블록도.

제2도 (a)는 본 발명의 일실시예에 따른 8×8 이차원 프로세서의 블록도.

제2도 (b)는 제2도 (a)에 도시된 이차원 IDCT 프로세서의 동작 순서도.

제3도는 본 발명의 일실시예에 따른 9 포인트 일차원 IDCT 장치의 블록도.

제4도는 제3도에 도시된 부분 곱셈함(PPS) 디코더의 블록도.

제5도는 부분곱셈합의 파이프 라인 동작을 설명하기 위한 타이밍도.

제6도는 본 발명의 IDCT 프로세서를 단일칩으로 구현한 경우의 다이사진다.

본 발명은 이차원 역이산 코사인 변환(IDCT: inverse discrete cosine transform)프로세서에 관한 것으로, 특히 분산연산 구조를 이용한 디지털 HDTV용 고속 비데오 레이트 8×8 IDCT 프로세서에 관한 것이다.

용이한 VLSI 구현 및 우수한 압축성능으로 인하여 이산 코사인 변환(DCT: discrete cosine transform)프로세서 및 역이산 코사인 변환(IDCT: inverse DCT)프로세서가 많은 영상 압축 알고리즘에 널리 사용된다. JPEG, MPEG 및 CCITT H. 261와 같은 국제표준은 키 압축엔진으로서 DCT/IDCT 프로세서를 사용한다.

이 DCT/IDCT 프로세서의 이점은 DCT 동작 후에 대부분의 고주파 성분이 통상적으로 매우 작은 값들이라는 사실로부터 유래한다. 여기서 픽쳐 프레임은 8×8 블록들로 분할되며, 이들은 대부분 경우에 기본 사이즈이다. 이들 작은 값들은 다음의 양자화기(quantizer)에 의해 정수값으로 트렁케이트(truncate)된다. 이러한 양자화처리후에 대부분의 상수는 제로값으로 되고, 단지 비제로 값만이 후속 처리에 사용된다.

엔트로피 엔코더(entropy encoder)는 통상적으로 비데오 엔코더에서 양자화기 다음에 설치된다. 가변장 코딩방법(variable length coding scheme)이 이러한 엔트로피 엔코더에 사용되며, 이 엔트로피 엔코더는 손실없는 데이터 압축을 제공한다. 매우 높은 데이터 압축으로 이하여 많은 디지털 HDTV 제안들 또한 DCT베이스 하이브리드 알고리즘을 사용한다(참조: HDTV Advanced television for the 1990, McGraw-Hill, 1991).

일반적으로 DCT/IDCT 프로세서를 실현하기 위한 2개의 다른 접근방법이 있으며, 이들 고속 알고리즘 방법과 직접 실현방법이다.

상기한 고속 알고리즘 방법은 다음의 (1),(2) 그리고 직접 실현 방법은 다음의 (4),(5),(6),(7)에 각각 개시되어 있다.

(1) M.Vetterli and H. Nussbaument, Simple FFT and DCT Algorithms with reduced number of operations, Signal Processing, vol. 6, pp. 267-268, Aug. 1984.

(2) M.J. Narashima and A.M.Peterson, On the computation of the Discrete Cosine Transform,IEEE Trans. Commun., Vol.26,pp.934-946, Jun.1978.

(3) B.G.Lee, A new algorithm to compute the Discrete Cosine Transform,IEEE Trans. Accoust., Speech, Signal Processing, vol. ASSP-32, No.6,pp.145-146, Dec. 1984.

(4)F.Jutand.Z.J.Mou,. N. Demassiex. DCT architecture for HDTV,IEEE ISCAS 91, pp. 196-199. Jun. 1991.

(5) M.T.Sun, T.C. Chen and A.M.Gottlieb, VLSI implementation of 16×16 Discrete Cosine Transform,IEEE Trans. Circuit and System. Vol.36,No. 4, pp. 610-617, Apr. 1989.

(6) K.K.Char, I-FWang and C.L. Eldridge, VLSI implementation of a 2-D DCT in a compiler, IEEEEICASSP 91, pp. 1233-1236, My. 1991.

(7) S. Uramoto, Y. Inoue, A. Taksbstake, J. Takeda, Y.Yamashita, and M. Yoshimoto, A 100-MHz 2-D diseerete cosine transform core processor, IEEE Jour. of Solid- State Circuits, vol. 27,no. Apr. 1992.

상기한 고속 알고리즘은 버터플라이 구조를 갖고 있으며, 이는 하드웨어 승산기의 수를 최소로 하는 것을 가능하게 한다.

이러한 고속 알고리즘은 더 나은 대칭성과 더 작은 복잡성을 갖는 많은 VLSI 토프로지(topology)들이 제안되어 있다. 규칙적인 구조와 고속으로 인하여 고속 알고리즘이 저속 및 중혹인 경우에 사용될 수 있다. 이러한 고속 알고리즘의 한가지 단점은 하드웨어 승산기 및 누산기에 상대적으로 긴 비트 길이를 필요로 하는 것이다. 이는 승산기 수를 감축하면 계산상의 에러 누산이 발생될 수 있기 때문이다. 승산기 성능에 따라 고속 DCT 알고리즘의 동작속도가 결정되기 때문에 HDTV와 같은 초고속 응용의 경우에 대한 다인 면적은 크게 증가될 수 있다. HDTV급 속도를 갖는 다른 DCT 구조는 분산연산으로서, 이는 하드웨어 승산기를 사용하지 않는다.〔참조 상기 (5) acl (6)〕.

분산구조에 있어서 각 연산 동작은 대량 병렬처리를 갖는 비트 바이 비트 레벨로 이루어진다. 이 구조에 있어서, DCT/IDCT 식에서 승산은 ROM, 누산기 및 쉬프터를 가지고 행하여진다. ROM 내용의 인출(fetching), 가산 및 쉬프팅은 메인 클록에 동기하여 동작될 수 있기 때문에 각 승산/가산 동작에 비교적 긴 시간이 걸린다.

한편 제1도에는 종래의 분산 연산구조를 갖는 2차원 IDCT 프로세서가 개략 블록도로 도시되어 있다.

제1도에 도시된 2차원 IDCT 프로서서에는 로우 IDCT와 컬럼 IDCT용 2개의 일차원 IDCT프로세서(12,14)가 사용되며, 이들은 파이프라인 방식으로 동시에 동작된다. 전치 RAM(transposing RAM)(13)은 로우-컬럼 분해 방법(decomposition scheme)을 위한 버퍼로서 동작한다. 또한 부재번호 11은 입력버퍼, 15는 출력버퍼이다.

이러한 2차원 IDCT프로세서는 블록의 크기가 8×8인 단위 블록에 대한 코딩된 데이터를Y라고 할 때, 이 데이터 행렬 I에 대한 전치행렬(Y^t)가 1차원 IDCT된 결과 C^tY^t를 출력한다. 여기서 C는 이 예에서의 8×8역 이산 여현계를 의미하고, 윗첨자 t는 전치(transposing)를 뜻한다. 중간단계의 행렬(C^tY^t)는 전치 램(Random Access Memory)(13)으로 입력되어 YC 행렬을 출력한다. 그후 다시 1차원 IDCT(4)에 의해 YC행렬이 1차원 전지에서 C^tYC가 출력된다. 이 값은 2차원 IDCT를 수행한 것과 동일한 것이다. 이는 종래의 기술의 주종을 이루고 있는 것으로서 통칭 로우-컬럼 근사 방법으로 알려져 있다.

이러한 2차원 IDCT프로세서는 전치 RAM(13)을 사용하므로 처리속도 저하와 칩 크기가 증가되는 문제가 있다. 또한 8포인트 일차원 IDCT 프로세서를 구성할 때 부분 곱셈합을 얻기 위해 16개의 ROM을 사용하고 각 단마다 파이프 라인드 레지스터를 사용한다. 따라서 레지스터 및 ROM의 사용량이 증가되는 문제가 있다.

따라서 본 발명의 목적은 분산 연산과 파이프 라인 구조를 갖는 고속 이차원 역 이산 코사인 변환 프로세서를 제공하는 것이다.

본 발명의 제1특성에 따른면, 로우-컬럼 분해방법에 의한 N×N 매트릭스 입력데이타의 이차원 역 이산 코사인 변환(IDCT)프로세서에 있어서, 상기 입력데이타 매트릭스의 일차원 IDCT를 실행하기 위한 N×N 일차원 IDCT 처리장치와, 상기 일차원 IDCT된 매트릭스를 전치시키기 위한 트랜스포져로 구성되며, 상기 일차원 IDCT된 매트릭스의 전치 출력은 상기 N×N 일차원 IDCT 처리장치로 루프백 공급되며, 상기 루프백된 이차원 IDCT된 매트릭스의 전치 출력은 다시 상기 N×N 일차원 IDCT 처리장치와 트렌스포져를 거쳐 이차원 IDCT로서 출력되는 것을 특징으로 하는 이차원 IDCT프로세서가 제공된다.

본 발명의 2특성에 따르면, N×N 매트릭스 입력데이타를 일시적으로 기억하기 위한 입력버퍼수단, 상기 입력버퍼수단에 접속되어 상기 입력데이타에 대한 일차원 IDCT를 행하기 위한 N×N 일차원 IDCT 처리장치, 상기 IDCT 처리장치는 병렬 접속된 N개의 N×1IDCT장치로 구성되며, 상기 1차원 IDCT된 매트릭스를 전치시키기 위한 트랜스포져와, 상기 일차원 IDCT된 매트릭스의 전치출력은 상기 N×N 일차원 IDCT 처리장치로 루프백 되며, 상기 트랜스포져에 접속되어, 상기 루프백된 N×N 일차원 IDCT 처리장치와 트랜스포져를 거쳐 이차원 IDCT로서 발생된 출력데이타를 일시적으로 기억하기 위한 출력버퍼 수단으로 구성되는 것을 특징으로 하는 N×N 이차원 IDCT 프로세서가 제공된다.

먼저 본 발명에 다른 8포인트 일차원 IDCT를 구현하는데 기초된 알고리즘을 유도한다.

일반적으로 N포인트 일차원 IDCT에 대하여 다음 식을 이용한다. Ym이입력데이터 행렬이고, Xn을 일차원 IDCT된 결과라면

따라서 8포인트 1차원 IDCT에 대하여,

n=0에 대하여 식(1)을 전개하면,

따라서 다음과 같이 쓸 수 있다.

모든 8IDCT를 출력을 전개할 때 단지 12종류의 C55Y55+C_kY₁항들이 있는 것을 발견할수 있다. 이들 12항은 ROM을 가지고 실현된다. ROM의 번호 중간 변수(Z)를 다음과 같이 정의하면,

일차원 IDCT 출력(X)는 다음과 같이 다시 정리될 수 있다.

식(3)에서 가산이 ROM구조를 가지고 구현되므로 단지 식(4)와 식(5)의 가산/감산만이 존재한다. 중간 변수(Z)계산은 단지 ROM억세스 후에만 행하여지고, 한편 최종 IDCT 출력(X)계산은 IDCT출력단에서 행하여진다. 여기서 유의할 점은 종래의 분산연산에 있어서는 N×1 IDCT일 경우 2N개의 ROM이 사용되었으나, 본 발명의 경우에는 중복되는 부분 곱셈합을 제거하고, 상기 식(3)과 같이 단지 12개의 ROM으로 실현된다는 점이다(이 경우 N=8일 때).

한편 본 발명의 일실시예에 따른 이차원 IDCT 프로세서가 제2도(a)에 도시되어 있고, 이에 대한 동작 순서도가 제2도(b)에 도시되어 있다.

제2도(a)를 참조하면 본 발명의 이차원 IDCT프로세서는 64포인트 일차원 IDCT 처리장치(22)로 이루어진 단지 하나의 IDCT 장치만을 포함하고 있다.

제2도 (b)에 도시된 바와 같이 일단 로우 IDCT동작이 이러한 IDCT 처리장치(22)에 의해 실행되어 입력버퍼(21)로부터 인가된 입력데이타(Y)는 C^tY로 변환된다. 그후 다음의 컬럼 IDCT동작은 후에 설명되는 파이프라인 방식으로 동일한 IDCT 처리장치(22)에 의해 실행된다. 여기서 로우 및 컬럼 IDCT 사이의 전치동작은 하드와이어도 트랜스포져(hardwired transposer)(23)에 의해 행하여진다.

따라서 일차원 IDCT 변환된 Y^t도 된다. 전치된 Y^tC 값은 다시 1차원 IDCT 변환되어 CtYt로 된다. 그후 C^tY^tC 값은 트랜스포져(23)에 의해 다시 전치되어 C^tTC로 된후, 2차원 IDCT 출력(X)으로서 출력버퍼(24)로부터 얻어진다.

병렬구조와 하드와이드 전치로 인하여 잠재시간은 눈부시게 줄어들 수 있다. 이 하드와이어드 전치는 포스트가산/ 감산 동작의 일부로서 행한다. 따라서 어떤 부가적인 실리콘 영역과 시간지연도 이러한 정치 동작에 포함되지 않는다. 한편 종래의 IDCT 칩은 부가적인 실리콘 영역을 필요로하며 잠재시간을 증가시키는 전치 RAM을 사용하였다.

제3도에는 본 발명의 일실시예에 따른 8포인트 일차원 IDCT프로세서의 블록도가 도시되어 있다. 여기서 입력래치(LT₁)(31)와 2비트 병렬 포맷 프로세서(32)는 제2도의 입력버퍼(21)에 대응하며, 부분곱셈합(PPS: partial product sum) 디코더(33) 및 포스트 가산/감산은 일차원 IDCT 장치(22)에 대응하며, 출력래치(OT_i)(35)는 출력버퍼(24)에 대응한다. 입력데이타의 비트 길이는 12비트이고, 한편 출력데이타의 비트 길이는 9비트이다. 이들 비트 길이는 IEEE 표준 180-1990에 주어져 있는 것을 유의해야 한다. 또한 이러한 IDCT 장치를 갖는 스팀라인드 파이프라인 동작을 위해 입력버퍼에 두 개의 12×64 레지스터 뱅크를 갖고 있다. 하나의 12×64 레지스터 뱅크 출력이 일차원 IDCT 장치에 의해 구동되고 있는 동안, 다른 레지스터 뱅크는 사이클당 4픽셀을 갖는 입력 픽셀을 수신한다.

다음번 8×8 블록에서 레지스터 뱅크들이 스위칭된다. 한편 출력 버퍼 사이즈는 9×68레지스터로 감소될 수있다. 여기서 9×4레지스터가 9×64레지스터에 부가되며 이는 사이클당 4픽셀이 취출되고 64픽셀 테이타가 파이프 라인 방식으로 기억되기 때문이다. 본 발명의 IDCT프로세서는 이러한 8포인트 IDCT 장치의 8사본을 포함한다.

제4도에는 PPS 디코더의 상세블록도가 도시되어 있다. 2연속 비트가 2비트 병렬 포맷 프로세서(32)로부터 발생된다. 각각 2비트의 2입력 데이터인 4비트가 ROM어드레스로서 사용된다. 2ROM 내용이 식(4)에 표시된 바와 같은 본 발명 방법에 따라 가산/감산 블록(42)에서 계산된다. 가산 /감산블록(42)의 출력은 파이프라인드 레지스터(43)에 일시적으로 기억된다. 레지스터 출력은 가산기(44)에서 미리 2비트 우측 이동된 누산기(45)의 내용과 가산된다. 이러한 2비트 우측 동작은 본 발명의 2비트 결합 방법에 따른 것임에 주목해야 한다. 여기서 Y_i(^k)는 j번째 입력 픽셀의 최하위비트(LSB)로부터 k번째 비트이다. 2진 보수 입력 픽셀값을 위해 최상위 비트(MSB) 2비트에 대한 ROM 내용은 분리되어 처리되어야 한다. 따라서 ROM 내용의 총수는 32로 주어진다.

제5도에 부분 곱셈합의 파이프라인 동작을 설명하기 위한 타이밍도가 도시되어 있다. 3단 파이프 라인구조로 이루어진 PPS 블록은 로우 64 포인트 IDCT와 컬럼 64포인트 IDCT 처리마다 8클록이 소요된다. 이들 3파이트 라인단은 입력버퍼(31)로부터 2비트 병렬 포맷 프로세서(32)로, ROM(41) 억세스로부터 가산/감산 블록(42)으로, 그리고 파이프라인 레지스터(43)로부터 누산기(45)로 이다. 로우 IDCT의 비트 길이는 12비트이고, 컬럼 IDCT의 비트 길이는 16비트이므로 로우 IDCT에 6클록이 사용되고 컬럼 IDCT에 8클록이 사용된다.

컬럼 IDCT 동작을 위한 모든 64 데이터는 입력 버퍼로부터 데이터 판독후에 8클록내에 유용하다는 점에 유의해야 한다. 로우 IDCT 동작의 최종 2비트 누산이 종료되자 마자 하드와이어드 트랜스포져(hardwired transposer)(23)는 2비트 병렬 포맷 프로세서(32)에 컬럼 IDCT를 위한 16비트 데이터를 제공한다. 컬럼 IDCT동작은 풀 8클록을 소모하며, 이들은 클록당 2비트, 즉 16비트 데이터 길이에 의해 결정된다.

로우 IDCT 동작과 유사하게, 컬럼 IDCT의 모든 64포인트 데이터는 10클록후에 유용하다. 끝의 2클록운 다음번 로우 IDCT 동작과 오버랩될 수 있기 때문에 오버랩된 2클록은 최대 처리량에서는 명백하게 무시된다. 그러나 잠재시간(latency time)은 데이터 입력 16클록, 이차원 IDCT 18클록 및 데이터 출력 19클록의 합인 37클록으로서 주어진다. 여기서 데이터 출력을 위한 부가적인 3클록은 포스트 가산/감산, 출력 버퍼래치 및 최종 코드변환을 위한 것이다. 로우 IDCT와 컬럼 IDCT 동작 사이의 포스트가산/감산의 부가 클록은 LSD 2브트를 직접 인가함에 의해 무시될 수 있음에 유의해야 한다.

내부 블록의 비트 길이는 최적화되어 IEEE 표준 1180-1990의 IDCT 정밀도 규격을 만족하고 있다. ROM(41)이 비트길이는 24비트가 되도록 결정된다. 그후에 PPS 디코더(33)에서 가산/감산 블록(42)과 누산기(45)는 각각 오버플로우 보호를 위해 25비트와 26비트로 결정된다. 로우-컬럼 분해 절차동안 비트 길이를 최소화 하기 위하여 포스트 가산/감산으로부터 피드백된 데이터는 트렁게이트 되어야 한다.

표 I은 피드백 데이터의 비트 길이에 대한 IDCT 정밀도 성능을 보여준다. 우리가 제안한 ROM 어드레싱 방식의 우수(even number)제한으로 인하여 컬럼 IDCT 동작의 비트 길이는 16비트로 결정된다. 64포인트 컬럼 IDCT 동작후에 출력은 출력버퍼를 위해 9비트로 트렁케이트된다.

3단 파이프 라인 구조와 64 병렬 일차원 IDCT 장치를 통하여 로우-칼럼 분해에 걸리는 처리시간은 16클록이내에 이루어질수 있다. 이러한 처리속도 매칭을 위해 4IDCT 입력데이타가 입력버퍼에 동시에 기억된다. 즉. 모든 8×8IDCT 입력데이타를 래치하는데 16클록이 필요하다. 제한된 IDCT 프로세서는 50MHz 클록 주파수로 동작될 수 있으므로 200메가 클록 레이트가 얻어질수 있다. 유사하게 처리된 데이터 출력은 또한 8×8 픽셀에 대해 16클록이 소요된다.

본 발명은 예를 들어 120mm²코어 면적에 1.0μm 더블 메탈 CMOS프로세서로 하나의 칩으로 제조된다.

제6도는 제안된 IDCT의 다이사진을 보여준다. 스케닝 포맷은 지그재그 또는 규칙적인 좌에서 우 방식중 어느 하나로 될 수 있으며 입력데이타는 2진 보수 또는 스트레이트 포맷 중 어느 하나로 될 수 있다.

실험결과가 표 Ⅱ에 나타나 있다. 가산/감산 블록은 2진 룩-어헤드 구조로 구현되었으며, 125℃, 4.5V 동작 전압의 최악의 경우에 8.0 nesc 지연을 갖는다. 2비트 병렬 포맷 프로세서 앞에 있는 멀티플렉서, 포스트 가산/감산 블록, 하드와이어드 트랜스포져에 의해 결정되는 임계 경로 지연은 약 15.5 nesc로 주어질수 있다.

상기한 바와 같이 본 발명에 따르면 로우-컬럼 분해 절차를 위한 하드와이드 트랜스포져와 64병렬 1차원 IDCT 장치를 포함하는 분산 연산구조에 기초한 HDTV 레이트 IDCT 프로세서에 대한 신규한 토포로지를 제공한다. 종래의 분산 연산 IDCT 프로세서는 3단 파이프 라인 구조를 가지며 단지 12개의 상수 ROM을 포함한다. 따라서 최악의 경우의 처리속도는 미합중국의 어떤 디지털HDTV 제안의 경우에도 충분히 빠른 200메가 픽셀 레이트가 가능하다.

다음의 표 I에서 PMSE는 Partia Mean Square Error의 약자이며, OMSE는 Overall Mean Square Error, PME는 Partia Mean Error, OME는 Overall Mean Error의 약자이다. 그리고 상기 Overall이란 데스트 패턴이 전부 10,000블록(1블록은 8×8인데, 10,000블록 전체를 의미한다. 그리고 Partial의 의미는 10,000블록 전체에서 8×8픽셀 각 위치별로 값을 구하는 것을 의미한다. 즉 8×8 행렬에서 (1,1)위치에 있는 값을 전체 블록도에서 값을 추출하여 MSE와 ME를 구하는 것이다.

Claims (15)

1. 로우-컬럼 분해방법에 의한 N×N 매트릭스 입력데이타의 이차원 역이산 코사인 변환(IDCT)프로세서에 있어서, 상기 입력데이타 매트릭스의 일차원 IDCT를 실행하기 위한 N×N 일차원 IDCT 처리장치와, 상기 일차원 IDCT된 매트릭스를 전치시키기 위한 트랜스포져로 구성되며, 상기 일차원 IDCT된 매트릭스의 전치 출력은 상기 N×N 일차원 IDCT 처리장치로 루프백 공급되며, 상기 루프백된 일차원 IDCT된 매트릭스의 전치 출력은 다시 상기 N×N 일차원 IDCT 처리장치와 트랜스포져를 거쳐 이차원 IDCT로서 출력되는 것을 특징으로 하는 이차원 IDCT 프로세서.
2. 제1항에 있어서, 상기 입력 데이터 매트릭스를 교대로 수신하기 위한 1쌍의 레지스터 뱅크로 이루어진 입력버퍼를 더 포함하는 것을 특징으로 하는 이차원 IDCT 프로세서.
3. 제2항에 있어서, 직렬 비트 포맷으로 입력되는 상기 입력데이타 또는 상기 루프백된 일차원 IDCT된 매트릭스의 전치출력을 2비트 병렬 포맷으로 변환하기 위한 2비트 병렬 포맷 처리 수단을 더 포함하는것을 특징으로 하는 이차원 IDCT 프로세서.
4. 제3항에 있어서, 상기 N×N 일차원 IDCT 처리장치는 N개의 일차원 IDCT 장치로 구성되며, 상기 N×1일차원 IDCT 장치는, 부분 곱셈함을 발생하기 위한 N개의 부분 곱셈합 디코더와, 상기 각 부분곱셈합디코더에 접속되어 상기 부분 곱셈합에 대한 가산/감산을 행하기 위한 포스트 가산/감산 수단으로 구성되는 것을 특징으로 하는 이차원 IDCT 프로세서.
5. 제4항에 있어서, 상기 N개의 부분 곱셈합 디코더는, 상기 1비트 병렬 포맷 처리수단으로부터 발생된 2비트의 2입력 데이터에 의해 어드레싱 되며, 각 어드레스에 대응한 미리 결정된 IDCT를 위한 부분곱셈합 값이 기억되어 있는 다수의 ROM과, 상기 다수의 ROM 중 2개의 ROM에 접속되어 ROM의 출력값을 가산/감산을 행하는 다수의 가산/감산 수단과, 상기 다수의 가산/감산 수단에 저속된 N개의 파이프라인 레지스터와, 상기 각 레지스터의 출력과 미리 2비트 우측 이동된 전번 레지스터의 출력을 가산하기 위한 N개의 가산기와, 상기 각 가산기의 출력을 누산하여 부분곱셈합을 출력하는 N개의 누산기로 구성되는 것을 특징으로 하는 이차원 IDCT 프로세서.
6. 제5항에 있어서, N이 8일 때, 상기 ROM은 서로 다른 부분곱셈합 값을 기억하도록 12개로 구성되는 것을 특징으로 하는 이차원 IDCT 프로세서.
7. 제5항에 있어서의, N개의 부분곱셈합 디코더는 3단 파이프 라인 구조로 이루어진 것을 특징으로 하는 이차원 IDCT 프로세서.
8. N×N 매트릭스 입력데이타를 일시적으로 기억하기 위한 입력버퍼수단, 상기 입력버퍼수단에 접속되어 상기 입력데이타에 대한 일차원 IDCT를 행하며, 병렬 접속된 N개의 N×1 일차원 IDCT장치로 구성되는 N×N 일차원 IDCT 처리장치, 상기 1차원 IDCT된 매트릭스를 전치시키기 위한 트랜스포져와, 상기 일차원 ITDT된 매트릭스의 전치출력은 상기 N×N 일차원 IDCT 처리장치로 루프백되며, 상기 트랜스포져에 접속되어, 상기 루프백된 N×N 일차원 IDCT 처리장치와 트랜스포져를 거쳐 이차원 IDCT로서 발생된 출력 데이터를 일시적으로 기억하기 위한 출력버퍼 수단으로 구성되는 것을 특징으로 하는 이차원 IDCT 프로세서.
9. 제8항에 있어서,상기 각 N×1 일차원 IDCT장치는 3단 파이프 라인 구조와 분산연산 구조로 이루어진 것을 특징으로 하는 이차원 IDCT 프로세서.
10. 제9항에 있어서, 상기 각 N×1 일차원 IDCT장치는, 상기 입력데이타 또는 상기 루프백된 일차원 IDCT된 매트릭스의 전치출력을 2비트 병렬 포맷으로 변환하기 위한 2비트 병렬 포맷 처리기와, 상기 2비트 병렬 입력에 따라 미리 결정된 부분 곱셈합 값을 출력하는 다수의 ROM과, 상기 ROM의 출력값을 가산/감산을 행하는 다수의 가산/감산 수단과, 상기 다수의 가산/감산 수단에 접속된 N개의 파이프라인 레지스터와, 상기 각 레지스터의 출력과 미리 2비트 우측이동된 전번 레지스터의 출력을 가산하기 위한 N개의 가산기와, 상기 각 가산기의 출력을 누산하여 부분 곱셈합믈 출력하는 N개의 누산기와, 상기 부분곱셈합에 대한 포 가산/감산을 수행하기 위한 수단(상기 포스트 가산/감산 수단의 출력은 일차원 IDCT 값을 나타냄)으로 구성되는 것을 특징으로 하는 N×N 이차원 IDCT 프로세서.
11. 제10항에 있어서, 상기 3파이프 라인단은 상기 입력버퍼로부터 2비트 병렬 포맷 처리기로, 상기 ROM억세서로부터 가산/감산 블록으로, 그리고 상기 파이프 라인드 레지스터로부터 누산기로 인 것을 특징으로 하는 N×N 이차원 IDCT 프로세서.
12. 제10항에 있어서, 상기 포스트 가감/감산 수단으로부터 루프백되는 출력데이타는 비트 길이를 최소화하기 위하여 트렁게이트되는 것을 특징으로 하는 N×N 이차원 IDCT 프로세서.
13. 제10항에 있어서, 상기 N이 8일때, 상기 ROM의 총수는 12인것을 특징으로 하는 N×N 이차원 IDCT프로세서.
14. 제8항에 있어서, 상기 입력버퍼 수단은 상기 입력 데이터 매트릭스를 교대로 수신하기 위한 1쌍의 레지스터 뱅크로 구성되는 것을 특징으로 하는 N×N 이차원 IDCT 프로세서.
15. 제8항에 있어서, 상기 트랜스포져는 하이와이드 전치 처리기로 이루어진 것을 특징으로 하는 N×N 이차원 IDCT 프로세서.