KR950009419A - 이차원 역 이산 코사인 변환(idct)프로세서 - Google Patents

Abstract

분산 연산 구조(distributed arithmetic architecture)를 사용한 고속 비데오 레이트 8×8 IDCT프로세서가 제시된다. 64포인트 1차원 IDCT처리장치는 9클록 사이클 내에서 동시에 동작된다. 각 장치마다 이들 64풀 병렬장치와 3단 파이프 라인 구조를 갖는 경우 본 발명에 따른 IDCT구조의 잠재시간(latency time)은 단지 37사이클이다. 또한 IDCT상수를 포함하는 ROM뱅크는 클록당 2픽셀 비트를 인가하는 것에 의해 12개로 최소화한다.

본 발명은 120㎟다이 면적에 1.0㎛더블 메탈 CMOS프로세스에 의해 하나의 VLSI로 제조되어, 5V동작 전압에서 약 3W, 50MHz마스터클록 주파수로 동작된다. 임계경로지연(critical path delay)이 15.5nsec로 주어지므로 본 발명의 칩은 디지탈 HDTV용으로 충분한 속도를 갖는다.

Description

이차원 역 이산 코사인 변환(IDCT)프로세서

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도 (A)는 본 발명의 일실시예에 따른 8×8이차원 IDCT프로세서의 개략 블록도,

제2도 (B)는 제2도 (A)에 도시된 이차원 IDCT프로세서의 동작 순서도,

제3도는 본 발명의 일실시예에 따른 8포인트 일차원 IDCT장치의 블록도,

제4도는 제3도에 도시된 부분 곱셈함(PPS)디코더의 블록도.

Claims (15)

1. 로우-컬럼 분해방법에 의한 N×N 매트릭스 입력데이타의 이차원 역이산 코사인 변환(IDCT)프로세서에 있어서, 상기 입력데이타 매트릭스의 일차원IDCT를 실생하기 위한 N×N 일차원IDCT처리장치와, 상기 일차원IDCT된 매트릭스를 전치시키기 위한 트랜스포져로 구성되며, 상기 일차원 IDCT된 매트릭스의 전치 출력은 상기 N×N 일차원 IDCT 처리장치로 루프백 공급되며, 상기 루프백된 일차원 IDCT된 매트릭스의 전치출력은 다시 상기 N×N일차원 IDCT처리장치와 트랜스포져를 거쳐 이차원 IDCT로서 출력되는 것을 특징으로 하는 이차원 IDCT프로세서.
2. 제1항에 있어서, 상기 입력 데이타 매트릭스를 교대로 수신하기 위한 1쌍의 레지스터 뱅크로 이루어진 입력 버퍼를 더 포함하는 것을 특징으로 하는 이차원 IDCT프로세서.
3. 제2항에 있어서, 직렬 비트 포맷으로 입력되는 상기 입력 데이타 또는 상기 루프백된 일차원 IDCT된 매트릭스의 전치출력을 2비트 병렬 포맷으로 변환하기 위한 2비트 병렬 포맷 처리 수단을 더 포함하는 것을 특징으로 하는 이차원 IDCT프로세서.
4. 제3항에 있어서, 상기 N×N일차원 IDCT처리장치는 N개의 N×1일차원 IDCT장치로 구성되며, 상기 N×1일차원 IDCT장치는, 부분곱셈합을 발생하기 위한 N개의 부분곱셈합 디코더와, 상기 각 부분곱셈합 디코더에 접속되어 상기 부분 곱셈합에 대한 가산/감산을 행하기 위한 포스트 가산/감산 수단으로 구성되는 것을 특징으로 하는 이차원 IDCT프로세서.
5. 제4항에 있어서, 상기 N개의 부분 곱셈합 디코더는, 상기 1비트 병령 포맷 처리수단으로 부터 발생된 2비트의 2입력 데이타에 의해 어드레싱 되며, 각 어드레스에 대응한 미리 결정된 IDCT를 위한 부분곱셈합 값이 기억되어 있는 다수의 ROM과, 상기 다수의 ROM중 2개의 ROM에 접속되어 ROM의 출력값을 가산/감산을 행하는 다수의 가산/감산 수단과, 상기 다수의 가산/감산 수단에 저속된 N개의 파이프 라인 레지스터와, 상기 각 레지스터의 출력과 미리 2비트 우측이동된 전번 레지스터의출력을 가산하기 위한 N개의 가산기와, 상기 각 가산기의 출력을 누산하여 부분곱셈합을 출력하는 N개의 누산기로 구성되는 것을 특징으로 하는 이차원 IDCT프로세서.
6. 제5항에 있어서, N이 8일때, 상기 ROM은 서로 다른 부분곱셈합 값을 기석하도록 12개로 구성되는 것을 특징으로 하는 이차원 IDCT프로세서.
7. 제5항에 있어서, N개의 부분곱셈합 디코더는 3단 파이프 라인 구조로 이루어진 것을 특징으로 하는 이차원 IDCT프로세서.
8. N×N매트릭스 입력 데이타를 일시적으로 기억하기 위한 입력버퍼수단, 상기 입력버퍼수단에 접속되어 상기 입력데이타에 대한 일차원 IDCT를 행하며, 병렬 접속된 N개의 N×1일차원 IDCT장치로 구성되는 N×N일차원 IDCT처리장치, 상기 1차원 IDCT된 매트릭스를 전치시키기 위한 트랜스포져와, 상기 일차원 IDCT된 매트릭스의 전치출력은 상기 N×N일차원 IDCT처리장치로 루프백 되며, 상기 트랜스포져에 접속되어, 상기 루프백된 N×N일차원 IDCT처리장치와 트랜스포져를 거쳐 이차원 IDCT로서 발생된 출력 데이타를 일시적으로 기억하기 위한 출력버퍼 수단으로 구성되는 것을 특징으로 하는 N×N이차원 IDCT프로세서.
9. 제8항에 있어서, 상기 각 N×1일차원 IDCT장치는 3단 파이프라인 구조와 분산연산 구조로 이루어진 것을 특징으로 하는 N×N이차원 IDCT프로세서.
10. 제9항에 있어서, 상기 각 N×1일차원 IDCT장치는, 상기 입력 데이타 또는 상기 루프백된 일차원 IDCT된 매트릭스이 전치출력을 2비트 병렬 포맷 처리기와, 상기 2비트 병렬 입력에 따라 미리 결정된 부분 곱셈합 값을 출력하는 다수의 ROM과, 상기 ROM의 출력값을 가산/감산을 행하는 다수의 가산/감산 수단과, 상기 다수의 가산/감산 수단에 접속된 N개의 파이프라인 레지스터와, 상기 각 레지스터의 출력과 미리 2비트 우측이동된 전번 레지스터의 출력을 가산하기 위한 N개의 가산기와, 상기 각 가산기의 출력을 누산하여 부분 곱셈합을 출력하는 N개의 누산기와, 상기 부분곱셈합에 대한 포슬 가산/감산을 수행하기 위한 수단(상기 포스트가산/감산 수단의 출력은 일차원 IDCT값을 나타냄)으로 구성되는 것을 특징으로 하는 N×N이차원 IDCT프로세서.
11. 제10항에 있어서, 상기 3파이프 라인단은 상기 입력버퍼로 부터 2비트 병렬 포맷 처리기로, 상기 ROM억세스로부터 가산/감산 블록으로, 그리고 상기 파이프 라인드 레지스터로부터 누산기로 인 것을 특징으로 하는 N×N이차원 IDCT프로세서.
12. 제10항에 있어서, 상기 포스트 가산/감산 수단으로부터 루프백되는 출력 데이타는 비트 길이를 최소화하기 위하여 트렁크게이트 되는 것을 특징으로 하는 N×N 이차원 IDCT프로세서.
13. 제10항에 있어서, 상기 N이 8일때, ROM의 총수는 12인것을 특징으로 하는 N×N이차원 IDCT프로세서.
14. 제8항에 있어서, 상기 입력버퍼 수단은 상기 입력 데이타 매트릭스를 교대로 수신하기 위한 1쌍의 레지스터 뱅크로 구성되는 것을 특징으로 하는 N×N이차원 IDCT프로세서.
15. 제8항에 있어서, 상기 트랜스포져는 하드와이어드 전치 처리기로 이루어진 것을 특징으로 하는 N×N이차원 IDCT프로세서.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.