JPH02504682A - 変換処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ”変換処理回路” 本発明は、特に、しかしながら排他的ではなく、フリー二変換を実行するｔ：め に有利である変換処理回路に関する。

７リー二変換は、信号処理技術において多くのアプリケーションを有し、変数、 関数及びデータを第１の領域から第２の領域へ変換するために用いられるアルゴ リズムであって、そのアルゴリズムの逆は逆変換を実行する。フリー二変換の離 散表現は次式の方程式によって与えられ、ここで、ｘ　（ｋ）、に＝０．１，２ ．、、Ｎ−１゜は第１の領域における複数の複素標本点を表し、Ｎは標本点の数 であり、Ｘ　（ｎ）、ｎ＝ｏ、、、Ｎ−１，は第２の領域Ｉ：おける変換された 点を表す。

この逆変換は、次式のようになる。

後の説明を簡単にする目的のためＩ；、第１の領域は時間領域に選択され、第２ の領域は周波数領域に選択される。

ＦＦＴは１９６５年に導出され、Ｎ点の変換を実行するために実行するために必 要な算術演算の数を減少させる。ＦＦＴはいまや、フィルタリング、たたみ込み 、相関、スムージング、及び他の信号処理技術のだめの効率的なアルゴリズムの 基礎を形成している。この変換はまた、スペクトルアナライザー及びソナーアレ イビーム形成装置において用いられる装置などの信号プロセッサの演算において 用いられる。

Ｎ個の標本点を受は取り、”ビット逆転順序（ｂｉｔ　ｒｅｖｅｒｓｅｄｏｒｄ ｅｒ）”で上記標本に対応するＮ個の変換された点を生成する多くのＦＦＴプロ セッサが提案されている。このビット逆転順序は、変換された点が原本点が受は 取られる順序と同一の順序で生成されないことを意味しており、例えば、Ｎ−４ に対して、ｘ　（０）　、　ｘ（１）、ｘ　（２）、ｘ　（３）が受は取られた とき、Ｘ　（０）　、　Ｘ　（２）、Ｘ（１）、Ｘ（３）がそれぞれ生成される 。

いったん多くの点が変換されたならば、変換された点を予め決められた周波数応 答で乗算した後、その結果を逆ＦＦＴを用いて時間領域における多くの出力点に 逆変換することがしばしば所望される。

このことは、リアルタイムな複数の信号に対する応答の効果を決定させかつ正確 な周波数応答をリアルタイムな信号に適用することを可能ｌ；する。しかしなが ら、これを行なうために、逆ＦＦＴ　（ＩＦＦＴ）を実行するために独立しＩ； 処理装置が通常必要とされ、変換された複数の点のビット逆転順序を、この複数 の点を周波数応答に適用させる前に修正する必要がある。この応答の適用の後に 生成される複数の点はＩＦＦＴ処理装置によって変換され、それによって発生さ れた変換された点は時間領域にあり、この応答のリアルタイムの効果を表してい る。しかしながら、時間領域にける変換された点はビット逆転順序で生成され、 再び、ある調整処理を、リアルタイムな信号の自然な順序の表現を生成するよう に実行する必要がある。とって代わって、上記の手順を実行する際、周波数応答 はそのビットが逆転され、ＦＦＴプロセッサのビットが逆転された出力に適用さ れ、その結果がＩＦＦＴ処理装置に入力される前に再び順序づけしてもよいが、 その１％後の結果はいまだビット逆転順序で現れるてあろう。

上記ヒント逆転の問題はまたＦＦＴ以外の変換を実行する際に生し、この問題を 解決することができる一般的な変換処理回路を提供することが所望される。

上記で議論されたビット逆転の問題と異なる、公知のＦＦＴプロセッサと関連す る別の問題は、ＦＦＴプロセッサに対するアプリケ−／ヨンの範囲かそれらの演 算速度によって制限されるということである。演算速度を高めるためには、例え はパイプライン技術を用いることによって、Ｎ個の点の変換を実行する際に平行 して、できるたけ多くの演算を実行することが所望される。公知のＦＦＴプロセ ッサはまた、ソフトウェアを用いた変換の複数のステップを制御することによっ て通常形成され、従って、速度及びサイスにおいて改善を得るために、ある予め 決められたＦＦＴアルゴリズムを実行するためにハードウェアで形成されるＦＦ Ｔプロセッサを提供する特表平：２−５０４６８２（３） ことがまた所望される。

公知のＦＦＴプロセッサと関連するもう１つの問題は、処理すべき標本点の数Ｎ が増加するにつれて、必要とされるメモリ領域の大きさがまた増太し、従って、 プロセッサを非実用的に大きくさせることなしにそのプロセッサ上に置くことが できるメモリの大きさは、変換可能な点の数を制限している。従って、最小の大 きさのメモリ領域を利用するプロセッサを発展させることが所望される。利用さ れるメモリ領域を減少させることはまた、コストを減少させかつ消費電力を改善 させる。

本発明によれは、 第１と第２の入力／出力端子と、 上記入力／出力端子の間に直列に接続される複数の処理回路とを備え、 ここで、上記第１の端子に第１の順序で入力され上記装置を逐次に通過するデー タは変換されて第２の順序で上記第２の端子に出力され、上記第２の端子に上記 第２の順序で入力され上記装置を逐次に通過するデータは変換されて上記第１の 順序で上記第１の端子に出力される変換処理回路が提供される。

好ましくは、上記処理回路は、データが上記回路を通過する方向を設定するため の手段を備える。

好ましくは、上記第１の順序は自然の順序であり、上記第２の順序はヒントが逆 転された順序である。

好ましくは、上記処理回路は、上記装置を直列に接続しかつ一端で上記第１の端 子に接続され他端で上記第２の端子に接続されるデータバスをさらに備え、 ここで、上記手段は、上記第１の端子ｌ二自然の順序で入力されるデータが上記 装置によって変換されビットが逆転された順序で上記第２の端子に出力される第 １の状態と、ヒフ）が逆転された順序で上記第２の端子に入力されたデータか上 記装置によって変換されて自然の順序で上記第１の端子に出力される第２の状態 に設定することができるバススイッチング手段を備える。

好ましくは、上記処理回路は、上記処理回路に７リアルに入力されるデータにつ いてＮ点のＦＦＴを実行することができ、上記データはＮ個の標本点を表し、Ｎ は２′に等しく、ここで、ｎはｌよりも大きい正の整数であり、 上記処理装置は、 上記データについてバタフライ演算を実行するためのｎ個の演算装置と、 上記データについて予め決められＩ；複素乗算を実行するための（ｎ−１）個の 乗算装置とを備え、上記乗算装置の１個は各隣接する対の上記演算装置の間に接 続され、 上記装置はそれぞれ、上記第１の端子に自然の順序で入力される上記データが上 記装置によって変換されてビットが逆転された順序で上記第２の端子に出力され る第１の状態と、ビットが逆転された順序で上記第２の端子に入力される上記デ ータが上記装置によって変換されて上記第１の端子に自然の順序で出力される上 記第２の状態に設定することができる上記パススイッチング手段を備える。

好ましくは、上記処理回路は、上記第１と第２の端子にそれぞれ接続されかつ上 記演算及び乗算装置に直列に接続される第１と第２の共役演算装置をさらに備え 、 ここで、イネーブルされるとき上記共役演算装置は、上記第１又は第２の端子か ら出力されるときの上記データがＮ点の逆ＦＦＴ　（ＩＦＦＴ）に従って上記回 路によって逆変換され、ディスエーブルされるとき上記データが上記ＦＦＴに従 って変換されるように、上記データを結合する。

本発明によれば、 前述の請求項の任意の１項記載の処理回路と、少なくとも１個の入力ポートと、 少なくとも１個の出力ボートと、 それぞれ２個の入力を有し、上記入力上に入力されるデータによって表される２ 個のオペランドを乗算する独立し！；複素乗算器と、上記独立した複素乗算器の １個の入力に接続される別の入力ポートと、 上記処理回路の上記第１又は第２の入力／出力端子、上記独立した複素乗算器の 上記少なくとも１個の入力ポート、又は出力から受信されるデータを、上記独立 した複素乗算器の少なくとも１個の出力ボート、他の入力、又は上記処理回路の 上記第１又は第２の入力／出力端子に伝送するマルチプレクサとを備える集積回 路がまｌ：提供される。

本発明によれば、変換処理回路のｔ；めに設けられ、演算装置にシリアルメモリ すれるデータについてＭ点のバタフライ演算を突丘するためｊ；適用される演算 装置であって、Ｍ／２個の標本点を表すデータを記憶するために適用されるシリ アルメモリと、 上記ソリアルメモリに接続される加算／減算器と、上記シリアルメモリが演算し 続けるべきＭ個の標本点のうち上記装置によって受信される第１のλ４／２個の 点を記憶し、次いで、上記第２のＭ／２個の点が第１のオペランドとして上記加 算／減算器に入力され、上記第１のＭ／２個の点が上記シリアルメモリから上記 加算／減算器に第２のオペランドとして出力される上記演算装置とを備え、上記 加算／減算器は上記第１と第２のオペランドについて加算及び減算演算を突丘し 、次いで、その結果の和と差は上記演算装置から出力される演算装置がまた提供 される。

本発明によれば、上記セルの１個から読み出されるデータが上記セルの上記１個 から横切る隣接する行と１個の列に設けられる上記セルのもう１つに書き込まれ るように行列で形成されるメモリセルのアレイを備え、 データの転送の方向は、そこに記憶されたデータを上記アレイのもう１つの最終 列に設けられる隣接する行におけるセルに転送する上記アレイの最終列に設けら れる上記行のセルを除いて、ある行の各セルに対して同一であるシリアルメモリ がまｔ；提供される。

本発明によれば、乗算器に同時に入力される２個の各データのストリームによっ て表される２個のオペランドを乗算するために適当なパイプライン乗算器であっ て、 て表され、ここで、上記乗算器は、上記オペランドの２個の係数を乗算するとき に、前の部分和を表すデータを部分積を表すデータに加算するとき符号ビットへ のオーバーフローを防止し新しい部分和を表すデータを発生するように符号の拡 張演算を突丘し、これによって、多数の上記部分積の和である最終の部分和が上 記２個の係数の上記積であるパイプライン乗算器がま１；提供される。

本発明の好ましい実施例について、添付の図面を参照して一例として以下ｌ；説 明する。ここで、 第１図は４個の標本点に適用された本発明に係るＦＦＴ処理回路が用いられるＦ ＦＴアルゴリスムの図式的な表示、第２図は１６個の標本点に適用された第１図 のアルゴリズムの図式的な表示、 第３図は本発明に係るＦＦＴ処理回路のブロック図、第４図は第３図のＦＦＴ処 理回路を備えた半導体チップのプロ・ンク図、 第５図は第３図のＦＦＴ処理回路のアプリケーションを示すプロツり図、 第６図はＦＦＴ処理回路の演算装置、乗算装置及び共役演算装置のブロック図、 第７図はＦＦＴ処理回路のバススイッチの図、第８図はＦＦＴ処理回路の演算装 置の関数ブロックのブロック図、第９図は第８図の関数ブロックのより詳細な図 、第１Ｏ図はＦＦＴ処理回路のシリアルメモリの図、第１１図はＭ２Ｏ図のシリ アルメモリのＲＡＭセルの回路図、第１２図は第１０図のシリアルメモリの変形 され？：ＲＡＭセルの回路図、 第１３図はＦＦＴ処理回路の共役演算装置の関数ブロックのブロック図、 第１４図はＦＦＴ処理装置の４点乗算装置の関数ブロックのブ０７り図、 第１５図はＦＦＴ処理装置の１６６点乗算装置関数ブロックのブロック図、 第１６図はＦＦＴ処理回路の２５６点乗算装置の関数ブロック、第１７図は第３ 図のＦＦＴ処理回路の複素乗算器と第４図のチップの図である。

ＦＦＴ処理装置の好ましい寅施例において用いられるＦＦＴアルゴリズムについ て、第１図及び第２図を参照して以下に簡単に説明する。

用いられるアルゴリズムは帰納的な基数分解に基礎をおいており、次式において 設定されるようにｎとｋを定義することによって、式（１）ｔ：おいて再び参照 されるＮ点の変換をまず最初に分解することによって得られる。

ｎ−ｎ＋ｒ＋＋ｎｏ　　　；　ｎｏ−０，１，、、（ｒ＋−１）；　ｎｌ−０， １−−−（ｒｚ　　１）　　　（３）ｋ−に＋ｒ２＋ｋｏ　　　；ｋｏ−０，１ １，−（ｒｚ−１）；に＋＝ｏ、１．０．（ｒ＋−１）　　　（４）式（３）及 び（４）において定義される代入を行なうことによって、同一の操作を実行した 後、上記変換を、次式ｌ；おいて定義されるように、３段階の処理として書き換 えることができる。

ＸＩ　（ｎＤｌ　ｋｏ）−Σ　ｘ　（ｋ＋＋　ｋｎ）　”ｅＸｐ（−ｊ　２　ｗ 　ｎｏｋ＋／　ｒ＋）Ｘ、（ｎｏ、に、）−ＸＩ　（ｎ、ｎ　ｋｏ）　・ｅＸｐ （−Ｊ　２ｔｎｏｋｏ／Ｎ）Ｘｉ（ｎｏ、ｎ＋）−ΣＸｒ　（ｎｏ、ｋａ）　・ ｅｘｐ　（−ｊ　２　ｗ　ｎ　＋ｋｏ／　ｒｚ）ｋ。

従って、元の変換は、算術演算の２つのステージと、複素乗算を含む１つのステ ージからなる３つのステージに分割される。式（５）から式（７）は、２５６点 の変換を１６点の２つの変換に有効的に分割することを可能にするＦＦＴアルゴ リズムを表す。このとき、このアルゴリズムを１６点の変換をさらに４点の変換 に分割することなどに適用することができる。

第１図はこのアルゴリズムがいかに４個の標本点ｘ　（０）　、　、　。

５：（３）に適用されるかを示している。まず最初に、例えばｘ　（０）十ｘ　 （２）及びｘ　（０）　−ｘ　（２）のように、第１の組の算術演算２が実行さ れる。次いで、この算術演算２の各結果がある適当な複素数で乗算される。乗算 演算４に続いて得られる複数の値は、最後の算術演算６に入力され、この算術演 算６は第１図において示されるようｌ二ビット逆転順序で変換された点Ｘ　（０ ）　、　、　、　Ｘ　（３）を生成する。上記算術演算２．６はバタフライ演算 として知られており、バタフライ装置として知られている演算装置によって実行 される。乗算４のｔこめに必要とされる複素数は複素ライドル（ｔｗｉｄｄｌｅ ）係数として知られ、上記乗算は複素ンイドル係数演算として知られている。

第２図において図示されたように、上記アルゴリズムを用いる１６点の変換は、 ４個のバタフライ演算ステージ８．１０．１２．１４の間に置かれた３個の複素 乗算ステージ１５，１８．２０を有する、４個のバタフライ演算ステージ８，１ ０，１２．１４を備える。

バタフライ演算ステージ８ｔ：おいて実行される各算術演算のｔ；めに、最小の 有効点ｘ（０）、、、ｘ（（Ｎ／２）　　ｌ）、は常に、この演算のオペランド を形成するために、最大の有効点ｘ　（Ｎ／２）−−、ｘ（Ｎ−１）と結合する 。同様に、含まれる複数の点に関して、ステージ１０．１２．１４において続く バタフライ演算のそれぞれのために、最小点は常に、第２図に図示されるように オペランドを形成するために最大の有効点と結合する。第１の演算ステージ８は １個の１６点のバタフライ演算を含み、第２のステージ１ｏは２個の８点のバタ フライ演算を含み、第３のステージ１２は４個の４点のバタフライ演算を含み、 最後のステージ１４は８個の２点のバタフライ演算を含む。

高速７−リニ変換処理装置３ｏは、第３図に図示されるように、２５６個の標本 点についてＦＦＴ又はＩ　ＦＦＴを実行することができる。ＦＦＴ回路３０は、 左側入力／出力端子３２と、右側入力／出力端子３４と、８個の演算装置３６と 、複素ライドル係数演算を実行するための７個の乗算装置３８と、１対の共役演 算装置４ｏとを備える。装置３６．３８．４０と端子３２．３４は４ビツトの双 方向データバス４２によって相互に接続される。装置３６，３．８゜４０は端子 ３２と３４の間に縦統に接続され、乗算装［３８は隣接する演算装置３６の間に 接続される。共役演算装置４ｏは端子３２゜３４の間であってかつ端子３２．３ ４に最も近い演算装置３６と端子３２．３４との間に接続される。

４ビツトのデータバス４２は、変換されるべき複素標本点を表すデータを伝送す るための２本のラインを含む。第１のラインは複素標本点の実数部を表すワード を伝送し、第２のラインは複素標本点の虚数部を表すワードを伝送する。バス４ ２の他の２本のラインは、バス４２上の複素標本点データを識別しかつ同期化さ せるために回路３０によって用いられるデータを搬送する。これらのラインの１ 本は、ある標本点を表すワードの最小位ビットが実数ラインと虚数ライン上に入 力されるときはいつでもハイであるワードラインである。ある標本点を表す実数 ワードと虚数ワードはそれぞれ常に実数ラインと虚数ライン上に同時に入力され る。ワードライン上の複数の信号は、実数ラインと虚数ライン上に現れるワード の始まりと終わりを決定するｊ；めに用いられる。第４のラインは、変換される べき一運の標本点のスタートを示すベクトルスタートラインである。

ベクトルスタートラインは、変換すべきＮ個の点の最初の複素標本点を表すワー ドが実数ライン及び虚数ライン上で存在するときはいつでもハイである。

演算装置３６はそれぞれ、装置３６に入力される複素標本点上でＭ点のバタフラ イ演算を実行するために適合している。装置３６は、加算／減算器４４と、上記 加算／減算器４４に接続されＭ／２個の標本点を記憶することができるシリアル メモリ４６とを備える。Ｍ点のバタフライ演算を実行する場合において、演算装 置３６に入力される第１のＭ／２個の標本点は遅延メモリ４６に記憶される。第 ２のＭ／２個の点、又は最大の有効点が装置３６及び加算／減算器４４に入力さ れるとき、記憶されたｈｑ７２個の最小の有効点が加算／減算器４４に出力され 、バタフライ演算が、複数の点、オペランドを形成する最小の有効点及び最大の 有効点上で逐次に実行される。

バタフライ演算の加算部の結果は演算装置３６から出方され、上記バタフライ演 算の減算部の結果がシリアルメモリ４６に入カサレル。

演算し続けるべき次のＭ個の点のうちの第１のへ４／２個の点が演算装置３６に 入力されるとき、減算部の結果はシリアルメモリ４６及び演算装置３６から出力 される。シリアルメモリ４６は、Ｍ点のバタフライ演算を実行する！；めに、正 確なオペランドが加算／減算器４４に入力されることを確実にする遅延メモリと して動作する。演算装置３６の演算は、複数の標本点が連続的に入力されるとき シリアルメモリ４６がすべて利用されかつ利用可能なメモリ領域の非効率的な使 用が生じず、上記メモリ４６はＭ点の演算中におけるただＭ／２個の点のみを記 憶するように行われる。

演算を実行するように形成され、次の装置３６は１２８点のバタフライ演算を実 行するように形成され、さらに次の６４点のバタフライ演算というように、２点 のバタフライ演算を実行するように形成される右側の端子３４ｔ：最も近い演算 装置３６まで形成されている。

従って、左側の端子３２Ｉ；最も近い装置３６のシリアルメモリ４６は１２８個 の複素標本点を記憶することができ、次の演算装置３６の遅延メモリ４６は６４ 個の標本点を記憶することができ、さらに次の３２個の標本点というように、１ 個の標本点を記憶することができる右側の端子３４に最も近い最後の演算装置３ ６のンリアルメモリ４６まで形成されている。

乗算装置３８はそれぞれ、装置３８に入力される標本点上でｎ個の点の複素ライ ドル係数演算を実行する。変数ｎは、乗算装置３８が入力される標本点に印加す ることができる明確なライドル係数の数として参照される。左側の端子３２に最 も近い乗算装置３８は４点のライドル係数演算を実行するように形成され、右側 の端子３４に向かう次の装置はそれぞれ、１６６点ライドル数演算、次の４点演 算、次の２５６点演算、次の２．４、及び１６点演算を実行するように形成され 、右側の端子３４に最も近い最後の乗算装置３８は４点ツイドル係数演算を実行 する。ＦＦＴ回路３０ｔ；おけるそれらの位置に依存して、乗算装置３８はそれ らの明確なライドル係数を、変換されるべきＮ個の点における複数の点の位置に 従って、ある予め決められた順序で入力される標本点に適用する。

特表千２−５０４６８２（１２） 共役演算装置４０は、装置４０に入力される複素標本点を共役化する。

装置３６．３８．４０のすべては、１つの状態におかれるときにデータを左側の 端子３２から右側の端子３４に伝送させ、まツ；もう１つの状態におかれるデー タを装置３６．３８及び４０を介して右側の端子３４から左側の端子３２に伝送 させるバススイッチを備える。各装置３６，３８．４０のバススイッチはまた、 バス４２上のデータを選択された装置３６．３８又は４０をバイパスさせること によって、装置３６．３８．．４０を有効的にディスエーブルすることを可能に する。

自然の順序で２５６個の複素標本点を高速フーリエ変換するために、バススイッ チは、複数の標本点が左側の端子３２に入力され、演算装置３６と乗算装置３８ の全てを逐次に通過し、ビット逆転順序で右側の端子３４に出力されるように設 定される。共役演算装置４０はバイパスされる。ビット逆転順序の状態にある標 本点を変換するためＩこ、これらは、左側の端子３４に入力され、右から左に演 算装置３６と乗算装置３８のそれぞれを逐次に通過し、左側の端子３２に出力さ れる。出力３２における複数の標本点は自然の順序で現れる。共役演算装置４０ は再びバイパスされる。それらの点が左側の端子３２から右側の端子３４に、又 はその逆に伝送されるかにかかわらず、それらの点は常に処理され、同一の方向 と方法で演算装置３６又は乗算装置３８（又はもしバイパスされないならば、共 役演算装置４０）を通過し、単に連続する装置３６．３８．４０の間の伝送方向 が変更される。

２５６個の標本点についてＩＦＦＴを実行するために、データが共役演算装置４ ０を備える装置３６．３８のすべてを通過する。左側の端子３２１：入力され装 置３６．３８．４０のすべてを逐次に通過するデータは逆変換され、右側端子３ ４においてビット逆転順序で出力される。右側の端子３４にビット逆転順序で入 力され右から左に装置３６．３８．４０のすべてを逐次に通過するデータは逆変 換され、左側の端子３２において自然の順序で出力される。１２８点のＦＦＴ又 はＩＦＦＴを実行するために、左側の端子３２に最も近い演算装置３６と乗算装 置３８をバイパスする必要があり、データは残りの装置３６．３８を通過し、も し逆変換が実行されるならば、共役演算装置４０を通過する。一般的に言えば、 ２５６よりも小さく２よりも大きくかつ２′（ｘは８よりも小さい整数である。

）に等しいＮ個の点の変換を実行するＩ；めには、Ｎよりも大きなＭ個の点のバ タフライ演算を実行する演算装置３６をバイパスする必要があり、バイパスされ る演算装置３６のそれぞれの右側に接続される乗算装置３８をまたバイパスする 必要がある。

従って、回路３０が上述のようｌ：、ビット逆転されｔ；データを変換された自 然の順序のデータに転送し、かつ自然の順序のデータを変換されたビット逆転さ れたデータに転送することができるので、回路３０は、上記で議論されたビット 逆転の問題を有効的に除去する。

上述されたワード及びベクトルスタートライ／の提供と、回路３０の装置３６， ３８．４０の形状及び配置は、回路３０をパイプラインされｔ；プロセッサとし て機能させ、公知のＦＦＴプロセッサに比較して回路３０の動作速度を高める。

演＃、装置３６の構造によって、回路３０において必要とさ１１るメモリ領域が 最小化される。

ＦＦＴ処理回路３０は好ましくは、第４図に図示されるように、半導体チップ５ ０において動作速度をさらに改善するように形成される。チップ５０は、シリア ルマルチプレクサ５２と、複素乗算器５４と、ＦＦＴ処理回路３０と、３個の入 力ポート５６，５８，６０、及び２個の出力ポートロ２．６４を備える。第２と 第３の入力ボート５８．６０と出カポ−１−６２，６４は２個の双方向人力／出 カポ−［・によって提供され、シリアルマルチプレクサ５２に接続される。シリ アルマルチプレクサ５２はＦＦＴ処理回路３０に接続され、変換のためにデータ を回路３０に通過させ、次いで、変換されたデータはマルチプレクサ５２に戻さ れて入力される。シリアルマルチプレクサ５２はまた、データが乗算器５４の第 １の入力６６に通過するように複素乗算器５４に接続される。乗算器５４の第２ の入力６８は第１の入力ポート５６に接続される。複素乗算器の出カフ（）は、 リアルマルチプレクサ５２に接続される。マルチプレクサ５２は、複素乗算器５ ４の第１の入力６６と、処理回路３０と、出力ポートロ２，６４に入力するだめ のデータを選択するように制御可能である。この選択は、乗算器５４によって出 力され、入力ボート５８又は６０を介して入力され、又は処理回路３０によって 出力されるデータに基づいてなされる。複素乗算器５４は、第１の入力６６に入 力されるデータを第１の入力ポート５６を介して第２の入力６８に入力されるデ ータで乗算し、その結果はその出力端子７０に転送される。

ＦＦＴ処理回路３０及びチップ５０の形状は、次の演算を比較的高速なレートで 実行することを可能にしている。

１、複素標本点ｘ　（ｋ）又はＸ　（ｎ）のベクトルについてそれぞれＦＦＴ又 はＩＦＦＴを実行する。

２、ベクトルｘ　（ｋ）又はＸ　（ｎ）を第１の入力ポート５６を介して入力さ れるある予め決められた複素ベクトルで乗算し、次いで、その結果について変換 、ＦＦＴ、又はＩＦＦＴを実行する。これはウィンドウィング演算として知られ ている。

３、ベクトルｘ　（ｋ）又はＸ　（ｎ）を変換し、次いで、その変換の結果をあ る予め決められた複素ベクトルで乗算する。

４．２個の複素ベクトルをともに乗算する。

特に、処理回路３０がチップ５０において用いられるとき、周波数応答、又はフ ィルタ関数Ｈ（ｎ）を、時間領域における複素標本点のベクトルｘ　（ｋ）に適 用することを可能にし、ベクトルｘ　（ｋ）上の周波数応答Ｈ（ｎ）の効果を示 す時間領域における結果のベクトル〜・（ｋ）を得ることができる。この演算は 第５図に図示され、ここて、自然の順序のベクトルｘ　（ｋ）は複素乗算器５□ １の第２の入力６６に入力される周波数領域におけるベクトルＸ　（ｎ）を生成 するために処理回路３０によって高速フーリエ変換され、一方、フィルタ関数Ｈ （ｎ）はまた第１の入力ライン６８を介して乗算器５４に入力される。次いで、 乗算Ｈ（ｎ）　・Ｘ　（ｎ）の結果は、自然の順序でベクトルｖ　（ｋ）を生成 するようにＩＦＦＴを実行する処理回路３０に入力される。フィルタ関数Ｈ（ｎ ）が乗算器５４にビ。

ト逆転順序で供給されるならば、任意のステージでデータを順序の並び換えをす る必要がなく、上記演算がパイプライン化される。第５図は２個の処理回路３０ を示してβす、上記演算のＦＦＴ及び夏ＦＦＴの両方を１個のチップ５０の処理 回路３０によって実行してもよい。

演算装置３６と、乗算装置３８と、共役演算装置４０はそれぞれ、上述のように 、パススイッチ７２と、第６図に図示されるように、４ビツトデータ入カライン ７６と４ビツトデータ出カライン７８を介してバススイッチ７２に接続される関 数ブロック７４とを備える。

関数ブロック７４は入力ライン７６上に入力されるデータについて装置３６．３ ８．４０において各バタフライ演算、ライドル係数演算、及び共役演算を実行し 、それらの演算の結果を出力ライン７８に出力させる。関数ブロック７４はまた 、これらの演算の１つの結果としてデータのオーバー７０−が生じるときはいつ でも内部的にラッチされるブロック７４におけるオーバーフローランチに接続さ れるオーバーフロー出カライン８０を備える。関数ブロック７４はまプ：、オー バーフローラッチをリセットするプニめに用いられるリセット入力ライン８２を 備える。

バススイッチ７２は、バス４２にそれぞれ接続される。左側と右側の端子８４． ８６を有する。バススイッチ７２はまた、３本の入力ラインと、バイパスライン ８８、スケールライン９０と、ディレクションライン９２を備える。バイパスラ イン８８の状態は、バス４２上のデータを関数ブロック７４に印加すべきが否か 、又はデータが関数ブロック７４をバイパスすべきか否かを決定する。ディレク ションライン９２の状態は、データを右側の端子８６を介して入力しかつ左側の 端子８４を介してバス４２に出力するべきが否が、又はデータを左側の端子８４ に入力しかつ右側の端子８６を介してデータバス４２上に出力するべきか否かを 決定する。スケールライン９０の状態は、バススイッチング装置７２に入力され るデータの値を、例えば入力される実数ワード及び虚数ワードの値を２で除算す ること！；よっである割合で減少させるか否かを決定する。

第７図においてより詳細に図示されるように、バススイッチ７２は３個のスイッ チングセル９４と、スイッチングセル９４にそれぞれ接続される上部と下部の４ ビツトのデータバス９６．９８と、スケール装置を内部に備えるバッファ１００ とを備える。上部バス９６はバススイッチ７２の左側の端子８４に接続され、下 部バス９８はバススイッチ７２の右側の端子８６に接続される。

第２のスイッチングセル９４ｂは、バッファ１００の入力１０２に接続され、デ ータを上部バス９６又は下部バス９８からバッファ１００に入力するために用い られる。第２のスイッチングセル９４ｂは２本の制御ラインＲＩＧＨＴＩＮＩ　 Ｏ６及びＬＥＦＴＩＮ　１０　Ｂによって制御される。　ＲＩＧＨＴＩＮＩ　Ｏ ６がハイであるとき、データは下部バス９８を介してバッファ１００に入力され 、ＬＥＦＴＩＮＩ　０８がハイであるとき、データが上部バス９６を介してバッ ファ！；入力される。

バッファ１００の出力１０４は、関数ブロック入力ライン７６と第１のスイッチ ングセル９４ｂに接続される。バッファ１００上に入力されるすべてのデータは その出力１０４上に出力される。バッファ１００におけるスケール装置は、スケ ール入力ライン９０がイネーブルされるとき作動される。作動されるとき、バッ ファ１００はバッファ１００に入力される実数ワード及び虚数ワードを２の係数 によって除算する。

関数ブロック出力ライン７８は第７図に示されるように第３のスイッチングセル ９４ｃに接続され、セル９４ｃは２本の制御ラインＦＵＮＣＴＲＩＧＨＴ　１１ ０　、　ＦＵＮＣＴＬＥＦＴ　ｌ　１２によッテ制御される。ＦＵＮＣＴＲＩＧ ＨＴｌｌｏ又はＦＵＮＣ丁ＬＥＦＴＩ　１２がハイであるときはいつでも、デー タは関数ブロック出力ライン７８かも受は入れられ、処理回路データバス４２を 通過する。もしＦＬＩＮＣＴＲＩ　ＧＨＴがハイであるならば、データは下部デ ータバス９０を通過し、もしＦＵＮＣＴＬＥＦＴがハイであるならば、データは 上部バス９６を通過する。データが関数ブロック入力ライン７８から受は入れら れるべきでなくかつ各関数ブロック７４がバイパスされるべきであるとき、第１ のスイッチングセル９４ａを制御する制御ライ″／−Ｔ）ＩＲＵＲＩＧ）ＩＴ　 １１４又はＴＨＲＵＬＥＦＴＩ　１６の１本がイネーブルされる。　Ｔ）ＩＲＵ ＲＩＧＨ丁１１４がハイであるとき、バッファ１００から出力されるデータが下 部バス９８を通過し、ＴＨＲＬＩＬＥＦＴ］１６がハイであるときバッファ１０ ０から出力されるデータが上部バス９６を通過する。上記スイッチングセル９４ の制御ライン１０６．１０８，１１０，１１２，１１４．１１６のだめの複数の ［−は、バイパスライン８８とディレクションライン９２の状態から得られる。

演算装置３６の関数ブロック７４ａは、第８図に図示されるように、シリアルメ モリ４６と、加算／減算器４４と、同期装置１２０とを備える。同期装置１２は 、関数ブロック入力ライン７６と関数ブロック出力ライン７８に接続され、加算 ／減算器４４とシリアルメモリ４６１；おけるデータの流れが制御ライン１２２ を用いて同期化されることを確実にしている。シリアルメモリ４６と、加算／減 算器４４と、同期装置１２０は、２ビツト入カライン１２４と２ビツト出カライ ン１２６によって相互に接続される。

加算／減算器４４は第９区により詳細に図示されるようＩ；、加算／減算器４４ の２ビツト入力ライン１２１ｍそれぞれ接続される１個の入力を有する減算器１ ３０と加算器１３２を備える。減算器ｌ３０と加算５８１３２の第２の入力はシ リアルメモリ４６の出力に接続される。加算／減算器４４はまた、制御ラインＦ ＩＲＳＴ　１３８によって制御される第１のスイッチ１３４と第２のスイッチ１ ３６Ｈ％ｔえる。ＦＩＲ５Ｔ１３８が１つの状態のとき、スイッチ１３４．１３ ６が第９図に図示されるようｔ二、加算／減算器４４の入力ライン１２４上に入 力されるデータをシリアルメモリ４６の入力ｔ：通過させかつシリアルメモリ４ ６ｔ＝記憶されるデータを加算／減算器４４の出力ライン１２６に出力するよう ｊ二股けられる。バタフライ演算が形成されるべきＭ個の点のうちの第１のＭ／ ２個の標本点が入カライン態にある。ＦＩＲＳＴ制御ライン１３８が相補の第２ の状態にあるとき、スイッチ１３４．１３６は、減算器１３０の出力をシリアル メモリ４６の入力に接続させかつ加算／減算器４４の出力ライン１２６を加算器 １３２の出力に接続させるような位置に設けられる。バタフライ演算が実行され るべきＭ個の点のうち第２の八り７２個の点が入力ライン１２４を介して入力さ れるとき、Ｆ　Ｉ　Ｒ５Ｔ制御ライン１３８がこの第２の状態におかれる。Ｍ個 の点のすべてがいったん加算／減算器４４に入力されたならば、ＦＩＲＳＴライ ン１３８は最初に述べた第１の状態に戻り、減算器１３０によって実行される複 数の減算の結果がシリアルメモリ４６から加算／減算器４４の出力ライン１２６ に出力される。ＦＩＲ５Ｔ制御ライン１３８の状態は同期装置１２０によって制 御される。

シリアルメモリ４６は第１０図に図示されるように、メモリセルであるｋＸＱの アレイ１３９を備え、それぞれは１ビツトのデータを記憶することができる。変 数ｋ及びΩはそれぞれ、メモリセルの行の数を表す整数と、メモリセルの列の数 を表す整数である。

アレイ１３９は主として、第１１図に図示されるようｊ：、標準のランダムアク セスメモリセル１４０を備える。ＲＡＭメモリセル１４０は、ＲＥＡＤライン１ ４２と、ＷＲＩＴＥライン１４４と、Ｂ］ＴＲＥＡＤライン１４６と、ＢＩＴＷ ＲＩＴＥライン１４８と、３個のＦＥＴ１５０．１５２，１５４とを備える。第 １のトラジスタ１５０のゲートはＲＥ、へＤライン１４２に接続され、そのドレ インはＢ　ＩＴＲＥＡＤライン１４６に接続され、そのソースは第２のトラジス タ１５２のドレインに接続される。第２のトラジスタ１５２はアースされたソー スを有し、そのゲートは第３のトラジスタ１５４のドレインに接続される。セル １４０７：：記憶される：ビーノトが第２のトラジスタ１５２のゲート上に記憶 される。第３のトラジスタ１５４はＷＲＩＴＥライン１４４に接続されるゲート と、ＢＩＴＷＲＩＴＥライン１４８に接続されるソースに接続される。ＷＲＩＴ Ｅラインがハイであるときはいつでも、１ビツトのデータはＢＩＴＷＲＩＴＥラ イン１４８を介してセル１４０に入力される。ＲＥＡＤライン１４２がハイであ るときはいつでも、セル１４０に記憶される１ビツトは、読み出し動作が実行さ れる前に予め充電されるＢＩＴＲＥＡＤライン１４６上に出力される。

メモリセル１４０は、１個のセル１４０のＢ　ＩＴＲＥＡＤライン１４６がその 上のセル１４０のＢＩＴＷＲＩＴＥライン１４８として動作するように、シリア ルメモリ４６のアレイ１３９において互いに接続される。１個のセル１４０のＲ ＥＡＤライン１４２はまた、′Ｒｉ＋＝述べた第１のセル１４０の左側に位置す るセル１４０のＷＲＩＴＥライン１４４として動作する。この相互接続は、シリ アルメモリ４６がシフトレジスタとして動作することを確実にしており、ここで 、１ビツトがセル１４０から読み出されるとき、それが最初ｌ；述べたセル１４ ０の上部であってかつ左側に位置する１個のセルに転送される。ＲＥＡＤライン １４２は有効的にイネーブルすること１；よって、データをアレイ１３９におけ る１個の行だけアップさせかつ１個の列を横切らせる。言い換えれば、１ビツト のデータが１つのセル１４０からもう１つのセル１４０に斜めに転送される。

メモリ４６を、最大ワードの長さを有するワードが記憶されるとき、データの転 送のｔ；めに右側の列１５８に接続される第１の列１５６を有するシリンダーの ように設けられているように見ることができる。第１の列１５６のＲＥＡＤライ ン１４２がイネーブルされかつ最後の列１５８のＷＲＩＴＥライン１４４がイネ ーブルされるとき、上記第１の列１５６は１個の行をアップさせかつ最後の列１ ５８を横切るようｌ；シフトされる。

アレイ１３９は、（Ω−１）ビットの最大のワード長さを有するにワードを記憶 することができる。セル１４０を同時に読み出し及び書き込みを行なうことがで きないので、特別な列を設けられる。

読み出し／書き込み動作の後、イネーブルされたＲＥＡＤ／ＷＲＩＴＥ制御ライ ン１４２，１４４のいずれかの側の複数の列は、右側の読み出し列に関して１個 の行だけアップされた、左側の新たに書き込まれた列とともに、同一のデータを 含む。左側から右側ヘハイレペルの読み出し／書き込みパルスをＲＥＡＤ／ＷＲ Ｉ　ＴＥ制御ライン１４２．１４４を介して伝搬させることによって、データを メモリ４６を介してシフトさせる。複数の読み出し／書き込みパルスはローパル スの数毎に分離され、この数はメモリ４６を介してシフトされるべきデータワー ドの長さに等しい。従って、もしワードが（１２−１）ビットの最大長さを有す るならば、複数のパルスは（Ｑ−１）個のローパルス又は０個のローパルス毎に 分離される。

一般に、ハイレベルのＲＥＡＤ／ＷＲＩＴＥライン１４２．１４４の右側の列は 、左側の列に書き込まれる内容のデータを有している。最大のワード長さを有す るワードの記憶のために、これは上記で議論され！２円筒形状の配置という結果 を生じさせ、これによって第１の列１５６のＲＥＡＤライン１４２と最後の列１ ５８のＷＲＩＴＥライン１４４が同時にイネーブルされる。もし記憶されるワー ドのワード長さが（Ｑ−１）からｑｌ＝減少させるならば、すなわち、複数の読 み出し／書き込みパルスを分離するローパルスの数が９に従って減少されるなら ば、第１の列１５６が読み出されるとき、その内容のデータはもはやＲ後の列１ ５８に書き込まれないが、第１の列１５６の右側の列の９個の位置に書き込まれ る。概念的なシリンダーの周囲はそれによって減少される。

変形されたメモリセル】６０は、第１２図に図示されるように、標準メモリセル １４０と、同一の制御及びデータ転送ライン１４２゜１４４．１４６，１４８と 、同一の配置を有するＦＥＴ１５０．１５２．１５４を有するが、ＷＲＩＴＥラ イン１４４は、変形されＩ；メモリセル１６０が２個の還準メモリセル１４０と 同一の領域を占有するように、左側の１個のセル領域１６２にシフトされる。

変形されＩ：メモリセル１６０はシリアルメモリ４６のアレイ１３９の下部の行 １６４に設けられ、各変形されたセル１６０は、もう１つの変形されたセル１６ ０の予備のセル領域１６２に設けられる１個ノセルｌ　６０ノＦＥＴ　ｌ　５０ ．　　ｌ　５　：ｊ、　　１５４１：対しテ互イｌ：重ね合わされる。最後の列 １５８における変形されたセル１６０のＷＲＩＴＥライン１４４は、アレイ１３ ９の対称的な形状の外側に延在している。従って、ＲＥＡＤ／ＷＲＩ　ＴＥ制御 ライン１４２゜】４４１二送られた読み出し／書き込み制御ワードは、（ρ＋２ ）ビットを有する。下部の行１６４の複数のセル１６０は１個のセルの代わりに 、１つの行だけアップさせかつ２個のセル】４０を横切るように転送させる。メ モリ４６の入力及び出力インターフェースは、変形されたセル１６０の下部の行 １６４を用いず特別な１ビツトの遅延を加算し、メモリ４６を介する１ビツトの 伝搬のための全体の遅延は、行の数と、読み出し／書き込みパルスとの間のロー パルスの数との積に、１を加算した数、すなわち（ｋＸワード長さ）＋１である 。変形されたセル１６０はこの遅延を１だけ減算ぎせ、それによって、それを、 ワード長さが容易に変化されるように行の数の倍数！；おいて遅延を生じさせる ことができる。

共役演算装置４０の関数ブロック７４ｂは、第１３図に図示されるように、２の 補数演算装置（ｔｗｏ’ｓ　ｃｏｍｐｌｅｍｅｎｔｅｒ）　１７０と同期装置１ ７２を備える。同期装置１７２は、関数ブロック７４ｂにおけるデータの流れを 同期化させ、虚数ワードを１ビツト出カライン１７４を介して、その虚数ワード について２の補数演算を実行する２の補数演算装置１７０１：出力する。同期装 置１７２は、２の補数演算装置１７０から入力ライン１７６を介して補数化され た虚数ワードを受信する。

４点の乗算装置３８の関数ブロック７４ｃは、第１４図に図示されるように、５ 回転子１７８と、２ビツト出カライン１８２と２ビツト入カライン１８４を介し て５回転子１７８に接続された同期装置１８０とを備える。同期装置１８０は、 ＬＡＳＴ制御ライン１８６を用いて関数ブロック７４ｃにおけるデータの流れを 同期化させる。

複素ワードは同期装置１８０を介して５回転子１７８（：通過させ、ＬＡＳＴ制 御ライン１８６がイネーブルされたとき、５回転子１７８に入力された複素ワー ドが９０″だけ回転される。５回転子１７８は選択された複素ワードを−ｊで乗 算し、その結果を出方ライン１８４に出力する。

１６点乗算装置３８の関数ブロック７４ｄは、第１５図に図示されるように、関 数ブロック入力ライン７６に接続される同期装置１９０と、ＲＯＭ：ｆｆントｅ ＋−ラ１９２と、１６’７−ドＲＯＩ’ｖ目９４と、複素乗算器５４とを備える 。ＲＯＭ１９４は、入力ライン７６を介して関数ブロック７４ｄに入力される複 素ワードに印加されることが必要な適当な複素ライドル係数を記憶する。ＲＯＭ １９４は上記適当な複素ライドル係数を２ビツトバス１９８を介して乗算器５４ に出力するように、９ビツトバス１９６を介してコントローラ１９２によってア クセスされる。ライドル係数は４ビツトデータバス２００によって乗算器５４に 入力される複素ワードで乗算され、その結果は関数ブロック出力ライン７８上に 出力される。同期装置１９０は、ＲＯＭコントローラ１９２がＲＯＭ１９４がら の適当な複素ライドル係数をアクセスすることを可能にさせるように、ある予め 決められた時間の間において、関数ブロック７４ｄにおけるデータの流れを同期 化させかつ入力されＩ；複素ワードを遅延させる。同期装置１９０は、複素ライ ドル係数がその出力バス１９８に出力される位相で、バス２００を介して乗算器 ５４に出力させることを確実にしている。同期装置１９０はまたＲＯＭコントロ ーラ１９２をイネーブルライン２０２によってイネーブルする。

（以下余白） ２５６点乗算装置３８の関数ブロック７４ｃは、第１６図に図示されるように、 同期装置２０４と、ＲＯＭコントローラ２０６と、適当な複素ライドル係数を記 憶するための２５６ワ一ドＲＯＭ２０８と、複素乗算器５４と、ＲＯＭアドレス 割り当て装置２１０とを備える。２５６点乗算装置３８の関数ブロック７４ｃは 木質的には、１６点乗算装置３８の関数ブロック７４ｄと同一であり、関数ブロ ック７４ｃが、適当な複素ライドル係数をアドレス割り当てするときアドレスバ ス２１２を介してＲＯＭ２０ｇに対してアドレス割り当てするために用いられる ＲＯＭアドレス割り当て装置２１０を備えることを除いて、同様に動作する。Ｒ ＯＭアドレス割り当て装置２１０はイネーブルライン２１４を用いて同期装置２ ０４によってイネーブルされる。

上述された複素乗算器５４は、乗算器５４にビットシリアルに入力される複素ワ ードｔ：よって表される２個の複素数を乗算するように形成される。ｌワードは ある複素数ａ＋ｊｂを表し、もう１つのワードはある予め決められた複素係数ｘ ＋ｊｙを表すようにしてもよく、その複素乗算（ａｘ−ｂｙ）　十ｊ　Ｃｂｘ十 ａｙ）の結果は乗算器５４によってビットシリアルに出力される。必要とされる シフトレジスタの数を減少させるｌ；めに、乗算器５４は、複素ワードａ＋ｊｂ の転送と、複素係数ワードｘ＋ｊｙの転送と、ａ　Ｘ　Ｓｌ）　Ｙ　ｓｂｘ及び ａｙの部分積（ｓｕｂ−ｐｒｏｄｕｃｔｓ）の発生を、平行して制御するために 同一の制御ラインを使用する。乗算器５４は、同時にかつ乗算器５４の最終ステ ージにおいて、必要な４個の乗算ａｘ、ｂｙ。

ｂｘ及びａｙを実行し、必要な加算及び減算演算が複素積を生成するように実行 される。

部分積ａｘ、ｂｙ、ｂｘ及びａ５１を計算する際の乗算器５４はワードａ又はｂ を１ビツトのワードＸ又はｙで乗算することによって多数の部分積を計算する。

計算される第１の部分積は部分和を形成するために加算され、次いで、その部分 和が新しい部分和を形成するように発生される次の部分積に加算される。発生さ れる最後の部分和は所望される部分和ａｘ、ｂｙ、ｂｘ又はａｙである。乗算器 ５４は符号の拡張演算を冥行することによって部分和の符号ビットへのオーバー フローを防止する。この符号の拡張演算を、新しい部分和か発生される前に、発 生される最後の部分和の最上位ビットと発生される新しい部分積の最上位ビット について論理和演算を実行することによって、実行することができる。このとき 、論理和演算の結果は新しい部分和のために符号ビットとして保持される。符号 の拡張演算をまた次式のプール演算を実行することによって実行すここで、ＰＰ Ｓは最後の部分和の最上位ビットであり、ＰＰは発生される部分積の最上位ビッ トであり、Ｃは最後の部分和の第２の最上位ビットの計算からのキャリーである 。このとき、その結果は新しい部分和のために符号ヒツトとして保持される。例 えば最後の積を丸めるときに必要とされるような、乗算器５４が付加値を加算す る必要がないときのみに上記論理和演算が適用可能である。しがしながら、プー ル演算は常に適用可能である好ましい演算である。

乗算器５４は、第１７図に図示されるように、多数の乗算器セル２２０を備え、 複素ワードにおける各ビットのための１個は乗算されるべきｘ＋ｊｙを表す。セ ル２２０は縦統に接続され、パイプライン形式で部分積ａｘ、ｂｙ、ｂｘ及びａ ｙを発生する。乗算器セル２２０は第１７図に図示されるように形成され、実数 ワードａは入力ライン２２２上のセル２２０に入力され、２個の遅延装置２２６ を通過した後、出力ライン２２４上に出力される。同様に、虚数ワードｂは入力 ライン２２８によってセル２２０にシリアルに入力され、出力ライン２３０上の ２個の遅延装置２２６を通過した後出力される。係数の実数ワードＸは入力ライ ン２３２上にシリアルに入力され、１個の遅延装置２２６のみを通過し、出力ラ イン２３４上から次のセル２２０に出力さ！ｌる。同様に、係数の虚数ワードｙ は入力ライン２３６上に入力され、１個の遅延装置２２６を通過し、さらに出力 ライン２３８上に続くセル２２０に出力される。乗算器セル２２０はまた、部分 積ａｘ、ａｙ、ｂｙ及びｂｘの部分和をそれぞれシリアルに計算する４個の加算 器装置２４０，２４２，２４４及び２４８を備える。加算器２４０，２４２，２ ４４，２４８によって発生される部分和はそれぞれ、入力ライン２５８，２６０ ゜２６２．２６４上の次のセル２２０への入力のために、それぞれ出力ライン２ ５０，２５２，２５４，２５６上にシリアルに出力される。第１の加算器２４０ について図示されるように、各加算器２４０．２４２，２４４，２４８は各入力 ２６６．２６８を介して２個のオペランドを受信し、その第２は各ＮＡＮＤゲー ト２７０の出力に接続される。加算器２４０，２４２，２４４，２４８はそれぞ れ、各ＮＯＲゲート２７４の入力に印加される各キャリー出力２７２と、ＮＯＲ ゲート２７４の出力から出力される各キャリー人力２７６とを備える。上記加算 器２４０，２４２，２４４，２４８はまたそれぞれ、上述のように符号の拡張演 算を実行し、その結果を各符号拡張出力２７８上に出力する。その符号拡張出力 ２７８は入力ライン２８０を介して続くセル２２０に印加される。１つのワード のスタートか乗算器セル２２０に入力されたときを示す上述されたワードライン は、入力ライン２８２上に入力され、２個の遅延装置２２６を通過し、出力ライ ン２８４上に出力される。

係数ａ、ｂ、ｘ及びｙを表すワードはまず最初に、それらの最小位ピントととも に、乗算器セル２２０の行にシリアルに入力される。

係数ａ及びｂのピントを係数Ｘ及びｙのビットについて遅延させることによって 生成されるタイミングの差によって、その複数のビットがセル２２０を通過して 伝搬するとき、４個のＮＡＮＤゲート２７０は各部分積の部分を計算するように １ビット乗算演算を実行する。１つのヒツト乗算の結果は加算器２４０の各１個 に入力され、その加算器２４０はその結果を前に計算された部分和のある特定の ヒントに加算する。乗算器セル２２０の演算に関連する基礎理論の詳細な記述は 、ＩＥＥＥトランザク／ヨン・オブ・コミュニケーションズ、１９７６年４月に 掲載された、ミスタ−・アール・ユフ・ライオン（Ｍｒ、Ｒ，Ｆ、Ｌｙｏｎ）に よる２の補数のパイプライン乗算器（Ｔｗ。

ｓ−Ｃｏｍｐｌｅｍｅｎｔ　Ｐｉｐｅｌｉｎｅ　Ｍｕｌｔｉｐｌｉｅｒｓ）と題 された論文において提供されている。

国際調査報告 １吻悄・Ｉｈ１階１＾１ｅＭＩＩ１ｍ　Ｎ・　ＰＣＴ／ＡＵ　８８／ＣＯ３１６ 番＋１４４Ａ１１４Ｍｊｌ＾−両峰−＋ｐｌＩ・ＰＣτ／ＡＬＩ８８１００３１ ６ＡＮＮＥＸ　　Ｔｏ　　ＴＨＥ　　ＩＮＴＥＲＮＡＴＩＯＮＡＬ　　５ＥＡＲ ＣＨＲＥＰＯＲＴ　　０ＮＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＬＩＣＡＴＩＯ Ｎ　Ｎｏ、　匹ｕ他翌四競赳ＥＰ　　　１９８３４１　　　　　　ＪＰ　６２０ ３１．！１７２ｉｊ０８６１０２４７４　　　　　　ＡＩＪ４９６５３／８５　 　　　　　ＥＰ　　　１９７１２２ＥＰ　　　８３９６７　　　　　ｒＬ　　　 ６７６５５　　　　　、ＩＰ　　５８１６９６７５　　　　　ＬＩＳ　　４５４ ７Ｂ６２

Claims (1)

1. 【特許請求の範囲】 １．第１と第２の入力／出力端子（３２，３４）と、上記入力／出力端子（３２ ，３４）の間に直列に接続される複数の処理回路（３６，３８，４０）とを備え 、ここで、上記第１の端子（３２）に第１の順序で入力され上記装置（３６，３ ８，４０）を逐次に通過するデータは変換されて第２の順序で上記第２の端子（ ３４）に出力され、上記第２の端子（３４）に上記第２の順序で入力され上記装 置（３６，３８，４０）を逐次に通過するデータは変換されて上記第１の順序で 上記第１の端子（３２）に出力される変換処理回路（３０）。 ２．上記処理回路（３６，３８，４０）は、データが上記回路（３０）を通過す る方向を設定するための手段（７２）を備える請求項１記載の処理回路（３０） 。 ３．上記第１の順序は自然の順序であり、上記第２の順序はビット逆転順序であ る請求項２記載の処理回路（３０）。 ４．上記装置（３６，３８，４０）を直列に接続しかつ一端で上記第１の端子（ ３２）に接続され他端で上記第２の端子（３４）に接続されるデータバス（４２ ）をさらに備え、ここで、上記手段（７２）は、上記第１の端子（３２）に自然 の順序で入力されるデータが上記装置（３６，３８，４０）によって変換されビ ットが逆転された順序で上記第２の端子（３４）に出力される第１の状態と、ビ ットが逆転された順序で上記第２の端子（３４）に入力されたデータが上記装置 （３６，３８，４０）によって変換されて自然の順序で上記第１の端子（３２） に出力される第２の状態に設定することができるバススイッチング手段（７２） を備える請求項３記載の処理回路（３０）。 ５．上記処理回路（３０）にシリアルに入力されるデータについてＮ点のＦＦＴ を実行するための処理回路（３０）であって、上記データはＮ個の標本点を表し 、Ｎは２′′に等しく、ここで、ｎは１よりも大きい正の整数であり、 上記処理装置（３６，３８，４０）は、上記データについてバタフライ演算を実 行するためのｎ個の演算装置（３６）と、 上記データについて予め決められた複素乗算を実行するための（ｎ−１）個の乗 算装置（３８）とを備え、上記乗算装置（３８）の１個は各隣接する対の上記演 算装置（３６）の間に接続され、上記装置（３６，３８）はそれぞれ、上記第１ の端子（３２）に自然の順序で入力される上記データが上記装置（３６，３８） によって変換されてビットが逆転された順序で上記第２の端子（３４）に出力さ れる第１の状態と、ビットが逆転された順序で上記第２の端子（３４）に入力さ れる上記データが上記装置（３６，３８）によって変換されて上記第１の端子（ ３２）に自然の順序で出力される上記第２の状態に設定することができる上記バ ススイッチング手段（７２）を備えた請求項４記載の処理回路（３０）。 ６．上記第１と第２の端子（３２，３４）にそれぞれ接続されかつ上記演算及び 乗算装置（３６，３８）に直列に接続される第１と第２の共役演算装置（４０） をさらに備え、ここで、イネーブルされるとき上記共役演算装置（４０）は、上 記第１又は第２の端子（３２，３４）から出力されるときの上記データがＮ点の 逆ＦＦＴ（ＩＦＦＴ）に従って上記回路（３０）によって逆変換され、ディスエ ーブルされるとき上記データが上記ＦＦＴに従って変換されるように、上記デー タを共役化する請求項７記載の処理回路（３０）。 ７．上記装置（３６，３８，４０）はそれぞれ、それによって受信されたデータ を処理し入力ライン（７６）と出カライン（７８）を有する関数ブロック（７４ ）と、上記入力ライン（７４）と上記出力ライン（７６）に接続され第１と第２ のバス端子（８４及び８６）を有する上記バススイッチング手段（７２）とを備 え、 上記装置（３６，３８，４０）の上記バススイッチング手段（７２）は、第１の バス端子（８４）を前段のスイッチング手段（７２）の第２のバス端子（８６） に接続し、第１のスイッチング手段（７２）の第１のバス端子（８４）を上記第 １の入力／出力端子（３２）に接続し、最後のスイッチング手段（７２）の第２ のバス端子（８６）を上記第２の入力／出力端子（３４）に接続する複数の部分 を備えた上記バス（４２）によって直列に接続される請求項５又は６記載の処理 回路（３０）。 ８．上記バススイッチング手段（７２）は、上記ディレクションライン（９２） が１つの状態におかれるときデータが上記第１のバス端子（８４）上に受信され 上記第２のバス端子（８６）上に出力され、上記ディレクションライン（９２） がもう１つの状態におかれるときデータが上記第２のバス端子（８６）上に受信 され上記第１のバス端子（８４）上に出力されるように、上記ディレクションラ イン（９２）の状態に応答して制御される請求項７記載の処理回路（３０）。 ９．上記バススイッチング手段（７２）はまた、上記バイパス制御ライン（８８ ）が１つの状態にあるとき上記スイッチング手段（７２）によって上記バス端子 （８４，８６）の１個上に受信されるデータが上記入力ライン（７６）上で処理 するために上記各関数ブロック（７４）に出力され、その後、上記出力ライン（ ７８）上に入力され上記バス端子（８４，８６）の他の１個上に出力され、上記 バイパスライン（８８）はもう１つの状態にあるとき上記バス端子（８４，８６ ）の上記１個上に受信されるデータが直接に上記バス端子（８４，８６）の上記 他の１個に通過するように、それにに接続される各バイパス制御ライン（８８） の状態に応答して制御される請求項８記載の処理回路（３０）。 １０．上記バススイッチング手段（７２）は、上記スイッチング手段（７２）に よって受信されたデータが通過しかつスケール信号がそれに接続されるスケール ライン（９０）上に受信されるとき上記データによって表される値を減少させる バッファ（１００）を備える請求項９記載の処理回路（３０）。 １１．上記バススイッチング手段（７２）はさらに、上記第１のバス端子（８４ ）に接続される第１のバス（９６）と、上記第２のバス端子（８６）に接続され る第２のバス（９８）と、上記バッファ（１００）及び上記第１と第２のバス（ ９６，９８）に接続され上記ディレクションライン（９２）の状態に応答して上 記第１のバス（９６）又は上記第２のバス（９８）上のデータを選択的に上記バ ッファ（１００）の入力（１０２）に通過させる第１のスイッチ（９４ｂ）を備 え、上記バッファ（１００）の出力（１０４）は上記入力ライン（７６）に接続 され、上記第１と第２のバス（９６，９８）及び上記バッファ（１００）の出力 （１０４）に接続され、上記バイパスライン（８８）が上記もう１つの状態にあ るとき上記ディレクションライン（２９）の状態に応答して上記バッファ（１０ ０）によって出力されるデータを上記第１のバス（９６）又は上記第２のバス（ ９８）上に選択的に出力する第２のスイッチ（９４ａ）と、上記出力ライン（７ ８）と上記第１と第２のバス（９６，９８）に接続され、上記バイパスライン（ ８８）が上記１つの状態にあるとき上記ディレクションライン（９２）の状態に 応答して上記出力ライン（７８）上に受信されるデータを上記第１のバス（９６ ）又は上記第２のバス（９８）上に選択的に出力する第３のスイッチ（９４ｃ） とを備える請求項１０記載の処理回路（３０）。 １２．各演算装置（３６）はＭ点のバタフライ演算を実行するために適用され、 Ｍは２ｍに等しく、ここで、ｍは上記演算装置（３６）が上記回路（３０）にお いて接続される位置によって決定される正の整数であり、 それぞれは、 Ｍ／２個の標本点を表すデータを記憶するために適用されるシリアルメモリ（４ ６）と、 上記シリアルメモリ（４６）に接続される加算／減算器（４４）とを備え、 上記演算装置（３６）は、上記シリアルメモリ（４６）が演算し続けるべきＭ個 の標本点のうち上記装置（３６）によって受信される第１のＭ／２個の点を記憶 し、次いで、第２のＭ／２個の点は上記加算／減算器（４４）に第１のオペラン ドとして入力され、第１のＭ／２個の点は上記シリアルメモリ（４６）から上記 加算／減算器（４４）に第２のオペランドとして出力されるように構成され、上 記加算／減算器（４４）は上記第１と第２のオペランドについて加算及び減算演 算を実行し、次いで、その結果の和と差は上記演算装置（３６）から出力される 請求項５乃至１１の任意の１項記載の処理回路（３０）。 １３．上記結果の和と差のＭ／２個は上記演算装置（３６）から直接に出力され 、他のＭ／２個は上記シリアルメモリ（４２）に記憶され、その後、上記演算装 置（３６）から出力される請求項１２記載の処理回路（３０）。 １４．上記加算／減算器（４４）は、上記Ｍ個の標本点を受信するための少なく とも１本の入力ライン（１２４）と、上記結果の和と差を出力するための少なく とも１本の出力ライン（１２６）と、上記加算演算を実行するための加算器（１ ３２）と、上記減算演算を実行するための減算器（１３０）とを備え、上記加算 器（１３２）と上記減算器（１３０）はともに、上記シリアルメモリ（４６）の 出力にパラレルに接続される第１の入力と、少なくとも１本の入力ラィン（１２ ４）にパラレルに接続される第２の入力とを有し、上記演算装置（３６）はさら に、 第１のモードにおいて上記少なくとも１本の入力ライン（１２４）を上記シリア ルメモリ（４６）の入力に接続し、第２のモードにおいて上記減算器（１３０） の出力を上記シリアルメモリ（４６）の入力に接続する第１のスイッチング手段 （１３４）と、第１のモードにおいて上記シリアルメモリ（４６）の出力を上記 少なくとも１本の出力ライン（１２６）に接続し、第２のモードにおいて上記加 算器（１３０）の出力を上記少なくとも１本の出力ライン（１２６）に接続する 第２のスイッチング手段（１３６）とを備え、 上記第１と第２のスイッチング手段（１３４．１３６）は上記第１のＭ／２個の 点が受信されるとき上記第１のモードになり、上記第２のＭ／２個の点が受信さ れるとき上記第２のモードになるように制御される請求項１３記載の処理回路（ ３０）。 １５．横切られる第１の演算装置（３６）に対してｍ＝１であり、上記演算装置 （３６）が上記第２の入力／出力端子（３４）から第１の入力／出力端子（３２ ）に横切られるとき、ｍの値が１だけインクリメントされる請求項１２乃至１４ の任意の１項記載の処理回路（３０）。 １６．横切られる最後の演算装置（３６）に対してｍが８に等しい請求項１５記 載の処理回路（３０）。 １７．上記シリアルメモリ（４６）は、上記セル（１４０）の１個から読み出さ れるデータが上記セル（１４０）の上記１個から横切る隣接する行と１個の列に 設けられる上記セル（１４０）のもう工つに書き込まれるように行列で形成され るメモリセル（１４０）のアレイ（１３９）を備え、 データの転送の方向は、そこに記憶されるデータを上記アレイ（１３９）の任意 の他の最後の列（１５８）に設けられる隣接する行における１個のセル（１４０ ）に転送する上記アレイ（１３９）の最後の列（１５６）において設けられる上 記行の１個のセル（１４０）を除いて、ある行における各セル（１４０）に対し て同一である請求項１２乃至１６の任意の１項記載の処理回路（３０）。 １８．上記もう１つの最後の列（１５８）の位置は可変であり、上記アレイ（１ ３９）において記憶されたデータワードの長さに依存する請求項１７記載の処理 回路（３０）。 １９．上記シリアルメモリ（４６）は、上記アレイ（１３９）の１個の行に設け られる変形されたメモリセル（１６０）を備え、上記変形されたセルは、上記ア レイ内のデータ転送が、上記変形されたセル（１６０）の１個から読み出された データが上記変形されたセル（１６０）の上記１個から横切る２個の列のセル（ １４０）に書き込まれることを除いて、他の行におけるセル（１４０）に対して 同一であるように上記アレイ（１３９）において形成され、これによって、上記 シリアルメモリ（４６）を介して伝搬するデータによって受ける遅延が上記アレ イ（１３９）におけるセル（１４０，１６０）の行の数に比例するように、上記 アレイ（１３９）に接続される入力／出力回路によって生成される遅延を取り除 く請求項１８記載の処理回路（３０）。 ２０．上記乗算装置（３８）はそれぞれ、ｑ点の複素ツイドル係数演算を実行す るために適用され、ここで、ｑは上記回路（３０）において各乗算装置（３８） の位置に依存した偶数の二乗の値であり、上記ツイドル係数演算は、上記乗算装 置（３８）に入力されるデータによって表される複素標本点を予め決められた複 素ツイドル係数で乗算することを含む請求項５乃至１９の任意の１項記載の処理 回路（３０）。 ２１．Ｎ＝２５６であって、上記乗算装置（３８）を第１の入力／出力端子（３ ２）から第２の入力／出力端子（３４）に横切らせる場合において、ｑはそれぞ れ、４，１６，４，２５６，４，１６，４である請求項２０記載の処理回路（３ ０）。 ２２．上記１６点と２５６点のツイドル係数演算を実行するために適用される上 記乗算装置（３８）は、乗算器（５４）に同時に入力される２つの各データのス トリームによって表される２個の複素オペランドを乗算するために適用されるパ イプライン複素乗算器（５４）を備え、上記積は上記乗算器（５４）から出力さ れる別のデータのストリームによって表され、上記乗算器（５４）は、上記オペ ランドの２個の係数を乗算する際に、前の部分和を表すデータを部分積を表すデ ータに加算するとき符号ビットヘのオーバーフローを防止し、新しい部分和を表 すデータを発生するように符号の拡張演算を実行し、これによって、多数の上記 部分積の和である最後の部分和が上記２個の係数の積である請求項２１記載の処 理回路（３０）。 ２３．上記符号の拡張演算は、上記新しい部分和を表すデータの符号ビットとし て、上記前の部分和を表すデータの最上位ビットと上記部分積を表すデータの最 上位ビットとの間の論理和演算の結果を用いることを備える請求項２２記載の処 理回路（３０）。 ２４．上記符号の拡張演算は、上記新しい部分和を表すデータの上記符号ビット として ＰＰＳ・ＰＰ＋ＰＰ・Ｃ＋ＰＰＳ・Ｃ の結果を用いることを備え、ここで、ＰＰＳは上記前の部分和を表すデータの最 上位ビットであり、ＰＰは上記部分積を表すデータの最上位ビットであり、Ｃは 上記前の部分和を表すデータの第２の最上位ビットを計算するときに発生される キャリーである請求項２２記載の処理回路（３０）。 ２５．上記１６点及び２５６点の演算を実行するために適用される上記乗算装置 （３８）は、上記予め決められた複素ツイドル係数を表すデータを記憶するため のメモリを備える請求項２２乃至２４の任意の１項記載の処理回路（３０）。 ２６．上記３個の点の乗算装置（３８）は、−ｊとそれに入力される上記複素標 本点の積を表すデータが得られるように、それに入力される複素標本点の実数部 と虚数部を表すデータを交換し、実数部を表すデータの２の補数を演算するｊ回 転子（１７８）を備える請求項２１乃至２５の任意の１項記載の処理回路（３０ ）。 ２７．上記双方向バス（４２）と上記入力／出力ライン（７６，７８）は、 上記複素標本点の実数部を表すデータワードを伝送するための実数データライン と、 上記複素標本点の虚数部を表すデータワードを伝送するための虚数データライン と、 上記虚数及び実数データライン上に現れるデータワードの始まりを示すワード信 号を伝送するためのワードラインと、Ｎ個の複素標本点を表す上記実数及び虚数 ライン上において連続する一連のデータワードの始まりを示すベクトルスタート 信号を伝送するためのベクトルスタートラインとを備える請求項７乃至２６の任 意の１項記載の処理回路（３０）。 ２８．上記関数ブロック（７４）は、上記ワード及びベクトルスタート信号に応 答して上記関数ブロック（７４）において上記データワードの処理を同期化する 同期装置（１２０，１７２，１８０，１９０，２０４）を備える請求項２７記載 の処理回路（３０）。 ２９．前述の請求項の任意の１項記載の処理回路（３０）と、少なくとも１個の 入力ポート（５８，６０）と、少なくとも１個の出力ポート（６２，６４）と、 それぞれ２個の入力（６６，６８）を有し、上記入力上に入力されるデータによ って表される２個のオペランドを乗算する独立した複素乗算器（５４）と、 上記独立した複素乗算器（５４）の１個の入力に接続される別の入力ポート（５ ６）と、 上記処理回路（３０）の上記第１又は第２の入力／出力端子（３２，３４）、上 記独立した複素乗算器（５４）の上記少なくとも１個の入力ポート（５８，６０ ）、又は出力から受信されるデータを、上記独立した複素乗算器（５４）の少な くとも１個の出力ポート（６２，６４）、他の入力（６６）、又は上記処理回路 （３０）の上記第１又は第２の入力／出力端子（３２，３４）に伝送するマルチ プレクサ（５２）とを備える集積回路（５０）。 ３０．変換処理回路（３０）のために設けられ、それにシリアルに入力されるデ ータについてＭ点のバタフライ演算を実行するために適用される演算装置（３６ ）であって、上記データはＭ個の標本点を表し、上記演算装置（３６）は、Ｍ／ ２個の標本点を表すデータを記憶するために適用されるシリアルメモリ（４６） と、 上記シリアルメモリ（４６）に接続される加算／減算器（４４）と、 上記シリアルメモリ（４６）が演算し続けるべきＭ個の標本点のうち上記装置（ ３６）によって受信される第１のＭ／２個の点を記憶し、次いで、上記第２のＭ ／２個の点が第１のオペランドとして上記加算／減算器（４４）に入力され、上 記第１のＭ／２個の点が上記シリアルメモリ（４６）から上記加算／減算器（４ ４）に第２のオペランドとして出力される上記演算装置（３６）とを備え、上記 加算／減算器（４４）は上記第１と第２のオペランドについて加算及び減算演算 を実行し、次いで、その結果の和と差は上記演算装置（３６）から出力される演 算装置（３６）。 ３１．上記結果の和と差のＭ／２個は上記演算装置（３６）から直接に出力され 、他のＭ／２個は上記シリアルメモリ（４２）に記憶され、その後上記演算装置 （３６）から出力される請求項３０記載の演算装置（３６）。 ３２．上記加算／減算器（４４）は、上記Ｍ個の標本点を受信するための少なく とも１本の入力ライン（１２４）と、上記結果の和と差を出力するための少なく とも１本の出力ライン（１２６）と、上記加算演算を実行するための加算器（１ ３２）と、上記減算演算を実行するための減算器（１３０）とを備え、上記加算 器（１３２）と上記減算器（１３０）はともに上記シリアルメモリ（４６）の出 力にパラレルに接続される第１の入力と、上記少なくとも１本の入力ライン（１ ２４）にパラレルに接続される第２の入力とを有し、上記演算装置（３６）はさ らに、 第１のモードにおいて上記少なくとも１本の入力ライン（１２４）を上記シリア ルメモリ（４６）の入力に接続し、第２のモードにおいて上記減算器（１３０） の出力を上記シリアルメモリ（４６）の入力に接続する第１のスイッチング手段 （１３４）と、第１のモードにおいて上記シリアルメモリ（４６）の出力を上記 少なくとも１本の出力ライン（１２６）に接続し、第２のモードにおいて上記加 算器（１３０）の出力を上記少なくとも１本の出力ライン（１２６）に接続する 第２のスイッチング手段（１３６）とを備え、 上記第１と第２のスイッチング手段（１３４，１３６）は、上記第１のＭ／２個 の点が受信されるとき上記第１のモードになり、上記第２のＭ／２個の点が受信 されるとき上記第２のモードになるように制御される請求項３１記載の演算装置 （３６）。 ３３．上記セル（１４０）の１個から読み出されるデータが上記セル（１４０） の上記１個から横切る隣接する行と１個の列に設けられる上記セル（１４０）の もう１つに書き込まれるように行列で形成されるメモリセル（１４０）のアレイ （１３９）を備え、データの転送の方向は、そこに記憶されたデータを上記アレ イ（１３９）のもう１つの最終列（１５８）に設けられる隣接する行における１ 個のセル（１４０）に転送する上記アレイ（１３９）の最終列（１５６）に設け られる上記行の１個のセル（１４０）を除いて、ある行の各セル（１４０）に対 して同一であるシリアルメモリ（４６）。 ３４．上記もう１つの最終列（１５８）の位置が可変であり、上記アレイ（１３ ９）において記憶されるデータワードの長さに依存する請求項３３記載のシリア ルメモリ（４６）。 ３５．上記シリアルメモリ（４６）は、上記アレイ（１３９）の１個の行に設け られた変形されたメモリセル（１６０）を備え、上記変形されたセルは、上記変 形されたセル（１６０）の１個から読み出されたデータが上記変形されたセル（ １６０）の上記１個から横切る２個の列のセル（１４０）に書き込まれることを 除いて、上記アレイ内のデータ転送が他の行におけるセル（１４０）に対して同 一であるように上記アレイ（１３９）において形成され、これによって、上記シ リアルメモリ（４６）を介して伝搬するデータによって受ける遅延が上記アレイ （１３９）においてセル（１４０，１６０）の行の数に比例するように、上記ア レイ（１３９）に接続される入力／出力回路によって生成される遅延を取り除く 請求項３４記載のシリアルメモリ（４６）。 ３６．乗算器（５４）に同時に入力される２個の各データのストリームによって 表される２個のオペランドを乗算するために適用されるパイプライン乗算器（５ ４）であって、上記積は上記乗算器（５４）から出力される別のデータストリー ムによって表され、ここで、上記乗算器（５４）は、上記オペランドの２個の係 数を乗算するときに、前の部分和を表すデータを部分積を表すデータに加算する とき符号ビットヘのオーバーフローを防止し新しい部分和を表すデータを発生す るように符号の拡張演算を実行し、これによって、多数の上記部分積の和である 最終の部分和が上記２個の係数の上記積であるパイプライン乗算器（５４）。 ３７．上記符号の拡張演算は、上記新しい部分和を表すデータの符号ビットとし て、上記前の部分和を表すデータの最上位ビットと上記部分積を表すデータの最 上位ビットとの間の論理和演算の結果を用いることを備える請求項３６記載の乗 算器（５４）。 ３８．上記符号の拡張演算は、上記新しい部分和を表すデータの符号ビットとし て、 ＰＰＳ・ＰＰ＋ＰＰ・Ｃ＋ＰＰＳ・Ｃ の結果を用いることを備え、ここで、ＰＰＳは上記前の部分和を表すデータの最 上位ビットであり、ＰＰは上記部分積を表すデータの最上位ビットであり、Ｃは 上記前の部分和を表すデータの第２の最上位ビットを計算する際に発生されるキ ャリーである請求項３６記載の乗算器（５４）。