JP2662501B2 - 離散的コサイン変換及び逆変換のための集積回路プロセッサ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路プロセッサに
関し、特に、正逆順演算可能な離散的コサイン変換用の
集積回路プロセッサに関する。

【０００２】

【従来の技術】離散的コサイン変換 ( Discrete Cosine
Transform、以下「ＤＣＴ」という）及びその逆変換
（ Inverse Discrete Cosine Transform、以下「ＩＤＣ
Ｔ」という）は、それぞれデジタル画像の圧縮過程や復
元過程で用いられる。デジタル画像の圧縮過程におい
て、通常、画像は多数の８×８画素のブロックに細分さ
れた後、各ブロックに毎に逐一ＤＣＴ変換が行われて周
波数領域のデータに変換される。また復元過程において
は、周波数領域のデータがＩＤＣＴをへて画像データに
復元される。

【０００３】因みに二次元ＤＣＴ／ＩＤＣＴを実行する
場合、先ず一回の一次元の行（または列）の変換が行な
われ、その後、更に一回の一次元の列（または行）の変
換が行なわれる。例えば、８×８のブロックの任意の行
又は列の一次元ＤＣＴは、次式のように表わすことがで
きる。

【数１】

【０００４】上記関係式は、一連の乗法と累計とから構
成されており、そのうちのＳ（ｍ）は空間領域の画像デ
ータで、Ｆ（ｋ）は変換後の領域のデータである。この
関係式から一連の高速アルゴリズムを導き出すことがで
き、一次元ＤＣＴを１３回の乗法と２９回の加減法で実
行することができ、そのプロセスは図６の通りである。

【０００５】このプロセスには、特に３種類の演算が定
義されており、図７の（ａ）乃至（ｄ）に示すように、
単純乗法演算 ( Intrinsic Multiplication ) 、バタフ
ライ演算 ( Butterfly Operation )、前置加算乗法 ( P
re-added Multiplication )が含まれる。図７に示した
もう１つの組合せ演算は、事後減算乗法 ( Post-subtra
cted Multiplication ）と呼ばれ、ＩＤＣＴ側の処理プ
ロセスに用いられる。したがって、一次元ＤＣＴのプロ
セスから１２回のバタフライ演算，５回の前置加算乗
法，及び８回の単純乗法が実行されたと帰納することが
でき、これらの演算は、更に６つの操作ステップに分か
れて順に行われる。その順序は、第１の操作ステップ：
４回のバタフライ演算の実行、第２の操作ステップ：２
回の前置加算乗法演算の実行、第３の操作ステップ：再
び４回のバタフライ演算の実行、第４の操作ステップ：
３回の前置加算乗法演算の実行、第５の操作ステップ：
さらに４回のバタフライ演算の実行、第６の操作ステッ
プ：８回の単純乗法演算の実行、であり、このようにし
て一次元のＤＣＴが完成される。もしも、この一次元の
操作ステップを逆の順にすると、図８に示すような一次
元ＩＤＣＴを得ることができる。この一次元ＩＤＣＴ
は、同様に６つの操作ステップの順番に演算が行われる
が、第１の操作ステップでは単純乗法演算、第２，第４
及び第６の操作ステップではバタフライ演算、第３及び
第５の操作ステップでは事後減算乗法の演算が実行され
る。

【０００６】本発明は、上記高速演算法を基礎として設
計されたＤＣＴ／ＩＤＣＴ集積回路プロセッサに関する
ものであり、その特有なハードウェア構成により、例え
ば８×８ブロックデータを上記６つの操作ステップで順
次に演算でき、一次元のＤＣＴ／ＩＤＣＴを完成した
後、さらに順序を転置 ( Transpose )してもう１回の一
次元ＤＣＴ／ＩＤＣＴを行って二次元変換を完成させ得
るものである。一方、従来のＤＣＴ／ＩＤＣＴプロセッ
サは、ほとんどが膨大なハードワイヤード論理 (Hardwi
red Logic )を用いることにより、緊密なパイプライン
作業を達成させるよう処理速度を向上させており、それ
故、コストが甚だ高いのであるが、事実上、一般の応用
環境においてはこのような緊密且つ高速なタイミングを
必要としなくても、即時応答の変換処理を達成すること
ができる。

【０００７】

【発明が解決しようとする課題】そこで本発明は、上記
従来のＤＣＴ／ＩＤＣＴプロセッサの欠点に鑑み、ハー
ドウエアの構造が簡単ながらも正逆順演算可能であり、
且つ大幅に集積回路の占用空間を縮小してコストを下げ
ることができ、しかも一般の使用環境にマッチしたリア
ルタイム処理の要求に応じることができ、処理速度を倍
増し得るより高いビットレートにも適用される正逆順演
算可能なＤＣＴ／ＩＤＣＴ用集積回路プロセッサ及びそ
の処理方法の提供を目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明は、外部からのデータが入力される入力ユニッ
トと、バタフライ演算を実行するバタフライ演算ユニッ
トと、単純乗法演算を実行する乗法演算ユニットと、こ
の乗法演算ユニットと結合して前置加算乗法演算又は事
後減算乗法演算を実行する補助加減算ユニットと、４つ
のピンにより書込／読出ポートを構成して演算過程の中
間結果をアクセスするデータレジスタとを組合せること
により、正逆二回の一次元ＤＣＴ／ＩＤＣＴ演算ができ
るようにすると共に、各回の一次元ＤＣＴ／ＩＤＣＴ演
算を３ステップのバタフライ演算と１ステップの単純な
乗法演算、及び２ステップの補助加減をへた乗法演算を
含む６つの演算ステップにより構成する。本発明におい
ては、入力ユニット（１），バタフライ演算ユニット
（２），乗法演算ユニット（３），データレジスタ
（４），出力ユニット（５），及び制御ユニット（９）
を具備する離散的コサイン変換（ＤＣＴ）及び逆離散的
コサイン変換（ＩＤＣＴ）用の集積回路プロセッサであ
って、前記入力ユニット（１）が外部からの入力データ
を接収し；前記バタフライ演算ユニット（２）が、前記
入力ユニット（１）及びデータレジスタ（４）からのデ
ータを選択出力する第１の前置マルチプレクサ（７２
１）と、該第１の前置マルチプレクサからの出力データ
を受けて加算及び減算のバタフライ演算を実行するバタ
フライ演算器（７２２）とを含み；前記乗法演算ユニッ
ト（３）が、前記入力ユニット及びデータレジスタから
のデータを選択出力する第２の前置マルチプレクサ（７
３１）と、該第２の前置マルチプレクサに連接されて前
置加算演算の加算部分及び事後減算演算の減算部分を実
行する補助加減算器（７３２）と、前記第２の前置マル
チプレクサと該補助加減算器に連接されて単純乗法，前
置加算乗法及び事後減算乗法の乗法部分を実行する掛算
器（７３３）と、該掛算器に連接されており、乗法演算
の係数部分としてアクセスされて該掛算器のもう一つの
演算入力を与える係数ＲＯＭ（７３４）と、前記補助加
減算器及び掛算器に連接されており、該補助加減算器及
び掛算器の出力を選択して前記データレジスタ（４）に
送る出力セレクタ（７３５）とを含み、前記データレジ
スタ（４）が、前記バタフライ演算ユニット （２）及び
乗法演算ユニット（３）に連接されており、演算過程の
中間結果をアクセスし、前記出力ユニット（５）が、前
記バタフライ演算ユニット（２）及び乗法演算ユニット
（３）に連接されており、該バタフライ演算ユニット及
び乗法演算ユニットの出力データを選択して外部に送り
出し、前記制御ユニット（９）が、前記各ユニットの作
動順序を制御シーケンスにより制御するように構成され
た離散的コサイン変換及び逆変換用の集積回路プロセッ
サ、が提供される。 本発明においてはまた、離散的コサ
イン変換（ＤＣＴ）を行うときに、６ステップのＤＣＴ
高速演算法により一連の画素データブロックの入力デー
タを処理して一連の変換データを生成し、かつ該ＤＣＴ
高速演算法が、それぞれ複数のバタフライ演算を含む第
１，第３及び第５のステップと、それぞれ複数の前置加
算乗法演算を含む第２及び第４のステップと、単純乗法
演算を含む第６のステップとを備えて構成されるＤＣＴ
／ＩＤＣＴ集積回路プロセッサを使用する方法であっ
て、該方法が、 （ａ）前記入力データを入力ユニット（１）から取り出
す段階と； （ｂ）該入力ユニット（１）を制御して該入力データを
バタフライ演算ユニット（２）に送り、かつ該バタフラ
イ演算ユニットを起動して前記第１のステップのＤＣＴ
高速演算を実行させる段階と； （ｃ）前記バタフライ演算ユニット（２）の第１のステ
ップの出力データをデータレジスタ（４）に貯存する段
階と； （ｄ）前記データレジスタを制御して前記第１のステッ
プの出力データを乗法演算ユニット（３）に送り、かつ
該乗法演算ユニットを起動して前記第２のステップのＤ
ＣＴ高速演算を実行させる段階と； （ｅ）前記データレジスタを制御して前記乗法演算ユニ
ット（３）の第２のステップの出力データを貯存する段
階と； （ｆ）前記データレジスタを制御して前記第１及び第２
のステップの出力データを前記バタフライ演算ユニット
（２）に提供し、該バタフライ演算ユニットで第１のス
テップのＤＣＴ高速演算を実行完了した後、該バタフラ
イ演算ユニットにより前記第３のステップのＤＣＴ高速
演算を実行させる段階と； （ｇ）前記データレジスタを制御して、前記バタフライ
演算ユニットの第３の ステップの出力データを貯存する
段階と； （ｈ）前記データレジスタを制御して前記第３のステッ
プの出力データを前記乗法演算ユニット（３）に提供
し、該第３のステップの出力データが前記データレジス
タ（４）に貯存された後、該乗法演算ユニットを起動し
て前記第４のステップのＤＣＴ高速演算を実行させる段
階と； （ｉ）前記データレジスタを制御して前記乗法演算ユニ
ット（３）の第４のステップの出力データを貯存する段
階と； （ｊ）前記データレジスタを制御して前記第３及び第４
のステップの出力データを前記バタフライ演算ユニット
（２）に提供し、該バタフライ演算ユニットで第３のス
テップのＤＣＴ高速演算を実行させた後、該バタフライ
演算ユニットを起動して前記第５のステップのＤＣＴ高
速演算を実行させる段階と； （ｋ）前記データレジスタを制御して前記バタフライ演
算ユニット（２）の出力データを貯存する段階と； （ｌ）前記データレジスタを制御して前記第５の出力デ
ータを前記乗法演算ユニット（３）に提供し、該乗法演
算ユニットを起動して前記第６のステップのＤＣＴ高速
演算を実行させる段階と； （ｍ）前記乗法演算ユニット（３）の第６のステップの
出力データを出力ユニット（５）から取り出す段階と； を具備し、且つ上記（ａ）乃至（ｍ）の段階の順序でデ
ータ処理を行うＤＣＴ／ＩＤＣＴ集積回路プロセッサを
使用する方法が提供される。

【０００９】

【作用】本発明は、上記各演算構成により正逆二回の一
次元ＤＣＴ／ＩＤＣＴ演算を実行することができると同
時に、それそれバタフライ演算ユニットと乗法演算ユニ
ットとによりパイプライン作業方式の並列処理をするこ
とができるので、正逆順演算可能なプロセッサの集積回
路の容積を大幅に縮小することができ、且つ一般のリア
ルタイム処理の要求に答えることができる。また、この
プロセッサを互いに二つ直列すると、両者のパイプライ
ン作業方式からそれぞれがブロックデータの第１及び第
２の一次元ＤＣＴ／ＩＤＣＴ演算を行なえるので、処理
速度を一層向上させることができ、より高いビットレー
トの応用に適合され得る。

【００１０】

【実施例】図１は、本発明に係る集積回路プロセッサの
実施例である。本集積回路プロセッサは、入力ユニット
１，バタフライ演算ユニット２，乗法演算ユニット３，
データレジスタ４，出力ユニット５，及び制御ユニット
６を備えている。そのうちの入力ユニット１は、デマル
チプレクサで構成されており、外部からのデータＤinを
ＤＣＴ演算又はＩＤＣＴ演算かに応じて選択し、バタフ
ライ演算ユニット２又は乗法演算ユニット３に送る。

【００１１】バタフライ演算ユニット２は、第１の前置
マルチプレクサ２１及びバタフライ演算器２２を含んで
いる。バタフライ演算器２２は、一対の加算器及び減算
器によって構成される。バタフライ演算ユニット２は、
前置マルチプレクサ２１により入力ユニット１又はデー
タレジスタ４からの出力データを選択し、バタフライ演
算器２２にてバタフライ演算を行ない、その演算結果を
データレジスタ４に書込んだり出力ユニット５から外部
に出力する。

【００１２】乗法演算ユニット３は、第２の前置マルチ
プレクサ３１，補助加減算器３２，掛算器３３，係数Ｒ
ＯＭ３４，及び出力セレクタ３５を備えている。係数Ｒ
ＯＭ３４は、乗法演算の係数部分を貯存するものであ
り、ここに貯存されているデータは、掛算器３３のオペ
ランドとして用いられる。乗法演算ユニット３は、単純
乗法，前置加算乗法，及び事後減算乗法の演算を担当
し、その入力データは入力ユニット１又はデータレジス
タ４から送られ、各演算に応じて第２の前置マルチプレ
クサ３１又は補助加減算器３２に送られ、演算結果は、
出力セレクタ３５を介してデータレジスタ４に書き戻さ
れたり、掛算器３３の出力が出力ユニット５経由で外部
に送られる。また、乗法演算ユニット３が単純乗法演算
を実行している場合、入力データが前置マルチプレクサ
３１の選択により掛算器３３に与えられ、これに係数Ｒ
ＯＭ３４からの対応アドレスの係数が相乗されることに
より、単純乗法演算が完成される。また、前置加算乗法
演算の場合は、データレジスタ４から出力される両デー
タが補助加減算器３２に送られ、両者が加算された後、
その結果が掛算器３３に送られて係数ＲＯＭ３４からの
対応アドレスの係数と相乗されることにより、前置加算
乗法演算が完了される。更に、事後減算乗法演算の場合
は、同様にデータレジスタ４から出力される両データ
が、１つは第２の前置マルチプレクサ３１、もう１つは
補助加減算器３２にそれぞれ送られ、前置マルチプレク
サ３１に送られたデータは、掛算器３３に入力されて単
純乗法演算が実行され、その演算結果が補助加減算器３
２に送られ、以前に入力されているもう１つのデータと
減算されることにより、両者の差が事後減算乗法演算の
結果とされる。

【００１３】データレジスタ４は、４ポートのレジスタ
ユニットで構成されており、ＲＡＭ等により演算過程の
中間結果データを貯存する。その４ポート構造は二対の
書込／読出（ WP1−RP1 ， WP2−RP2 ）に分けることが
でき、それぞれバタフライ演算ユニット２及び乗法演算
ユニット３のデータアクセス経路とする。

【００１４】出力ユニット５は、マルチプレクサを備え
て構成されており、ＩＤＣＴ演算又はＤＣＴ演算である
かに応じて、バタフライ演算器２２又は掛算器３３から
の出力を選択して外部への出力データとする。また、制
御ユニット６は、制御シーケンスを生じさせるために用
いられ、上記各ユニットの操作手順を制御するものであ
る。

【００１５】図２及び図３は、上記構成を基に本プロセ
ッサがＤＣＴ／ＩＤＣＴ演算を行なう順序について示し
ている。図において、ブロックＮに対し前後２回の一次
元変換（「1st 1-D DCT/IDCT」及び「2nd 1-D DCT/IDC
T」）が実行され、且つ各回の一次元変換において、６
つの操作ステップにおけるバタフライ演算と乗法演算と
が順に行なわれ、それぞれバタフライ演算ユニット２及
び乗法演算ユニット３によりパイプライン作業方式で並
列処理される。図２で示されるＤＣＴにおいて、第１，
第３，第５のステップではバタフライ演算が行なわれ、
第２及び第４のステップでは前置加算乗法演算、第６の
ステップでは単純乗法演算が行われる。また、図３で示
されるＩＤＣＴにおいて、第１のステップでは単純乗法
演算が行なわれ、第３，第５のステップでは事後減算乗
法演算、そして第２，第４，第６のステップではバタフ
ライ演算が行なわれる。また、第１の一次元変換（つま
り「1st 1-D DCT/IDCT」）の第１のステップの演算と同
時にＤinからデータが入力され、第２の一次元変換（つ
まり「2nd 1-D DCT/IDCT」）の第６のステップの演算が
実行されている時にその結果が外部Ｄout から出力され
る。

【００１６】そして各ステップの演算データは、外部と
の入力及び出力を除き、全てデータレジスタ４をソース
またはデスティネーションとされており、前回の順巡り
ステップの結果が後続の順巡りステップに由来されてて
おり、データレジスタ４のアクセス方式は、同一ブロッ
クにおける２回の一次元変換が互いに順序を転置するこ
とを要し、例えば、第１の一次元変換が行の順序でアク
セスされたすれば、第２の一次元変換は必ず列の順序で
アクセスされる。尚、ぞの逆の場合も然りである。しか
し、互いに隣接する両ブロック間、すなわち、前のブロ
ックの第２の一次元変換と次のブロックの第１の一次元
変換とのアクセス順序は不変である。また、バタフライ
乗法演算ユニット２及び乗法演算ユニット３は、データ
レジスタ４の個別の書込／読出ポートから同時にデータ
レジスタ４に対してデータアクセスを行なうことがで
き、したがって、上記両演算ユニット２，３を用いてパ
イプライン作業方式で並列処理をさせることができると
共に、同類の演算ステップが逐次に同一演算ユニットの
中で次々に実行されるのである。

【００１７】以下、これを実施例とともに説明すると、 （１）ＤＣＴを実行する場合、例えば８×８の画素ブロ
ックが、６４個の画素データとして行（又は列）の順序
でＤinから入力され、入力ユニット１の選択をへてバタ
フライ乗法演算ユニット２に送られて第１のステップ演
算が実行される。これはバタフライ演算であり、その結
果は書き込みポートWP1 からデータレジスタ４に書き込
まれ、次に読み出しポートRP1 から読み出されて乗法演
算ユニット３に送られて第２のステップの演算が進めら
れる。これが前置加算乗法演算である。続いて、前置加
算乗法演算の結果がもう一つの書き込みポートWP2 から
データレジスタ４に書き戻され、かつ第１のステップの
演算が完成するのを待ってから、もう一つの読み出しポ
ートRP2 から前の２回のステップ演算の結果が読み取ら
れてバタフライ乗法演算ユニット２に送られ、第３のス
テップ演算が進められる。その演算結果は書き込みポー
トWP1 によりデータレジスタ４に書き戻される。同様な
見地から、第４のステップの演算が第２のステップの演
算後に続いて乗法演算ユニット３にて行われ、第５のス
テップの演算が第３のステップの演算後に続いてバタフ
ライ乗法演算ユニット２にて行われる。第６のステップ
演算は、第４のステップの演算後に乗法演算ユニット３
において単純乗法演算が実行され、これらの結果が共に
データレジスタ４に書き戻される。そして第６のステッ
プの演算が終了すると第１の一次元ＤＣＴが完了され
る。

【００１８】しかる後、順序を反対にして、すなわち列
（又は行）の順序でRP1 によりデータレジスタ４からデ
ータを読み取ってバタフライ乗法演算ユニット２に送
り、第２の一次元ＤＣＴの第１のステップの演算を開始
する。その後の各ステップの演算方式は、第１の一次元
ＤＣＴと同じであるが、異なる所は、最後における第６
のステップの演算結果がデータレジスタ４に書き戻され
ずに直接乗法演算ユニット３の掛算器３３から出力さ
れ、出力ユニット５を介して外部Ｄout に出力されるこ
とにある。この最後的な出力は、ブロック画素に関する
ＤＣＴ演算された周波数領域データである。

【００１９】（２）ＩＤＣＴを実行する場合は、６４個
の周波数領域データが行（または列）の順序でＤinから
入力ユニット１に入力され、その選択により乗法演算ユ
ニット３に送られて第１のステップの演算が行なわれ
る。これは単純乗法演算であり、その結果は、書き込み
ポートWP2 によりデータレジスタ４に書き込まれ、次に
読取りポートRP1 から読み取られてバタフライ乗法演算
ユニット２に送られ、これにより第２のステップ演算が
行なわれる。これはバタフライ演算に属し、その結果
は、もう一つの書込みポートWP1 によりデータレジスタ
４に書き戻される。第３のステップは事後減算乗法演算
であり、これは読み出しポートRP2 により第２のステッ
プ演算の結果が読み取られて乗法演算ユニット３に送ら
れ、第１のステップ演算の後に続いて実行される。その
演算結果は、WP2 によりデータレジスタ４に書き戻され
る。同様な見地から第４のステップの演算は、第２のス
テップの演算後にバタフライ乗法演算ユニット２にて実
行され、第５のステップの演算は、第３のステップの演
算後に乗法演算ユニット３にて実行される。そして第６
のステップの演算は、第４のステップ演算後に続いてバ
タフライ乗法演算ユニット２にて実行され、これによる
演算結果は共にデータレジスタ４に書き戻され、このよ
うに第６のステップ演算が終了することにより第１の一
次元ＩＤＣＴが完了する。

【００２０】続いて RP2では列（または行）の順序でデ
ータレジスタ４からデータを読み取り、乗法演算ユニッ
ト３に送り、これにより第２の一次元ＩＤＣＴにおける
第１のステップの演算が開始される。その後の各ステッ
プの演算は、全て第１の一次元ＩＤＣＴと同様である
が、異なるところは、最終的な第６のステップの演算結
果がデータレジスタ４に書き戻されることなく出力ユニ
ット５を介して外部Ｄout に出力されることにある。こ
の最終的な出力は、ＩＤＣＴ復元をへた画素データであ
る。

【００２１】図４は、本発明に係るプロセッサの他の実
施例を示しており、これは図１で示した両基本モジュー
ルを直列したものであり、パイプライン作業によりブロ
ックデータの２回の一次元ＤＣＴ／ＩＤＣＴを処理し、
すなわち両モジュールがそれぞれ１回の一次元変換の６
ステップの演算を順巡り実行するのである。

【００２２】このプロセッサは、主として第１の一次元
処理ユニット７，第２の一次元処理ユニット８，及び制
御ユニット９を備えている。第１の一次元処理ユニット
７は、入力ユニット７１と、前置マルチプレクサ７２１
及びバタフライ演算器７２２を有する第１のバタフライ
演算ユニット７２と、前置マルチプレクサ７３１，補助
加減算器７３２，掛算器７３３，係数ＲＯＭ７３４，及
び出力セレクタ７３５を有する第１の乗法演算ユニット
７３と、ブロックデータの入力や第１の一次元変換を実
行する第１のデータレジスタ７４とを備えている。第１
のデータレジスタ７４は、転置メモリ ( Transpose Mem
ory ) を兼ねており、第２の一次元処理ユニット８の入
力データの出所となる。

【００２３】一方、第２の一次元処理ユニット８は、前
置マルチプレクサ８１１及びバタフライ演算器８１２を
有する第２のバタフライ演算ユニット８１と、前置マル
チプレクサ８２１，補助加減算器８２２，掛算器８２
３，及び出力セレクタ８２４を有する第２の乗法演算ユ
ニット８２と、第２のデータレジスタ８３と、出力ユニ
ット８４とを備えている。第２の乗法演算ユニット８２
の掛算器８２３の演算入力端は、第１の乗法演算ユニッ
ト７３に連接されており、第１の乗法演算ユニット７３
の係数ＲＯＭ７３４と共用できるようにされている。第
２の一次元処理ユニット８は、ブロックデータの第２の
一次元変換及び最終結果の出力を行う。制御ユニット９
は、これら第１及び第２の一次元処理ユニット７，８の
実行プロセスを制御するために用いられる。

【００２４】上記構成によれば、ＤＣＴ／ＩＤＣＴ演算
の実行順序は、図５に示すように、一次元処理ユニット
７，８のパイプライン作業によりブロックデータのＤＣ
Ｔ／ＩＤＣＴ演算が実行され、ブロックＮの入力データ
がＤinから第１の一次元処理ユニット７に入ると同時
に、前ブロックＮ−１の第１の一次元変換をへた結果が
第１のデータレジスタ７４の読出ポートRP1A（ＤＣＴ実
行時）又は RP2A （ＩＤＣＴ実行時）から第２の一次元
処理ユニット８に送られ、一次元処理ユニット７，８が
それぞれ１回の一次元変換の６ステップ演算を順巡り実
行し、前ブロックＮ−１の最後の結果が出力ユニット８
４の出力端から外部Ｄout に送り出される。ブロックＮ
の第１の一次元変換された結果は、第１のデータレジス
タ７４に貯存されると、第１のデータレジスタ７４は、
連続ブロック間で必ず列及び行の互換順序によりデータ
アクセスを行なう。このような構造により処理速度を向
上させることができ、高いバイトレートの応用環境に適
用され得るのである。

【００２５】上記形態における基本的思想には３つあ
り、その１つは「順巡実行」であり、他の１つが「並列
処理」、そしてもう１つが「処理速度の倍速向上」にあ
る。そのうち『順巡実行』は、同一のハードウエアを利
用して順巡り実行を数回行なってある仕事を達成するこ
とを意味し、すなわち「時間に換えて空間を得ること」
にあって、ハードウエアを減らしてコストの低減を図
り、実質的な作業時間を増加させることを意味する。

【００２６】また『並列処理』は、順巡実行とは反対
に、「空間に換えて時間を得ること」にあって、すなわ
ち順巡り実行の構成の下で、リアルタイムの速度を達成
するために２つの独立ユニットを利用して並列処理を行
ない、作業時間をあまり引き延ばさないようにすること
を意味する。尚、上記実施例中の『並列処理』の構成は
これに相当し、下記の『処理速度の倍速向上』の直列構
成と相対するものである。

【００２７】更に『処理速度の倍速向上』は、上記『順
巡実行』及び『並列処理』の構成の下で、更に早いビッ
トレートで処理する場合、処理速度上、リアルタイムで
処理を実現するために、更なる「空間に換えて時間を得
ること」が必要になるためのものであり、直列方式に属
する。

【００２８】本発明に係る演算手法は、上記３つの思想
を包含しており、因に、ＤＣＴ又はＩＤＣＴにかかわら
ず、共に２回の同じ順序の演算手法を含み、且つ各回の
演算が６つの演算ステップを含み、各６つの演算ステッ
プを２種類の演算（バタフライ演算と乗法演算）に分別
することができ、これらの演算が交互に行なわれる。す
なわち、この特徴が本発明に係る構成及び実行方法を形
成している。

【００２９】例えば図１においては、『順巡実行』及び
『並列処理』の両特徴が利用されており、この構成でＤ
ＣＴ／ＩＤＣＴを行なうと１２ステップ（２回の「１−
ＤＤＣＴ／ＩＤＣＴ」）の『順巡実行』が必要である
が、この１２ステップは更に両独立演算ユニット（バタ
フライ演算ユニットと乗法演算ユニット）により、それ
ぞれ６つのステップで『並列処理』を分担させているの
で、これにより図２及び図３から見られるように、１つ
のブロックを処理するに１２ステップ分の時間ではな
く、ほぼ６ステップの時間だけですみ、且つどの時点か
ら見ても両演算ユニットがほとんどフルに作動されてい
る。

【００３０】また、実行順序から見ると、各ステップ
は、６４個のデータ（列または行の順序で実行され、各
列又は行がそれぞれ８つのデータを含み、合計で８列又
は８行ある）を処理しなければならず、第１のステップ
で「複数個のデータ」を処理した後（ここでいう「複数
個のデータ」は、ＤＣＴとＩＤＣＴとではやや異なる
が）、第２のステップが第１のステップの結果について
継続的に処理し、且つ前のブロックにおける最後のステ
ップ（つまり「２ｎｄ １−Ｄ」の第６のステップ）が
どれだけ長びいたかによって決まり、もしも始めから第
１個のブロックを処理するとすれば、「複数個のデー
タ」は最も多くて８つ（１列又は１行）で、ＤＣＴ，Ｉ
ＤＣＴ共に然りである。そして、第３のステップが第１
のステップと同類の演算に属しているので、第１のステ
ップが６４個のデータを完全に処理し終わってから接続
するのであり、この際、第２のステップは必ずすでに多
数のデータを処理し終ったと保証することができ、少な
くとも８つ以上（１列又は１行）のデータを第３のステ
ップに処理させることができ、待機させる必要がない。

【００３１】また、第４，第５及び第６のステップも同
様であり、このような演算方式は、１つのデータに続い
て１つのデータ、１つのステップに続いて１つのステッ
プ、１順に続いて１順（すなわち、「ｌｓｔ １−
Ｄ」，「２ｎｄ １−Ｄ」，「ｌｓｔ １−Ｄ」・・
・）というように実行されるのでパイプライン作業と呼
ばれる。このパイプライン作業は、１ブロックの両順演
算の間（すなわち、「ｌｓｔ１−Ｄ」と「２ｎｄ １−
Ｄ」の間）に幾分中断するが、それはデータレジスタユ
ニットが、この臨界の間でアクセス順序を変える必要が
あるからであり（列からを行、又は行から列）、それ
故、「２ｎｄ １−Ｄ」の第１のステップは、必ず第６
のステップが完全に終ってから始まるのであって、直接
「ｌｓｔ １−Ｄ」の第５のステップの後に続くことは
できず、因に、この時には「２ｎｄ １−Ｄ」の第１の
ステップが必要とするデータがまだ完全に準備されてい
ないからである。したがって、開始するにしても開始の
しようがないのである。そして「２ｎＤ １−Ｄ」の第
１のステップが開始されると、その実行順序及び時間は
「ｌｓｔ １−Ｄ」と同様である。

【００３２】また、隣接する両ブロック間のパイプライ
ン作業が中断されることがなく、因に、次のブロックの
データがＤinから入って来るので、第１のステップが待
機される必要がなく、直接、前ブロックの「２ｎｄ １
−Ｄ」における第５のステップの後に続いて実行するこ
とができ、且つ前ブロックのデータも続々と「２ｎｄ１
−Ｄ」の第６のステップにおいて完成されてＤout に送
られるので、データレジスタユニットのアクセス順序も
列及び行の互換をする必要がない。

【００３３】

【発明の効果】以上、本発明によれば、構成が単純化さ
れるので集積回路の占用空間を大幅に縮小することがで
き、これによりコストが低減されると共に、処理速度が
向上されるので、リアルタイム処理の要求にマッチして
高いビットレートの応用環境に適用され得る。

【図面の簡単な説明】

【図１】本発明に係る離散的コサイン変換／逆変換用集
積回路プロセッサの一構成形態を示したブロック図であ
る。

【図２】図１のプロセッサにより実行されるＤＣＴ演算
の流れを示したタイムチャートである。

【図３】図１のプロセッサにより実行されるＩＤＣＴ演
算の流れを示したタイムチャートである。

【図４】本発明に係る離散的コサイン変換／逆変換用集
積回路プロセッサの他の構成形態を示したブロック図で
ある。

【図５】図４のプロセッサにより実行されるＤＣＴ／Ｉ
ＤＣＴ演算の流れを示したタイムチャートである。

【図６】離散的コサイン変換の流れを示した説明図であ
る。

【図７】離散的コサイン変換／逆変換に用いる各演算の
定義を示した説明図であり、それぞれ、（ａ）はバタフ
ライ演算、（ｂ）は単純乗法演算、（ｃ）は前置加算乗
法演算、（ｄ）は事後減算乗法演算の定義を示したもの
である。

【図８】離散的コサイン逆変換の流れを示した説明図で
ある。

【符号の説明】

１…入力ユニット ２…バタフライ演算ユニット ３…乗法演算ユニット ４…データレジスタ ５…出力ユニット ６…制御ユニット ３１…第２の前置マルチプレクサ ３２…補助加減算器 ３３…掛算器 ３４…係数ＲＯＭ ３５…出力セレクタ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 入力ユニット（１），バタフライ演算ユ
   ニット（２），乗法演算ユニット（３），データレジス
   タ（４），出力ユニット（５），及び制御ユニット
   （９）を具備する離散的コサイン変換（ＤＣＴ）及び逆
   離散的コサイン変換（ＩＤＣＴ）用の集積回路プロセッ
   サであって、 前記入力ユニット（１）が外部からの入力データを接収
   し； 前記バタフライ演算ユニット（２）が、前記入力ユニッ
   ト（１）及びデータレジスタ（４）からのデータを選択
   出力する第１の前置マルチプレクサ（７２１）と、該第
   １の前置マルチプレクサからの出力データを受けて加算
   及び減算のバタフライ演算を実行するバタフライ演算器
   （７２２）とを含み； 前記乗法演算ユニット（３）が、前記入力ユニット及び
   データレジスタからのデータを選択出力する第２の前置
   マルチプレクサ（７３１）と、該第２の前置マルチプレ
   クサに連接されて前置加算演算の加算部分及び事後減算
   演算の減算部分を実行する補助加減算器（７３２）と、
   前記第２の前置マルチプレクサと該補助加減算器に連接
   されて単純乗法，前置加算乗法及び事後減算乗法の乗法
   部分を実行する掛算器（７３３）と、該掛算器に連接さ
   れており、乗法演算の係数部分としてアクセスされて該
   掛算器のもう一つの演算入力を与える係数ＲＯＭ（７３
   ４）と、前記補助加減算器及び掛算器に連接されてお
   り、該補助加減算器及び掛算器の出力を選択して前記デ
   ータレジスタ（４）に送る出力セレクタ（７３５）とを
   含み、 前記データレジスタ（４）が、前記バタフライ演算ユニ
   ット（２）及び乗法演算ユニット（３）に連接されてお
   り、演算過程の中間結果をアクセスし、 前記出力ユニット（５）が、前記バタフライ演算ユニッ
   ト（２）及び乗法演算ユニット（３）に連接されてお
   り、該バタフライ演算ユニット及び乗法演算ユニットの
   出力データを選択して外部に送り出し、 前記制御ユニット（９）が、前記各ユニットの作動順序
   を制御シーケンスにより制御するように構成された離散
   的コサイン変換及び逆変換用の集積回路プロセッサ。
2. 【請求項２】 前記入力ユニット（１）が、デマルチプ
   レクサを備えて構成されており、ＤＣＴ／ＩＤＣＴ演算
   により入力されたデータを選択して前記バタフライ演算
   ユニット／乗法演算ユニットに送るように構成されてい
   る請求項１に記載の集積回路プロセッサ。
3. 【請求項３】 第１の一次元処理ユニット（７），第２
   の一次元処理ユニット（８），及び制御ユニット（９）
   とを具備し、 前記第１の一次元処理ユニット（７）には、入力ユニッ
   ト（７１），バタフライ演算ユニット（７２），乗法演
   算ユニット（７３），及び第１のデータレジスタ（７
   ４）が設けられ、 前記入力ユニット（７１）が外部からの入力データを受
   け取り、 前記バタフライ演算ユニット（７２）が、前記入力ユニ
   ット及び第１のデータレジスタから出力されるデータを
   選択する第１の前置マルチプレクサ（７２１）と、一対
   の加算器及び減算器から形成され、該第１の前置マルチ
   プレクサからのデータを受けて加算及び減算のバタフラ
   イ演算を実行するバタフライ減算器（７２２）とを備
   え、 前記乗法演算ユニット（７３）が、前記入力ユニット及
   び第１のデータレジスタから出力されるデータを選択す
   る第２の前置マルチプレクサ（７３１）と、該第２の前
   置マルチプレクサに連接されて前置加算乗法演算の加算
   部分及び事後減算乗法演算の減算部分を実行する補助加
   減算器（７３２）と、前記第２の前置マルチプレクサ及
   び補助加減算器に連接されて単純乗法，前置加算乗法，
   及び事後減算乗法の乗法部分を実行する掛算器（７３
   ３）と、該掛算器に連接されて乗法演算の係数部分とし
   てアクセスされ、該掛算器のもう一つの演算入力を与え
   る係数ＲＯＭと、前記補助加減算器及び掛算器に連接さ
   れて該補助加減算器及び掛算器の出力データを前記第１
   のデータレジスタ（７４）に選択出力する出力セレクタ
   （７３５）とを備え、 前記第１のデータレジスタ（７４）が、前記バタフライ
   演算ユニット（７２）及び乗法演算ユニット（７３）に
   連接されて演算過程における中間結果をアクセスするよ
   うに構成されており、 前記第２の一次元処理ユニット（８）には、バタフライ
   演算ユニット（８１），乗法演算ユニット（８２），第
   ２のデータレジスタ（８３），及び出力ユニット（８
   ４）が設けられ、 前記バタフライ演算ユニット（８１）が、前記第１及び
   第２のデータレジスタ（７４，８３）の出力データを選
   択する第１の前置マルチプレクサ（８１１）と、一対の
   加算器及び減算器から形成され該第１の前置マルチプレ
   クサからのデータを受けて加算及び減算のバタフライ演
   算を実行するバタフライ演算器（８１２）とを備え、 前記乗法演算ユニット（８２）が、前記第１及び第２の
   データレジスタ（７４，８３）から出力されるデータを
   選択する第２の前置マルチプレクサ（８２１）と、該第
   ２の前置マルチプレクサに連接されて前置加算乗法演算
   の加算部分及び事後減算乗法演算の減算部分を実行する
   補助加減算器（８２２）と、前記第２の前置マルチプレ
   クサ及び補助加減算器に連接されて単純乗法，前置加算
   乗法，及び事後減算乗法の乗法部分を実行し、且つ前記
   第１の一次元処理ユニット（７）の係数ＲＯＭにも連接
   される掛算器（８２３）と、前記補助加減算器及び掛算
   器に連接され該補助加減算器及び掛算器の出力データを
   選択して前記第２のデータレジスタ（８３）に送る出力
   セレクタ（８２４）とを備え、 前記第２のデータレジスタ（８３）が、前記バタフライ
   演算ユニット（８１）及び乗法演算ユニット（８２）に
   連接されて演算過程における中間結果をアクセスし、 前記出力ユニット（８４）が、前記バタフライ演算ユニ
   ット（８１）及び乗法演算ユニット（８２）に連接され
   て該バタフライ演算ユニット及び乗法演算ユニットの出
   力を選択して外部への出力データとし、 前記制御ユニット（９）が、前記第１の一次元処理ユニ
   ット（７）及び第２の一次元処理ユニット（８）の実行
   順序を制御シーケンスにより制御するよう構成されてい
   る離散的コサイン変換及び逆変換用の集積回路プロセッ
   サ。
4. 【請求項４】 前記入力ユニット（７１）が、デマルチ
   プレクサを備えて構成されており、ＤＣＴ／ＩＤＣＴ演
   算により入力されたデータを選択して前記第２の一次元
   処理ユニット（８）のバタフライ演算ユニット及び第１
   の乗法演算ユニットに送るように構成されている請求項
   ３に記載の集積回路プロセッサ。
5. 【請求項５】 離散的コサイン変換（ＤＣＴ）を行うと
   きに、６ステップのＤＣＴ高速演算法により一連の画素
   データブロックの入力データを処理して一連の変換デー
   タを生成し、かつ該ＤＣＴ高速演算法が、それぞれ複数
   のバタフライ演算を含む第１，第３及び第５のステップ
   と、それぞれ複数の前置加算乗法演算を含む第２及び第
   ４のステップと、単純乗法演算を含む第６のステップと
   を備えて構成されるＤＣＴ／ＩＤＣＴ集積回路プロセッ
   サを使用する方法であって、 該方法が、 （ａ）前記入力データを入力ユニット（１）から取り出
   す段階と； （ｂ）該入力ユニット（１）を制御して該入力データを
   バタフライ演算ユニット（２）に送り、かつ該バタフラ
   イ演算ユニットを起動して前記第１のステップのＤＣＴ
   高速演算を実行させる段階と； （ｃ）前記バタフライ演算ユニット（２）の第１のステ
   ップの出力データをデータレジスタ（４）に貯存する段
   階と； （ｄ）前記データレジスタを制御して前記第１のステッ
   プの出力データを乗法演算ユニット（３）に送り、かつ
   該乗法演算ユニットを起動して前記第２のステップのＤ
   ＣＴ高速演算を実行させる段階と； （ｅ）前記データレジスタを制御して前記乗法演算ユニ
   ット（３）の第２のステップの出力データを貯存する段
   階と； （ｆ）前記データレジスタを制御して前記第１及び第２
   のステップの出力データを前記バタフライ演算ユニット
   （２）に提供し、該バタフライ演算ユニットで第１のス
   テップのＤＣＴ高速演算を実行完了した後、該バタフラ
   イ演算ユニットにより前記第３のステップのＤＣＴ高速
   演算を実行させる段階と； （ｇ）前記データレジスタを制御して、前記バタフライ
   演算ユニットの第３のステップの出力データを貯存する
   段階と； （ｈ）前記データレジスタを制御して前記第３のステッ
   プの出力データを前記乗法演算ユニット（３）に提供
   し、該第３のステップの出力データが前記データレジス
   タ（４）に貯存された後、該乗法演算ユニットを起動し
   て前記第４のステップのＤＣＴ高速演算を実行させる段
   階と； （ｉ）前記データレジスタを制御して前記乗法演算ユニ
   ット（３）の第４のステップの出力データを貯存する段
   階と； （ｊ）前記データレジスタを制御して前記第３及び第４
   のステップの出力データを前記バタフライ演算ユニット
   （２）に提供し、該バタフライ演算ユニットで第３のス
   テップのＤＣＴ高速演算を実行させた後、該バタフライ
   演算ユニットを起動して前記第５のステップのＤＣＴ高
   速演算を実行させる段階と； （ｋ）前記データレジスタを制御して前記バタフライ演
   算ユニット（２）の出力データを貯存する段階と； （ｌ）前記データレジスタを制御して前記第５の出力デ
   ータを前記乗法演算ユニット（３）に提供し、該乗法演
   算ユニットを起動して前記第６のステップのＤＣＴ高速
   演算を実行させる段階と； （ｍ）前記乗法演算ユニット（３）の第６のステップの
   出力データを出力ユニット（５）から取り出す段階と； を具備し、且つ上記（ａ）乃至（ｍ）の段階の順序でデ
   ータ処理を行うＤＣＴ／ＩＤＣＴ集積回路プロセッサを
   使用する方法。
6. 【請求項６】 前記段階（ｌ）と（ｍ）との間に、 前記データレジスタ（４）を制御して前記第６のステッ
   プの出力データを貯存する段階と、 前記データレジスタを制御して前記第６のステップの出
   力データを前記バタフライ演算ユニット（２）に提供
   し、該バタフライ演算ユニットにより第３のステップの
   ＤＣＴ演算を完成した後、更に該バタフライ演算ユニッ
   トにより第１のステップのＤＣＴ高速演算を実行させる
   段階と、 前記（ｃ）乃至（ｌ）の段階の順序で重複させる段階
   と、 を更に具備する請求項５に記載の方法。
7. 【請求項７】 離散的コサイン逆変換（ＩＤＣＴ）を行
   うとき、６ステップのＩＤＣＴ高速演算により一連の画
   素データブロックの入力データを処理して一連の変換デ
   ータを生成し、かつ該ＩＤＣＴ高速演算が、複数の単純
   乗法演算を含む第１のステップと、複数のバタフライ演
   算を含むそれぞれ第２，第４及び第６のステップと、複
   数の事後減算乗法演算を含むそれぞれ第３及び第５のス
   テップとを備えて構成されるＤＣＴ／ＩＤＣＴ集積回路
   プロセッサを使用する方法であって、該方法が、 （ａ）前記入力データを入力ユニット（１）から取り出
   す段階と； （ｂ）該入力ユニットを制御して前記入力データを乗法
   演算ユニット（３）に送り、かつ該乗法演算ユニットを
   起動して前記第１のステップのＩＤＣＴ高速演算を実行
   させる段階と； （ｃ）前記乗法演算ユニット（３）の第１のステップの
   処理データをデータレジスタ（４）に貯存する段階と； （ｄ）前記データレジスタ（４）を制御して前記第１の
   ステップの出力データをバタフライ演算ユニット（２）
   に送り、かつ該バタフライ演算ユニットを起動して前記
   第２のステップのＩＤＣＴ高速演算を実行させる段階
   と； （ｅ）前記データレジスタを制御して前記バタフライ演
   算ユニット（２）の第２のステップの出力データを貯存
   する段階と； （ｆ）前記データレジスタを制御して該第２のステップ
   の出力データを前記乗法演算ユニット（３）に提供し、
   前記第２のステップの出力データが前記データレジスタ
   に貯存されたとき、該乗法演算ユニットを起動して前記
   第３のステップのＩＤＣＴ高速演算を実行させる段階
   と； （ｇ）前記データレジスタを制御して前記乗法演算ユニ
   ット（３）の第３のステップの出力データを貯存する段
   階と； （ｈ）前記データレジスタを制御して前記第２及び第３
   の出力データを前記バタフライ演算ユニット（２）に提
   供し、該バタフライ演算ユニットが第２のステップのＩ
   ＤＣＴ高速演算を実行した後、該バタフライ演算ユニッ
   トにより前記第４のステップのＩＤＣＴ高速演算を実行
   させる段階と； （ｉ）前記データレジスタを制御して前記バタフライ演
   算ユニット（２）の第４のステップの出力データを貯存
   する段階と； （ｊ）前記データレジスタを制御して該第４のステップ
   の出力データを前記乗法演算ユニット（３）に提供し
   て、該第４のステップの出力データが該データレジスタ
   に貯存されたとき、該乗法演算ユニットを起動して前記
   第５のステップのＩＤＣＴ高速演算を実行させる段階
   と； （ｋ）前記データレジスタを制御して前記乗法演算ユニ
   ット（３）の第５のステップの出力データを貯存する段
   階と； （ｌ）前記データレジスタを制御して前記第４及び第５
   の出力データを前記バタフライ演算ユニット（２）に提
   供し、該バタフライ演算ユニットが第４のステップのＩ
   ＤＣＴ高速演算を実行した後、該バタフライ演算ユニッ
   トにより前記第６のステップのＩＤＣＴ高速演算を実行
   させる段階と； （ｍ）前記バタフライ演算ユニット（２）の第６のステ
   ップの出力データを出力ユニット（５）から取り出す段
   階と； を具備し、且つ上記（ａ）乃至（ｍ）の段階の順序で行
   うＤＣＴ／ＩＤＣＴ集積回路プロセッサを使用する方
   法。
8. 【請求項８】 前記段階（ｌ）と（ｍ）との間に、 前記データレジスタ（４）を制御して前記第６のステッ
   プの出力データを貯存する段階と、 前記データレジスタ（４）を制御して前記第６のステッ
   プの出力データを前記乗法演算ユニット（３）に提供
   し、該乗法演算ユニットにより第１のステップのＩＤＣ
   Ｔ高速演算を実行させる段階と、 前記段階を（ｃ）乃至（ｌ）の順序で重複させる段階
   と、 を更に具備する請求項７に記載の方法。