JPS62239271A - 数値信号の一次変換用回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、Ｎ個（Ｎは整数である）の数値データから成
る数値信号に対して一次変換を実施するための回路に係
る。本発明は特に、例えば画像又は音声信づ・のような
数値信号を伝送線路で送信する前にコード化するために
、該信号を処理するのに適用される。

このような適用では各種の一次変換、例えば不連続フー
リエ変換、不連続余弦変換、不連続正弦変換、不連続ア
ダマール変換等が使用されている。

これらの変換は処理される信号の数値特徴に基づいて１
不連続」と呼称されている。

Ｎ個のサンプルからなる数値信号に対して適用される−
次変換は一般に、乗算を表す枝と加算又は減算を表す結
節点とから成るグラフによって表されている。

このようなグラフは、不連続余弦変換については下記の
文献中に記載されている。

−１９８５年１０月２２日付仏国特許出願第８５１５６
４９号、−一、＋１．　ＣＩＩＥＮ他にょる″′不連続
余弦変換のための高速計算アルゴリズム；　Ａ　ｆａｓ
ｔ　ｃｏｍｐｕｔａｔｉｏｎａｌａｌｇｏｒｉＬｈｍ　
ｆｏｒ　ｔｂｅ　ｄｉｓｃｒｅｔｅ　ｃｏｓｉｎｅ　ｔ
ｒａｎｓｆｏｒｍ”（ＩＥＥＥ　　Ｔｒａｎｓａｃｔｉ
ｏｎｓ　　ｏｎ　　ＣｏＩｕｎｉｃａｔｉｏｎ、　　ｖ
ｏｌ　　Ｃ０Ｎ−２５，Ｎｏ、９．５ｅｐｔ、　１９７
７、　ｐａｇｅｓ　１００４−１００９）、−八、ＪＡ
ＬＡＬＩ池にょる′”ＮＴＳＣカラーテレビ信号のリア
ルタイム処理のための高ＦＤＣＴプロセッサ；Δｈｉｇ
ｈ　ＦＤＣＴ　ｐｒｏｃｅｓｓｏｒ　ｆｏｒ　ｒｅａｌ
−ｔｉｍｅ　ｐｒｏｃｅｓｓｉＢｏｆ　ＮＴＳＣｃｏｌ
ｏｒ　ＴＶ　ｓｉｇｎａｌ”（ＩＥＥＥ　Ｔｒａｎｓａ
ｃｔｉｏｎｓｏｎ　Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ’
　Ｃｏｍｐａｔｉｂｉｌｉｔｙ、　ｖｏｌ、ＥＭｃ−２
４゜Ｎｏ、　２．　Ｍａｙ　１９８２．　ｐａｉｅｓ　
２７８−２８Ｇ）、−米国特許第４３８５３６３号。

一次変換グラフに基づく回路を実際に構成するには主に
２つの問題かあり、まず第一は実施しようとする計算の
１であり、第二はこのグラフの複雑さによりグラフの各
段の間に大量の非常に複雑なデータを流さなければなら
ないという点にある。

変換のアルゴリズムの単純化、即ちグラフに関しては、
データ流量を減らすために乗算の演算数を減らすといっ
た多くの研究が既に為されている。

実際の処、乗算器はコストと表面積もしくは消を量との
両面において非経済的な回路要素であるので、このよう
に演算数を減らすことは望ましいことである。こうし、
て、乗算器の各々の利用効率を最大にするように各乗算
器にグラフの数個の技の計算を割り当てることにより、
乗算器の個数は最大限に減少できる。

一次変換、特に不連続余弦変換又は不連続フーリエ変換
を実施するための回路としては、２種頚のものが知られ
ている。

まず第１の既知のアーキテクチャは、並列に作動する多
数の信号処理マイクロプロセッサを使用している。また
、既知の別のアーキテクチャは、相互に連結された標準
乗算器及び加算器を使用している。このような回路は、
特に上記米国特許第４３８５３６３号に記載されている
。このような２種類のアーキテクチャでは、集積回路の
アセンブリングが問題になる。

並列に作動する数個の乗算器から構成される特定の集積
回路として一次変換用回路を構成することも既に提案さ
れている。これらの乗算器は特殊なものでなく、任意の
２数を乗することができればよい。

従来技術の回路には、標準乗算器及び加算器しか１吏用
できず、従って、実施しようとする変換のグラフに固有
の特徴を考慮することかできないという欠点がある。こ
のように、−次変換用回路のアーキテクチャとグラフに
より表されるアルゴリズムの桿ｉ造との間に隔たりがあ
ると、処理を最適化することができない。

本発明の目的は、従来技術の回路の欠点、特に性能と費
用の比が小さいという欠点と解消することにある。この
目的は、変換グラフの一次変換で計算されると同一のア
ーキテクチャの一次変換を実施するための回路により達
せられる。

既知の回路では乗算器及び加算器が任意のＺつのオペラ
ンドを乗算又は加算することの可能な標準回路から構成
されているが、これに対して本発明の回路では乗算器及
び加算器を使用する。

より正確にいうと、特定の乗算器が変換グラフの各校に
対応し、特定の加算器が変換グラフの各結節点に対応す
る。従って各乗算器は、一方が固定しており且つ関連す
るグラフの枝の重さを表すような２つのオペランドを乗
算しなければならない。また、各加算器は加算又は減算
のうち一方の演算しか実施できないように構成されてい
る。

従って、本発明の目的は、Ｎ個のサンプル（Ｎは整数で
ある）から構成される数値信号に対して一次変換を実施
するための回路を提供することにあり、該回路は夫々可
変オペランドと所定の係数と　。

の乗算を表す枝と、夫々２つの可変オペランド間の加算
又は減算を表す結節点とから成る所定の一次変換のグラ
フに従って、加算及び／又は乗算の演算を実施する一連
の段から構成されており、該回路は、各校に関連する所
定の係数の値に従って結線された該各校用に関連する乗
算器と、各結節点に関連する加算又は減算の性質に従っ
て結線された該各結節点のための加算器とを備えている
ことを特徴とする。

好適には、本発明の回路は集積回路として形成されてい
る。

本発明の回路は特に、そのアーキテクチャと実施される
一次変換のグラフの構造とが相関しているため、既知の
回路に比較して計算能力が優れている。また、集積回路
として形成するなら、使用される回路の表面積と個数、
消費電力及び開発費用を低減できるので、費用を最適化
することも可能になる。一方、回路の信顆性も向上する
。

グラフの結節点及び枝と共に演算子を使用することによ
り、大量の均一のデータが回路で切替なしに得られる。

更に、各乗算器がただ１つの枝にしか関連していないの
で、そのオペランドのうちのひとつは一定である。不連
続余弦変換の場合、この一定のオペランドはコサイン又
はサインである。演算子が一定であるため、各乗算器を
特殊化することが可能になる。

本発明の特徴及び利点は、添付図面を参考に以下の非限
定的な具体的説明により明らかになろう。

ｌΔ１ 一例として、１６Ｘ　１６画素のブロックとして形成さ
れた画像をリアルタイムで不連続余弦変換する回路につ
いて説明する。

既知のように、データのサンプルに実施すべき演算の最
大数が最小であるような「パイプライン」式構造により
計算量を最適化する。こうして、使用される記憶容量又
はレジスタバッファの容量を最小にする９ 上記仏国特許出願第８５１５６４９号は、１６画素から
成る１行又は１列を変換するための不連続余弦変換グラ
フについて記載している。第１ａ、ｌｂ及び１０図はこ
のグラフを再現したものである。

１６Ｘ１６画素のブロックの不連続余弦変換回路は、以
下のモジュールを順に配置して成る単一の集積回路とし
て構成した。

一順次受は収られ且つ並列にコード化された１６画素を
直列のピッＩ・とじて発生される１６画素に変換する入
力レジスタパネル、 一１６Ｘ１６画素のブロックの１行を不連続余弦変換す
る計算用演算器、 一々１１め不１屯錦全ζケ査治ｔト竹冬闇ｂｂナスＩＩ
Ｉ前１＝仝鐸の余弦変換係数分記憶するように機能する
記憶及び置換用レジスタパネル。このために、行毎に到
達する各係数を列毎に再配列する必要がある。水平及び
鉛直方向にシフトできるレジスタパネルと、入力及び出
力マルチプレクサとを使用すれば、記憶パネルはただ１
個ですむ。

−１６ｘ　１６画素のブロックの１列を不連続余弦変換
する計算用演算器、 一人カレジスタパネルにより実施された変換と逆の直列
−並列変換を実施する出力レジスタパネル。

１行又は１列の不連続余弦変換の計算用演算器は、夫々
第１ｎ　、　ｌｂ及び１０図に示したグラフに一致する
。

このグラフにおいて、各結節点はこの結節点に至る技量
の加算を示しており、各校は、枝の入力に適用された数
と、該枝に関連する係数との乗算を表している。係数Ｃ
ｉπ及びＳｉｘは夫々ｃｏｓ（ｉπ）及び５ｉｎ（ｉπ
）に対応する。グラフのより詳細な説明については、仏
国特許出願第８５１５６４９号を参照されたい。

第２ａ、２ｂ及び２０図は、本発明による計算用演算器
の一具体例を示している。この具体例において、各演算
器は４４個の並列−直列型の乗算器と、７２個の直列型
の加算器とから構成されている。各乗算器について、入
力で受は取られるデータに適用される乗数が示しである
。各加算器については、加算又は減算の演算の性質を”
　＋　”及び°′−′°で表した。

減算の場合、減算器の下部入力に加えられるオペランド
が、上部入力に加えられるオペランドから減じられる。

並列−直列乗算器は２の補数であるコードとしてコード
化され且つ最小重みビット（ＬＳＩ３）と共に頂部から
発生される乗数と共に作動する。各乗算器に関して、余
弦又は正弦係数を表す被乗数は正であり、この被乗数は
固定しているので変更「マンチェスターキャリーチェー
ン」型の加算器に結線されている。

各乗算器は所謂計算用演算器の池に、蓄積及びシフ１へ
用レジスタと、グラフの次の計算段にビットデータを発
生ずるためのバッファレジスタとを備えている。この並
列−直列型レジスタは更に、適切な符号を有する結果を
次の段に供給することの可能なインバータを備えている
。

加Ｉｎ、器は直列型であり、同様に２の補数のコードと
してコード化されたオペランドに対して作用する。各加
算器は、加算又は減算の所望の演算を２つのオペランド
間で実施できるように結線されている。

補助バッファレジスタｔｌＵＦＦは、２つの結節点の間
で交換される情報を維持するために使用され得る。

本発明によると、加算又は乗算用演算器はグラフの各結
節点又は各校に関連している。実際に、しばしはグラフ
に関連する回路をやや単純化することか可能である。

例えば第１ｂ図について考察すると、同一の乗算ｆ糸数
ｃｏｓ（π／４）に関連する２本の枝は同一の結節点ｄ
６から出ている。２個の同様の乗算器を同一の結節点に
備えるのは当然無益である。従って第２ｂ図では、結節
点ｄ６から信号を受は取る乗算器を唯１個だけ配置し、
乗算の結果は結節点ｅ５及びｅ６に対応する加算器に同
時に送信される。

結節点ｄ５から出ている枝についても同様に処理した。

もつともこの場合には、乗算係数は一方の枝か＋ｃｏｓ
　（π／４）、他方の枝が−ｃｏｓ（π／４）に等しい
。使用される乗算器はｃｏｓ（π／４）の乗算係数を有
しており、ｄ、とｅ５との間の枝に加えられるべきマイ
ナスの符号は、加算器の代わりに減算器ｃ５を使用する
ことにより得られる。

全回路に正の乗算（糸数を有する乗算器しか構成しない
ようにすることが可能であり、この係数の不確定の符号
はその後の加算／減算演算の際に考慮される。

本願出願人は、上述のような不連続余弦変換用集債回路
を作成した。この回路はたった４９ｍｍ　２の中に８０
０００個のトランジスタを含んでいる。この回路は２段
階金属化を使用する２ミクロンのＣＭＯＳ技術で作成さ
れた。夫々８ピツＩ・にコード化された１６ｘ１６画素
のブロックの不連続余弦変換は、１６メガヘルツの周波
数でリアルタイムに１４ビットの内部計算精度で実施さ
れる。

【図面の簡単な説明】

第１ａ、ｌｂ及び１０図は、大きさが１６の不連続余弦
変換を表すグラフ、第２ａ、２ｂ及び２０図は第１ａ、
ｌｂ及び１０図に示した変換を実施するための本発明の
回路の具体例を示す説明図である。 ×１〜×１５・・・・・・サンプル数値信号、ｄ、〜ｄ
　ｌ　Ｓ　＋　ｅ　Ｏ〜ｅ＋５・・・・・・結節点、Ｘ
Ｏ〜Ｘ１５・・・・・・対応出力信号、０．○１．。 ・・・加算器、■・・・・・・乗算器。

Claims (3)

【特許請求の範囲】
1. （１）Ｎ個のサンプル（Ｎは整数である）から構成され
   る数値信号の一次変換用回路であって、夫々可変オペラ
   ンドと所定の係数との乗算を表す枝と、夫々２つの可変
   オペランド間の加算又は減算を表す結節点とから成る所
   定の一次変換のグラフに従つて、加算及び／又は乗算の
   演算の各々を実施する一連の段から構成されており、各
   枝に関連する所定の係数の値に従って結線された該各枝
   のための乗算器と、各結節点に関連する加算又は減算の
   性質に従って結線された該各結節点のための加算器とを
   備えていることを特徴とする回路。
2. （２）集積回路として形成されていることを特徴とする
   特許請求の範囲第１項に記載の回路。
3. （３）同一演算を表すグラフの各枝に対応して、該枝の
   起点である結節点から該枝の終点である結節点に向かつ
   て伝送される可変オペランドを記憶するためのバッファ
   レジスタを更に備えていることを特徴とする特許請求の
   範囲第１項に記載の回路。