JPS5827546B2 - エンザンソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は、Ｎ点の入力データ系列（Ｘｋ）（ｋ＝αは定
数である）なる演算を行なう演算装置に関する。

このような演算の典型的な一例はＤＦＴ（Ｄｉｓｃｒｅ
ｔｅ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ 、離散的
フーリエ変換）またはＩＤＦＴ （ＩｎｖｅｒｓｅＤｓ
ｃｒｅｔｅ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ、離
散曲進）ＩＪ工変換）であり、これらは通信や信号処理
の諸分野でしばしば必要になるものである。

ＤＦＴ、ＩＤＦＴについては、例えば、Ｂ。

コールド、 Ｃ、Ｍ、レイダー著、「信号のディジタル
処理Ｊ Ｄｉｇｉｔａｌ Ｐｒｏｃｅｓｓｉｎｇ ｏｆ
Ｓｉｇｎａｌｓ）Ｍｃｇｒａｗ−Ｈｉ ｌ ｌ 、
１９６９の第６章に詳しく説明されているのでここでは
簡単に述べると、Ｎ点の入力データ（Ｘｋ）、に＝０，
１．・・・、Ｎ−１が与えられたとき、ＤＦＴは 但し で計算される。

逆に入力データとして（Ｘ、６ ）、ｌ＝０．１．・・
・、Ｎ−１が与えられたとき、ＩＤＦＴはで計算される
、即ち、前記αとして、ＤＦＴの場合はＷ−’ 、ＩＤ
ＦＴの場合はｗｋと考えられる。

以下の説明では、主にＤＦＴを実例として説明する。

また扱うデータは便宜上振幅がディジタル符号化されて
いるものとするが、本発明はアナログ標本値系列に対し
ても同様の考え方で応用できる。

データ（ｘｋ）は一般には複素数であるから、式（１）
のＤＦＴを求めるには一般にＮ回の複素乗算とＮ回の複
素加算とを行なわなければならない。

ディジタル演算装置のうち乗算器は非常に複雑な回路で
ハードウェア量が大きくまた演算に時間もかかるため、
乗算器の数および乗算回数を低減させることは装置の簡
単化・規模縮少・高速化の上で極めて有効である。

乗算回数を減らす一つの方法として、ゲルツエルアルゴ
リズム（前記文献参照）が知うれている。

このアルゴリズムは複素係数を乗する代りに実数係数を
乗するようにすることによって実質的な乗算回数は直接
式（１）を計算するのに比べて約−に減少する。

しかしこれでもまだ充分乗算回数、が少なくなっている
とはいえなかった。

本発明の目的は、乗算回数をゲルツエルアルゴリズムよ
りも更に減少させ、回路の簡単化・高速化を達成できる
演算装置を提供することにある。

本発明の他の目的は遂次入力されるデータに対して直列
演算を行なう上記演算装置を提供することにある。

以下、本発明を図面を参照しつつ説明する。

まず第１図、第２図を参照してゲルツエル・アルゴリズ
ムについて説明する。

ＤＦＴを表わす式（１）は次のように変形できる。

第１図は、式（４）を実現する回路の一例を示す図であ
る。

第１図は一種の巡回形ディジタルフィルタでであり、入
力データ（ｘ、） 、 ｋ＝ｏ 、 １ 、・・・。

Ｎ−１は入力端子１１に順次加えられる。

初期状態においては遅延要素１４の内容はＯになってい
るとする。

データは一般に複素数であるので、遅延要素１４は実際
は実数部のための遅延要素と虚数部のための、遅延要素
とから成っているが、簡単のため１つの遅延要素で表現
しである。

以下の説明でも同様である。

加算手段１２は、入力データ（Ｘ、）と帰還路１６に現
われるデータ（ｙ ）とを加算し、加算結果（ｖｋ）を
出力する。

遅延要素１４はこの（Ｖｋ）をデータ１ワード分だけ遅
延させる。

遅延要素１４の出力信号１７は乗算手段１５によって係
数Ｗ−１を乗じられ、上記データ（ｙｋ）となる。

第１図の回路にデータ（Ｘｋ）が順次入力されると、デ
ータＶ。

、ｖｌ、ｖ２．・・・・・・は、それぞれＸｏ、 ｘｏ
ｖｖ−’＋ Ｘｔ 、（Ｘ０Ｗ−’＋ Ｘｔ ） Ｗ
−’＋Ｘ２フ °°°°°。

となり、最後のデータＸＮ−１が入り終わった後には、
ＶＮ−１は式（４）のＸｌと等しくなることが理解でき
る。

第１図の乗算手段１５で乗する係数ｆｌ。を変えれば他
のＤＦＴの成分を同様の方法で得ることができる。

第１図の巡回形ディジタルフィルタの伝達関数をＺ変換
の形式でＨ（ｚ）とかくととなる。

第１図の巡回形ディジタルフィルタでＤＦＴを計算する
には、Ｎ回の複素乗算、Ｎ回の複素加算を必要とする。

しかしながら、式（５）は次のように変形できる。

第２図はこのディジタルフィルタの構成を示す図である
。

第２図のディジタルフィルタは、複素データ（Ｘｋ）の
加わる加入端子２１．加算手段２２゜２７、データ１ワ
ード分の遅延要素２３，２４゜それぞれ係数２ＣＯ３（
２７′ｌ）、Ｗｌを乗する乗算手段２５，２６および計
算されたＤＦＴ（Ｍ）の出力端子２８から成っている。

式（６）と同図とを対比すると、乗算手段２５でデータ
に乗じられる係数は複素数ではなく実数２ＣＯ３（２Ｗ
ｌ）である。

またこのフィルタの最後の出力が求めたいＤＦＴである
から、第２図の一点鎖線より右側の部分の演算は最後の
一回だけ行なえばよい。

従って必要な乗算は、乗算手段２５で実行される実数係
数と複素データとのＮ回の乗算と、乗算手段２６で実行
される複素係数と複素データとの１回の乗算になる。

複素数と複素数との乗算１回あたりには４回の実数乗算
と２回の実数加算とが必要であるのに対し、実数と複素
数との乗算１回あたりには２回の実数乗算しか必要とし
ない。

従って、乗算回数は直接式（１）を計算するのに比べて
釣上に低減できる。

これがゲルツエルアルゴリズムの基本思想である。

本発明の演算装置は、上記ゲルシェルアルゴリズムによ
って構成したＤＦＴ演算装置よりも更に一層乗算の回数
を低減できるものである。

まず、式（５）は次のように変形できる。

但し、 ｍは となるような正の整数であり、一般には式（８）を満足
する最小の正の整数に選ばれる。

第３図は本発明の第１の実施例を示す図である。

第３図の回路は、入力端子３１．加算手段３２゜ｍ個の
遅延要素３３−１．３３−２．・・・、３３−ｍおよび
乗算手段３６とから成る帰還演算路と、（ｍ−１）個の
乗算手段３４−１．３４−２．・・・３４−（ｍ−１）
および加算手段３５．出力端子３７とから成る順方向演
算路とから構成されている。

ところでであるから、第３図の帰還演算路の乗算係数ｗ
−１ｊｍはＪｔ ”ｐ Ｊｔ’のうちのどれかの値
をとる。

こえらの値をある複素データに乗するには、単に符号の
反転、実数部虚数部の入れ換えのみを行なえばよく、通
常の乗算は不要である。

例えばある複素データにｊを乗算するには、その複素デ
ータの実数部と虚数部とを入れ換え、入れ換えた後の実
数部の符号を反転してやるだけでよい。

従って第３図のディジタルフィルタの帰還演算路は通常
の複雑な乗算回路を用いる必要はなく、簡単な係数を乗
するのみでよいため上に述べたような簡易乗算回路です
ませることができる。

既に述べたように、第３図のディジタルフィルタにデー
タ（Ｘｋ）を遂次入力し、データが全部入り終わった後
の出力信号が求めるＤＦＴに等しい。

即ち、Ｘ７を求めるには、第３図のフィルタの横方向演
算路（第３図の１点鎖線より右側の部分）は最後のデー
タＸＮ□が遅延素子３３−１より出力されたときに１回
だけ演算すればよい。

従って第３図に示したスイッチ３８−０．３８−１．・
・・、３８−（ｍ−１）はこの１回だけ閉じられる。

即ち実質乗算回数は（ｍ−１）回ですむ。

ｍは式（８）できまる整数であり、常にＮ以下であり、
とくにＮが４の倍数である場合にはζ７になり、実質乗
算回数は式（１）を直接演算するのに比べよ以下にまた
第２図のゲルツエルアルゴリズム回路に比べても１以下
に低減される。

第３図の遅延要素３３−１〜３３−ｍと簡易乗算手段３
６とを入れかえても等価な動作が行なえる。

第３図において、（ｍ−１）個の乗算手段３４−１ 、
３４−２ 、・・・、３４−（ｍ−１）で乗じられる係
数は、式（７）より明らかなように、それぞれ、ｖｙ−
１１、ｗ−２１，、−、ｗ−（ｍ−” ）ｌテある。

これラノ係数を掛けて累算するには、第３図のように並
列に行なう代りに、直列に積和演算を行なってもよい。

第４図は本発明の第２の実施例を示す図である。

第４図において、スイッチ４５より左側の部分は第３図
の１点鎖線より左側の部分と同一である。

スイッチ４５は入力データ（Ｘｋ）の最後の（ｍ−１）
個が遅延素子４３の１段目の遅延要素から出力されてい
る間だけ閉じられ、加算手段４６゜１ワ一ド分の遅延素
子４７ 、 ｗ＝を乗する乗算手段４８とから成る第２
の帰還演算路によって演算が行なわれる。

この第２の帰還演算路は第３図におけるデータｍ個分の
遅延素子３３−１．３３−２．・・・、３３−ｍへの入
力信号に対して、研。

ｗ ’、ｗ ””・”・ｗ−（ｍ−１）’を乗ＸＬ／”
’Ｄ つ加えるという操作と等価な演算を行なっている
。

第４図の構成は実質的な乗算回路４８が１つでよく、ま
た遅延素子４３の途中から出力をとり出す必要のない点
が特長である。

第５図は本発明の第３の実施例を示す図である。

第４図において、遅延要素４３と簡易乗算手段４４、遅
延要素４７と乗算回路４８とはそれぞれ順序を入れかえ
てもよい。

これは第４図のスイッチ４５よりも右側の部分の演算に
第２図のゲルツエルアルゴリズムを適用したものである
。

即ち、スイッチ５５は最後のｍ回だけ、またスイッチ６
０．６１は最後の１回だけ閉じられる。

乗算子２π１ 段５９では２ＣＯ８（Ｔ−）が、また乗算手段６３では
ｗ−４がそれぞれ乗じられる。

この構成は、複素数と複素数との乗算のかわりに乗算手
段５９によって複素数と実数との乗算を行ない、複素数
と複素数との乗算は乗算手段６３によって最後の１回し
か行なわないので、実質乗算回数は第３図、第４図の構
成よりも更に約７に減少する。

第５図において、遅延要素５３及び簡易乗算手段５４と
は順序を入れかえてもよい。

なお第３図のスイッチ３８−０〜３８−（ｍ−１）はそ
れぞれ遅延要素３３−１〜３３−ｍの入力端子について
いるが、各遅延要素の出力端子につけてもスイッチを閉
じる時間をずらせば等しい演算が行なえる。

同様に第４図、第５図においてスイッチ４５．５５はそ
れぞれ加算手段４２．５２の出力についているが、乗算
手段４４．５４の出力につけてもスイッチを閉じる時間
をずらせば等価な動作が行なえる。

以上説明したように、本発明はＤＦＴに代表されるよう
な −１ ΣＸｋαＮ−にの演算を行なう演算装置において、４ 乗算不要の帰還演算路を設け、真に乗算が必要な演算は
実質的に入力データがこの帰還演算路に入り終った時に
のみ行なうようにしたものであり、乗算回数を従来より
も大幅に低減でき、装置の簡単化、高速化に極めて有効
である。

また本発明の演算装置はすべて直列演算素子で構成でき
、遅延素子もシフトレジスタ等の直列遅延素子でよいの
で装置は非常に簡単化できる。

なお本文では主にＤＦＴを計算する場合について詳しく
説明したが、乗算の係数を変えればＩＤＦＴは−１ もちろん−一般にΣ Ｘ、αＮ−ｋ （但しαは定数）
−０ なる演算を行なう演算装置のすべてに適用でき、本文で
用いた例に拘束されるものではない。

【図面の簡単な説明】

第１図は、離散的フーリエ変換を行なう回路の一例を示
す図である。 １１・・・・・・入力端子、１２・・・・・・加算手段
、１３・・・・・・出力端子、１４・・・・・・１ワ一
ド分の遅延要素、１５・・・・・・乗算手段。 第２図は、ゲルツエルアルゴリズムを実現する回路であ
る。 ２１・・・・・・入力端子、２２，２７・・・・・・加
算手段、２３，２４・・・・・・各１ワ一ド分の遅延要
素、２５，２６・・・・・・乗算手段、２８・・・・・
・出力端子。 第３図は、本発明の一実施例を示す図である。 ３１・・・・・・入力端子、３２，３５・・・・・・加
算手段、３３−１〜３３−ｍ・・・・・・各１ワ一ド分
の遅延要素、３４−１〜３４−（ｍ−１）、および３６
・・・・・・乗算手段、３７・・・・・・出力端子、３
８−０〜３Ｂ−（ｍ−１）・・・・・・スイッチ。 第４図は、本発明の他の実施例を示す図である。 ４１・・・・・・入力端子、４２，４６・・・・・・加
算手段、４３・・・・・・ｍツー１分の遅延要素、４４
，４８・・・・・・乗算手段、４７・・・・・・１ワ一
ド分の遅延要素、４９・・・・・・出力端子、４５・・
・・・・スイッチ。 第５図は、本発明の更に他の実施例を示す図である。 ５１・・・・・・入力端子、５２，５６，６２・・・・
・・加算手段、５３・・・・・・ｍツー１分の遅延要素
、５４゜５９．６３・・・・・・乗算手段、５７，５８
・・・・・・１ワ一ド分の遅延要素、６４・・・・・・
出力端子。

Claims (1)

1. 【特許請求の範囲】 １ Ｎ点の入力データ系列（ｘｋ）（ｋ二〇、１゜２、
   ・・・、Ｎ−１）に定数αのべき乗を順次時べき又は昇
   べきの順に乗算し累算する演算を行なう演算装置におい
   て、前記入力データ系列（Ｘｋ）のサンプリング間隔に
   等しい遅延時間をもつ遅延素子をｍ（但し、ｍはαｍが
   簡単な定数になるような整数）段直列に接続して成る遅
   延要素と該直列遅延要素に直列に接続された簡易乗算手
   段とを有する直列遅延演算回路と、前記入力データ系列
   （Ｘｋ）および前記直列遅延演算回路の出力がそれぞれ
   第１及び第２の入力として供給されかつ出力を前記直列
   演算遅延回路の人力へ供給する加算手段とから構成され
   る第１の演算手段と、前記入力データ系列（Ｘｋ）が全
   て前記直列遅延要素の第１段の遅延要素から出力された
   時点で、前記加算手段の出力信号および前記直列遅延要
   素の最終段を除く各段の出力信号にαのべき乗を順次界
   べき又は降べきの順に乗算し累算する演算を行なう第２
   の演算手段とを含む演算装置。 ２ Ｎ点の入力データ系列（Ｘｋ）（ｋ＝０，１゜２、
   ・・・、Ｎ−１）に定数αのべき乗を順次時べき又は昇
   べきの順に乗算し累算する演算を行なう演算装置におい
   て、前記入力データ系列（Ｘｋ）のサンプリング間隔に
   等しい遅延時間をもつ遅延素子をｍ（但し、ｍはαｍが
   簡単な定数になるような整数）段直列に接続して成る第
   １の遅延要素と該第１の直列遅延要素に直列に接続され
   た簡易乗算手段とを有する直列遅延演算回路と前記入力
   データ系列（Ｘｋ）および前記直列遅延演算回路の出力
   がそれぞれ第１および第２の入力として供給されかつ出
   力を前記直列遅延演算回路の入力へ供給する第１の加算
   手段とから構成される第１の演算手段と、一端を前記第
   １の加算手段の出力端子に接続され前記入力データ系列
   （Ｘｋ）の最後の引続く（ｍ−１）個のデータが第１の
   遅延要素の第１段より出力している間のみ閉じるスイッ
   チと、１段からなる第２の遅延要素と、この第２の遅延
   要素と直列に接続され前記定数αを乗する第２の乗算手
   段と、前記スイッチを通る出力及び前記第２の乗算手段
   の出力がそれぞれ第１及び第２の入力として供給されか
   つ出力を前記第２の遅延要素へ供給する第２の加算手段
   とから構成される第２の演算手段とを含む演算装置。 ３ Ｎ点の入力データ系列ｈｋ） （ｋ＝０ 、１ 。 ２、・・・、Ｎ−１）に定数αのべき乗を順次時べき又
   は昇べき順に乗算し累算する演算を行なう演算装置にお
   いて、前記入力データ系列（Ｘｋ）のサンプリング間隔
   に等しい遅延時間をもつ遅延素子をｍ（但し、ｍはαｍ
   が簡単な定数によるような整数）段直列に接続して成る
   第１の遅延要素と該第１の直列遅延要素に直列に接続さ
   れた簡易乗算を行なう第１の乗算手段とを有する直列遅
   延演算回路と、前記入力データ系列（Ｘｋ）および前記
   直列遅延演算回路の出力がそれぞれ第１及び第２の入力
   として供給されかつ出力を前記直列遅延演算回路の入力
   へ供給する第１の加算手段とから構成される第１の演算
   手段と、一端を前記第１の加算手段の出力端子に接続さ
   れ前記入力データ系列（Ｘｋ）の最後の引続＜（ｍ−１
   ）個のデータが第１の遅延要素の第１段より出力してい
   る間のみ閉じるスイッチと、直列な２段の第２の遅延要
   素と、該第２の遅延要素の１段目の出力を受けこれに実
   数係数の条算を行なう第２の乗算手段と、前記スイッチ
   を通る出力ならびに前記第２の乗算手段の出力および前
   記第２の遅延要素の２段目の出力の極性を反転した信号
   をそれぞれ第１．第２および第３の入力として加算しか
   つ出力を前記第２の遅延要素に供給する第２の加算手段
   と、この第２の加算手段および前記第２の遅延要素の１
   段目の出力にそれぞれ接続され、前記入力データ（Ｘｋ
   ）が前記第１の演算手段に全て入力された時にのみ閉成
   する第２および第３のスイッチと、前記第３のスイッチ
   の出力を受は前記定数αの複素共役の値を乗算する第３
   の乗算手段と、前記第２のスイッチの出力と前記第３の
   スイッチに接続された前記第３の乗算手段の出力とを加
   算する第３の加算手段とから構成される第２の演算手段
   とを含む演算装置。