KR20020084334A - 메모리 크기를 줄인 2차원 역이산코사인변환 구조 - Google Patents
메모리 크기를 줄인 2차원 역이산코사인변환 구조 Download PDFInfo
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Abstract
본 발명은 디지털 영상정보의 복원에 사용되는 IDCT 블록을 설계하는 방법에 있어서, 2차원의 IDCT설계시 필요한 설계면적을 줄임으로써 전체 시스템의 면적과, 입력데이터에 대한 2차원 IDCT 블록의 출력시간을 향상시킬수 있는 방법에 관한 것이다.
이러한 본 발명의 구조는, 2개의 8 X 8 크기의 2차원 행렬의 곱셈으로 표현이 되는데, 8 X 8 크기의 코사인 행렬(1)과 8 X 8 크기의 DCT과정의 출력행렬의 전치행렬(2)의 곱셈결과 중 1개의 요소(3)와, 이 요소와 8 X 8 크기의 코사인 행렬(1)과의 곱셈과정을 통해서 출력행렬의 값을 얻을 수 있다. 따라서, 본 발명은 IDCT 블록을 이용해서 디지털 영상정보를 복원하는 구조에 있어서, 첫번째 행렬곱셈의 결과중 1개의 요소만 만들어지면, 2번째의 행렬곱셈을 시작할수 있기 때문에 행렬곱셈의 중간값을 저장하는 메모리가 필요없기 때문에 설계면적을 줄일수 있고, 출력시간도 향상시킬수 있다.
Description
본 발명은 디지털 영상신호를 복원하는 IDCT 블럭의 구조에 관한 것으로, 더욱 상세하게는 두 단계의 IDCT연산과정에서 필요한 메모리의 양을 줄여서 설계면적과 출력속도를 향상시킬수 있는 구조에 관한 것이다.
최근 디지털 영상처리기술은 멀티미디어의 발달로 저전력, 고속처리가 가능한 IDCT 시스템이 요구되고 있다. 그러나, 종래의 IDCT 시스템은 주어진 수식에 의존하여 구조가 결정되어져서 멀티미디어의 발달에 부응하기에는 부족한 상황이다.
현재 사용되고 있는 IDCT 시스템은 구조적으로 곱셈기를 사용하는 IDCT 시스템형과 곱셈기를 사용하지 않는 IDCT 시스템형이 있다. 곱셈기를 사용하는 IDCT 시스템형은 IDCT과정에서 곱셈과정을 곱셈기를 이용하여 연산을 하는 구조이다. 디지털 영상데이터의 정확도를 높이기 위해서는 비트열이 증가를 하는데, 많은 양의 비트열에 대해서 곱셈연산을 수행하려면 일반적으로 곱셈기를 파이프라인구조로 설계를 한다.
한편, 곱셈기를 사용하지 않는 IDCT 시스템형은 IDCT과정에서 곱셈기를 이용하지 않고, 분할연산을 이용한 덧셈을 수행한다. 이 분할연산 구조는 곱셈기를 사용하는 것 보다는 데이터의 처리속도가 늦지만, 설계면적이 향상되는 장점이 있다.
본 발명은 디지털 영상의 복원과정에서 반드시 필요한 IDCT 시스템의 구조를기존의 방식과는 차이를 두어서, 두개의 IDCT 연산과정에 필요한 전치메모리의 양을 줄임으로써 IDCT 시스템의 면적을 줄이고, 전치메모리에 유효한 값이 저장되는 시간을 제거함으로써 IDCT 시스템의 출력속도를 향상시키는 구조를 제공하는데 그 목적이 있다.
도 1은 일반적인 역이산코사인변환장치의 개념도
*도면의 주요부분에 대한 부호의 설명
1: 8*8 크기의 코사인 행렬2: 8*8 크기의 입력행렬의 전치행렬
3: 1차원 곱셈의 결과 행렬4: 부호3의 전치행렬
5: 역이산코사인변환의 결과행렬6: 1차원 곱셈과정
7: 2차원 곱셈과정
도 2는 본 발명에 따른 메모리 사용량을 줄인 2차원 역이산코사인변환장치의 전체 개념도
*도면의 주요부분에 대한 부호의 설명
1: 8*8 크기의 코사인 행렬2: 8*8 크기의 입력행렬의 전치행렬
3: 1차원 곱셈결과 행렬의 요소4: 2차원 곱셈에서의 부호3의 요소
5: 역이산코사인변환의 결과행렬6: 1차원 곱셈과정
7: 2차원 곱셈과정8: 출력행렬 각요소의 1/8 계산결과
상기와 같은 목적을 달성하기 위하여 본 발명의 구조는, 도 2와 같이 2개의 8 X 8 크기의 행렬곱셈에 대해서 2차원으로 표현이 되는데, 8 X 8 크기의 코사인 행렬(1)과 8 X 8 크기의 DCT과정 결과(Input)에 대한 전치행렬(2)의 곱셈결과 중 1개의 요소(3)와; 부호 7과정의 부호 1과 곱셈을 할수 있고, 그 결과(8)는 출력행렬에서 한 열에 해당하는 각 요소의 결과값에 대해서 1/8에 해당하는 계산과정을 진행할수 있다. 위와 같은 방법으로 부호 6의 과정에서는 일정시간도안에 부호 3과 같은 요소를 만들고, 부호 7의 과정에서는 부호 6과정의 결과를 이용해서 출력행렬(5)의 하나의 열요소에 대해서 각각 1/8에 해당하는 계산과정을 진행할수 있다.
따라서, 본 발명은 IDCT 블록을 이용해서 디지털 영상정보를 복원하는 구조에 있어서, 첫번째 행렬곱셈(6)의 결과중 1개의 요소만 만들어지면, 2번째의 행렬곱셈(7)을 시작할수 있기 때문에 행렬곱셈의 중간값을 저장하는 메모리가 필요하지 않으므로 설계면적을 줄일수 있고, 출력시간도 향상시킬수 있다.
이상에서 설명한 바와 같이, 본 발명은 디지털 영상처리에 필요한 IDCT 시스템의 구조에서 두개의 IDCT 연산을 연결해주는 전치메모리의 사용량을 줄임으로써 설계면적을 줄일 수 있는 장점이 있다.
또한 전치메모리의 유효값을 확보하는 시간이 필요없기 때문에 출력속도가 향상되는 장점이 있다.
Claims (1)
- 메모리 사용량을 줄인 2차원 역이산코사인변환 구조에 있어서,메모리의 사용량을 줄일 수 있고, 입력데이터의 출력속도를 향상시키기 위하여 사용된 행렬의 곱셈방식;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020010022943A KR20020084334A (ko) | 2001-04-27 | 2001-04-27 | 메모리 크기를 줄인 2차원 역이산코사인변환 구조 |
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Application Number | Priority Date | Filing Date | Title |
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KR1020010022943A KR20020084334A (ko) | 2001-04-27 | 2001-04-27 | 메모리 크기를 줄인 2차원 역이산코사인변환 구조 |
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Family
ID=27702873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020010022943A KR20020084334A (ko) | 2001-04-27 | 2001-04-27 | 메모리 크기를 줄인 2차원 역이산코사인변환 구조 |
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KR (1) | KR20020084334A (ko) |
Cited By (2)
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KR20030017251A (ko) * | 2001-08-24 | 2003-03-03 | 김희석 | 행렬 분해형에 기반을 둔 2차원 역이산코사인변환에서의전치 과정 제거 |
KR100898401B1 (ko) * | 2007-01-25 | 2009-05-21 | 주식회사 씬멀티미디어 | 비디오 복호화기의 역양자화/역 이산 코사인 변환 장치 |
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2001
- 2001-04-27 KR KR1020010022943A patent/KR20020084334A/ko not_active Application Discontinuation
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