KR100898401B1 - 비디오 복호화기의 역양자화/역 이산 코사인 변환 장치 - Google Patents

Abstract

본 발명은 비디오 복호화기에서 다양한 블록 크기를 지원하고 연산자 공유와 메모리 공유가 가능한 파이프라인 구조의 비디오 복호화기의 역양자화(Inverse-Quantization ; IQ)/역 이산 코사인 변환(Inverse Discrete Cosine Transform ; IDCT) 장치에 관한 것으로, 역 이산 코사인 변환의 중간 결과를 저장하기 위한 전치부로서 파이프라인 메모리를 활용하여 구현이 가능하며, 역 이산 코사인 변환 간에 4화소와 8화소 입력을 동시에 처리하여 연산기 공유를 통한 메모리와 레지스터의 사용을 최적화하고 있다.

복호화, 역변환, 역양자화, 듀얼 포트 메모리,역 이산 코사인 변환, WMV, H.264, IQ, IDCT

Description

비디오 복호화기의 역양자화/역 이산 코사인 변환 장치 {IQ/IDCT APPARATUS OF VIDEO DECODER}

도 1은 일반적인 비디오 복호화기의 구성도이다.

도 2는 종래의 기술에 따른 역 이산 코사인 변환부의 구성도이다.

도 3은 본 발명에 따른 복호화기의 역양자화/역 이산 코사인 변환 장치의 구성도이다.

도 4와 도 5는 본 발명의 다른 실시예에 따른 역 이산 코사인 변환부의 구성도이다.

※ 도면의 주요부분에 대한 부호의 설명 ※

301 : 입력 버퍼부 303 : IQ부

305 : 제1 1D IDCT부 307 : 제2 1D IDCT부

309 : 출력 버퍼부

본 발명은 비디오 복호화기에 관한 것으로서, 더욱 상세하게는 비디오 복호화기에서 다양한 블록 크기를 지원하고 연산자 공유와 메모리 공유가 가능한 파이프라인 구조의 비디오 복호화기의 역양자화(Inverse-Quantization ; IQ)/역 이산 코사인 변환(Inverse Discrete Cosine Transform ; IDCT) 장치에 관한 것이다.

도 1은 일반적인 비디오 복호화기의 구성도이다.

도 1를 참조하면, 가변장 복호화(Variable Length Decoding ; VLD)(101)는 가변장 부호화된 DCT 계수를 대상으로 코딩의 역과정을 수행하는 것이고, IQ(103)는 실제의 DCT 계수 값을 복원하는 작업이다. IQ(103)에 의해 발생한 DCT 계수는 역이산여현변환(105), 즉 IDCT를 거친 다음 움직임 보상(Motion Compensation ;MC)(107)이 이루어진다.

특히, 비디오 복호화기에서의 IQ/IDCT은 많은 연산자를 요구하며, 각각의 블록 사이즈에 맞게 입출력을 정의하고 동일한 연산을 지속적으로 처리해야 한다.

도 1의 비디오 복호화기에서 IQ/IDCT에 입력되는 블록은 4x4, 4x8, 8x4, 8x8의 4가지이다. 여기서, 각각의 입력되는 블록의 행과 열에 대한 연산은 4화소 또는 8화소 단위로 이루어지는데, 이것은 연산의 중복성에 대한 원인이 된다.

이러한 IQ/IDCT이 하드웨어(H/W)로 구현되는 경우에는 많은 연산자의 사용으로 인하여 입출력(레지스터)의 증가가 초래되며, 결과적으로 전체적인 게이트 카운 트(gate count)를 증가시키게 된다.

상기한 문제점을 해결하기 위해서, 국내특허등록 제10-0262645호에서는 8×1 IDCT와 4×1 IDCT을 재사용하여 피드백시키는 방법을 제안하고 있으나, 전치부(Transposition)의 사용으로 인하여 하드웨어 구현에 불리한 단점이 있었다.

도 2는 2D IDCT부의 구성 블록도로서, IDCT부는 1D-IDCT 연산부(201), 전치부(203), 및 1D-IDCT 연산부(205)로 구성되어, 입력되는 데이터는 1D IDCT 연산부(201)에서 1D IDCT가 실행된 후 전치부(203)에서 컬럼-로우(Column-Row) 전치가 일어나고 다시 1D IDCT 연산부(205)에서 1D IDCT가 실행되면 2D IDCT가 완료되는 것이다. 즉, 전치부(203)는 2D IDCT을 위해서 2번의 1D IDCT을 수행할 때 그 중간 연산결과를 전치시켜서 저장하는 부분이다.

그러나, 일반적으로 전치부는 블록 크기 만큼의 크기를 차지하는 레지스터를 사용하고, 이 레지스터는 게이트 카운트 증가에 많은 영향을 끼치게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 역양자화와 역 이산 코사인 변환을 파이프 라인 구조로 처리하는 동시에 스테이지 간 듀얼 포트 메모리를 채용함으로써 기존의 1D 역 이산 코사인 변환 간에 필요한 전치부를 제거한 역양자화/역 이산 코사인 변환 장치를 제공하는 것이다.

본 발명의 다른 목적은 입력되는 블록 크기와 상관없이 역 이산 코사인 변환 간에 4화소와 8화소 입력을 동시에 처리함으로써 역양자화와 역 이산 코사인 변환 의 과정에서 연산자 레벨에서의 공유가 가능한 역양자화/역 이산 코사인 변환 장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 다양한 블록 크기를 지원하는 파이프라인 구조의 역양자화/역이산 코사인 변환 장치는, 다양한 블록 크기를 지원하는 파이프라인 구조의 역양자화/역이산 코사인 변환 장치에 있어서, 가변길이 복호화부로부터 가변길이 복호화된 출력 데이터를 입력신호로 버퍼링하는 입력 버퍼부; 상기 입력 버퍼부로부터의 출력 데이터를 역양자화하기 위한 역양자화부; 상기 역양자화부로부터 역양자화된 출력 데이터를 제1 1D 역 이산 코사인 변환하기 위한 제1 1D 역 이산 코사인 변환부; 상기 제1 1D 역 이산 코사인 변환부로부터 제1 1D 역 이산 코사인 변환된 데이터를 제2 1D 역 이산 코사인 변환하기 위한 제2 1D 역 이산 코사인 변환부; 및 상기 제2 1D 역 이산 코사인 변환부와 상기 제2 1D 역 이산 코사인 변환부 사이에 배치되어, 상기 제2 1D 역 이산 코사인 변환을 위해 상기 제1 1D 역 이산 코사인 변환부로부터의 출력 데이터를 상기 제2 1D 역 이산 코사인 변환부로 피드백시키며, 최종적으로 얻어지는 2D 역 이산 코사인 변환된 출력 데이터를 움직임 보상부로 출력하는 출력 버퍼부를 포함하는 것을 특징으로 한다.

상기 제1 1D 역 이산 코사인 변환부와 제2 1D 역 이산 코사인 변환부는, 각각 병렬로 연결구성되는, 1개의 8화소 IDCT를 수행하기 위한 8화소 IDCT연산부와, 2개의 4화소 IDCT를 수행하기 위한 4화소 IDCT연산부로 구성된다.

일 실시예에서, 상기 2개의 4화소 역 이산 코사인 변환연산부는 1개의 8화소 역 이산 코사인 변환연산부 내에 구현된다.

상기 입력 버퍼부에 입력되는 데이터는 8×8, 8×4, 4×8 및 4×4 중 적어도 하나의 블록 크기를 갖는다.

바람직하게, 상기 제1 1D 역 이산 코사인 변환부로부터의 출력 데이터는 상기 출력 버퍼부에 일시 저장된다.

본 발명에 따른 비디오 복호화기의 역양자화/역 이산 코사인 변환 장치는 복호화 과정에서 역양자화와 역 이산 코사인 변환에 대해 블록 구조를 사용한다. 이것은 복호화기를 하나의 블록 단위로 구성하고 그들 간에 파이프라인을 사용하는 것을 의미한다. 이때, 각각의 블록간에는 입력 버퍼와 출력 버퍼에 해당하는 듀얼 포트 메모리가 존재한다.

기존의 역 이산 코사인 변환은 중간 결과를 저장하기 위한 전치부로서 레지스터나 메모리를 필요로 하는데, 본 발명에서와 같이 듀얼 포트 메모리를 활용하면 전치부를 사용하지 않고도 구현이 가능하다.

또한, 본 발명에서는 역 이산 코사인 변환 간에 4화소와 8화소 입력을 동시에 처리하여, 연산기 공유를 통한 메모리와 레지스터의 사용을 최적화한다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 3은 본 발명에 따른 복호화기의 역양자화/역 이산 코사인 변환 장치의 구성도로서, 입력 버퍼부(301), IQ부(303), 제1 1D IDCT부(305), 제2 1D IDCT부(307), 및 출력 버퍼부(309)를 포함하여 구성된다.

전송되는 비디오 비트 스트림은 VLD부에서 가변길이 디코딩되어 움직임 백터, 양자화 값, DCT 계수로 분리된다.

도 3를 참조하면, 입력 버퍼부(301)는 VLD부(미도시)로부터 가변길이 복호화된 출력 데이터를 입력신호로 버퍼링한다. 여기서, 입력 버퍼부에 입력되는 데이터는 8×8, 8×4, 4×8 및 4×4 중 적어도 하나의 블록 크기를 가진다.

IQ부(303)는 입력 버퍼부(301)를 통해 VLD에서 출력되는 DCT 계수를 양자화 값에 따라 역양자화하여 제1 1D IDCT부(305)로 출력된다.

제1 1D IDCT부(305)는 IQ부(303)로부터 역양자화된 출력 데이터를 제1 1D 역 이산 코사인 변환을 수행하며, 제2 1D IDCT부(307)는 제1 1D IDCT부(305)로부터 제1 1D 역 이산 코사인 변환된 데이터를 제2 1D 역 이산 코사인 변환한다.

본 발명에서는 역양자화 과정에서 블록 사이즈와 상관없이 8 화소를 처리하도록 한다. 이때, 역양자화와 1D 역 이산 코사인 변환은 파이프라인으로 수행이 가능하다.

이를 위하여, 제1 1D IDCT부(305)와 제2 1D IDCT부(307)는 각각 병렬로 연결구성되는 2개의 4화소 IDCT를 수행하기 위한 4화소 IDCT연산부(305a, 305b; 307a, 307b)와 1개의 8화소 IDCT를 수행하기 위한 8화소 IDCT연산부(305c; 307c)로 구성된다. 이러한 구성은 역양자화 된 8개의 화소에 대해서 역 이산 코사인 변환을 처리하되, 4화소의 경우 4화소가 2번 수행되고 8화소의 경우 한 번만 수행이 되는 구조를 보인다.

본 발명의 다른 실시예에서, 이후에 상술되는 바와 같이 2개의 4화소 역 이산 코사인 변환연산부(즉, 4화소 IDCT연산부)는 연산자 공유 구성을 위해서 1개의 8화소 역 이산 코사인 변환연산부(즉, 8화소 IDCT연산부) 내에 구현될 수 있다.

출력 버퍼부(309)는 기존의 중간 전치부 기능을 수행하는 것으로, 제1 1D IDCT부(305)와 제2 1D IDCT부(307) 사이에 배치되고, 제2 1D IDCT 변환을 위해 상기 제1 1D IDCT부(305)로부터의 출력 데이터를 상기 제2 1D IDCT부(307)로 피드백시키며, 최종적으로 얻어지는 2D 역 이산 코사인 변환된 출력 데이터를 움직임 보상부(미도시)로 출력한다.

움직임 보상부는 IDCT된 영상 신호와 VLD에서 분리된 움직임 벡터를 이용하여 완전한 영상으로 복원한다.

바람직하게, 출력 버퍼부(309)는 듀얼 포트 메모리로 구성된다. 듀얼 포트 메모리는 입력과 출력을 동시에 처리할 수 있도록 2개의 입/출력 포트를 제공하는데, 제2 1D IDCT 변환 데이터가 입력포트로 입력되면 이를 저장하고, 최종적으로 얻어지는 2D 역 이산 코사인 변환된 데이터를 요구하면 출력포트를 통해 출력한다.

제로 블록(311)은 역양자화 및 역 이산 코사인 변환을 미수행 하도록 해주는 부분이다.

이와 같이, 본 발명에서는 1D 역 이산 코사인 변환을 수행한 후에 다시 1D 역 이산 코사인 변환을 수행함에 있어서 그 중간 전치부로 출력 버퍼를 활용하고 있다. 즉, 출력 버퍼가 중간 전치부로 사용할 경우 추가적으로 전치부에 소요되는 레지스터가 필요하지 않은 것이다.

종래기술에 따른 전치부는 1D 역 이산 코사인 변환을 수행하고 그 연산을 다시 사용하기 위해 계수들을 90도 회전하는 동작을 수행한다. 이 경우, 계수들을 저장하기 위한 8x8 레지스터를 추가로 요구하게 되는데, 본 발명에서 구현된 구조에서는 스테이지 간의 출력 메모리를 사용한다.

일반적으로 메모리를 사용하는 경우에는 레지스터보다 많은 싸이클 수를 소요하지만 듀얼 포트 메모리를 사용함으로써 증가하는 싸이클 수를 감소시키고 있다.

본 발명에서와 같이 역양자화와 1D 역 이산 코사인 변환을 파이프라인할 경우, 싸이클 수에서 향상을 기대할 수 있다. 8개의 화소는 각각 1 싸이클에 역양자화가 수행되고, 8개 화소가 역양자화가 수행되는 동안 1D 역 이산 코사인 변환을 수행한다.

도 4와 도 5는 본 발명의 다른 실시예에 따른 역 이산 코사인 변환부의 상세 구성도이다.

도 4를 참조하면, 수평/수직(Horizontal/Vertical) 역 이산 코사인 변환의 연산자 공유 개념을 보여주고 있다. 여기서, 2개의 4화소 역 이산 코사인 변환연산부(403, 405)는 연산자 공유 구성을 위해서 1개의 8화소 역 이산 코사인 변환연산부(401) 내에 구현되고 있다.

일반적으로, 비디오 복호화기에서는 하기와 같은 코드들을 사용하고 있다.
코드 1. 4화소 1D 역 이산 코사인 변환

삭제

x4 = (y1<<3) + (y1<<1);

x0 = (y2<<4) + y2 + 4;

x1 = (y3<<4) + y3 + 4;

x2 = x4 + (c1<<3) + (c1<<2);

x3 = x4 - (c3<<5);

*r0 = (S14)((x0 + x2) >> 3);

*r1 = (S14)((x1 + x3) >> 3);

*r2 = (S14)((x1 - x3) >> 3);

*r3 = (S14)((x0 - x2) >> 3);

코드 2. 8화소 1D 역 이산 코사인 변환

y4a = (c0<<3) + (c0<<2) + 4;

x1 = (c4<<3) + (c4<<2);

x8 = (d0 << 4) - y3;

y4 = x8 - (c7<<4) - (c7<<3);

y5 = x8 - (c1<<2) - (c1<<1);

y6 = w0 + (c1 << 3) + (c1<<2);

y7 = w0 - (c7 << 4) - (c7<<2);

x4a = y4 - t5 - (c5<<3) - (c5<<2);

x5a = y5 + t5 - (c3<<4) - (c3<<2);

w2 = (d2<<4) - d2;

x4 = y6 + w2 - (c5<<2) - (c5<<1);

x5 = y7 + w2 - (c3<<4) - (c3<<3);

x2 = (c2<<2) + (c2<<1) - (c6<<4);

x3 = (w4<<2) + (w4<<1) + (c2<<4);

x7 = m10 + x3;

w3 = m10 - x3;

w8 = m11 + x2;

x0 = m11 - x2;

*r0 = (S14)((x7 + x4 ) >> 3);

*r1 = (S14)((w8 + x4a) >> 3);

*r2 = (S14)((x0 + x5a) >> 3);

*r3 = (S14)((w3 + x5 ) >> 3);

*r4 = (S14)((w3 - x5 ) >> 3);

*r5 = (S14)((x0 - x5a) >> 3);

*r6 = (S14)((w8 - x4a) >> 3);

*r7 = (S14)((x7 - x4 ) >> 3);

상기한 코드 1과 코드 2는 각각 4화소 역 이산 코사인 변환과 8화소 역 이산 코사인 변환을 보이며, 이러한 코드들을 통하여 도 4와 같이 블록 크기에 따른 역 이산 코사인 변환에 사용되는 연산자(가감산기)의 수를 확인할 수 있다.

4화소 역 이산 코사인 변환은 10개의 가감산기로 구현이 가능하며, 8화소 역 이산 코사인 변환연산부는 38개의 가감산기로 구현이 가능하다. 가감산기의 비트 적용양까지 감안하더라도, 8화소 역 이산 코사인 변환연산부 내부에는 4화소 역 이산 코사인 변환연산부가 2개 들어갈 수 있다. 결과적으로, 도 4에 도시된 바와 같이 4화소 역 이산 코사인 변환연산부 2개는 8화소 역 코사인 변환연산부 내에 흡수 제작이 가능함을 알 수 있다.

파이프라인으로 수행되는 1D 역 이산 코사인 변환의 경우, 입력 화소의 수는 4개와 8개의 두 가지로 나뉜다. 이때, 4개로 선택되면, 2개의 4화소 IDCT 연산부가 동작한다. 이 경우, 도 5와 같이 입력되는 블록 크기와 상관없이 8개의 화소가 동일하게 사용되어 처리된다.

8화소 IDCT 연산부는 2개의 4화소 IDCT 연산부 보다 많은 연산을 수행한다. 이것은 8화소 IDCT 연산부 내에 2개의 4화소 IDCT 연산부를 구현할 수 있음을 의미하는데, 2개의 4화소 IDCT 연산에 사용되는 연산자들을 8화소 IDCT 연산시 공유함으로써 게이트 카운트는 8화소 하나를 사용하는 것과 동일하게 된다.

이상의 설명은 본 발명의 일 실시예에 불과할 뿐, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현할 수 있을 것이다. 따라서, 본 발명에 따른 실시예에 한정되지 않고 특허 청구범위에 기재된 내용과 동등한 범위 내에 있는 다양한 실시 형태가 포함되도록 해석되어야 할 것이다.

상술한 바와 같이, 본 발명에서는 역양자화와 역 이산 코사인 변환을 파이프 라인 구조로 처리하는 동시에 스테이지 간 듀얼 포트 메모리를 채용함으로써 1D 역 이산 코사인 변환 간에 필요한 레지스터를 제거할 수 있게 되므로 H/W 개발시 게이트 카운트를 줄이는 효과가 있다.

또한, 본 발명에서는 입력되는 블록 크기와 상관없이 8개의 화소를 동시에 처리하기 때문에 다양한 블록의 역양자화/역 이산 코사인 변환 알고리즘을 효과적으로 적용할 수 있게 되어 H/W 개발시 개발 비용 감소 및 시간 단축의 효과가 있다.

Claims (5)

1. 다양한 블록 크기를 지원하는 파이프라인 구조의 역양자화/역이산 코사인 변환 장치에 있어서,

   가변길이 복호화부로부터 가변길이 복호화된 출력 데이터를 입력신호로 버퍼링하는 입력 버퍼부;

   상기 입력 버퍼부로부터의 출력 데이터를 역양자화하기 위한 역양자화부;

   상기 역양자화부로부터 역양자화된 출력 데이터를 제1 1D 역 이산 코사인 변환하기 위한 제1 1D 역 이산 코사인 변환부;

   상기 제1 1D 역 이산 코사인 변환부로부터 제1 1D 역 이산 코사인 변환된 데이터를 제2 1D 역 이산 코사인 변환하기 위한 제2 1D 역 이산 코사인 변환부; 및

   상기 제1 1D 역 이산 코사인 변환부와 상기 제2 1D 역 이산 코사인 변환부 사이에 배치되어, 상기 제2 1D 역 이산 코사인 변환을 위해 상기 제1 1D 역 이산 코사인 변환부로부터의 출력 데이터를 상기 제2 1D 역 이산 코사인 변환부로 피드백시키며, 최종적으로 얻어지는 2D 역 이산 코사인 변환된 출력 데이터를 움직임 보상부로 출력하는 출력 버퍼부를 포함하는 것을 특징으로 하는 역양자화/역이산 코사인 변환 장치.
2. 제1항에 있어서,

   상기 제1 1D 역 이산 코사인 변환부와 제2 1D 역 이산 코사인 변환부는, 각각 병렬로 연결구성되는, 1개의 8화소 역 이산 코사인 변환을 수행하기 위한 8화소 역 이산 코사인 변환연산부와, 2개의 4화소 역 이산 코사인 변환을 수행하기 위한 4화소 역 이산 코사인 변환연산부로 구성되는 것을 특징으로 하는 비디오 복호화기의 역양자화 장치.
3. 제2항에 있어서,

   상기 2개의 4화소 역 이산 코사인 변환연산부는 1개의 8화소 역 이산 코사인 변환연산부 내에 구현되는 것을 특징으로 하는 비디오 복호화기의 역양자화 장치.
4. 제1항에 있어서,

   상기 입력 버퍼부에 입력되는 데이터는 8×8, 8×4, 4×8 및 4×4 중 적어도 하나의 블록 크기를 가지는 것을 특징으로 하는 비디오 복호화기의 역양자화 장치.
5. 제1항에 있어서,

   상기 제1 1D 역 이산 코사인 변환부로부터의 출력 데이터는 상기 출력 버퍼부에 일시 저장되는 것을 특징으로 하는 비디오 복호화기의 역양자화 장치.

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