KR20030057425A

KR20030057425A - 역 변환 디바이스 및 역 변환 방법 및 변환 디바이스 및변환 방법

Info

Publication number: KR20030057425A
Application number: KR1020020084902A
Authority: KR
Inventors: 미로소롤라캐롤리나; 아델라이드요셉; 듀이슴줄리에뜨
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2001-12-28
Filing date: 2002-12-27
Publication date: 2003-07-04
Also published as: US20030133507A1; FR2834362A1; CN1428719A; JP2003281115A; EP1324210A1

Abstract

본 발명은 역 변환 행렬의 대각선을 따라 하위행렬들로 분해될 수 있는 역 변환 행렬에 의해, 변환된 데이터(X)를 역 변환된 데이터(x)로 역 변환하는 디바이스에 관한 것이다. 상기 디바이스는 상기 변환된 데이터를 처리될 데이터 항목의 수에 따라 재배열할 수 있는 치환 수단(permutation means)(11)을 포함한다. 또한 상기 디바이스는 상기 재배열된 변환된 데이터와 상기 하위행렬의 적(product)을 생성할 수 있는 스케일가능한 계산 모듈(scalable calculation modules)(12,13,14,15)을 포함한다. 마지막으로, 상기 디바이스는 상기 스케일가능한 계산 모듈로부터 발행된 데이터를 상기 처리될 데이터의 수에 따라 선형적으로 결합하는 선형 결합 수단(16,17,18)을 포함한다.

Description

역 변환 디바이스 및 역 변환 방법 및 변환 디바이스 및 변환 방법{AN ADAPTIVE INVERSE TRANSFORMATION DEVICE}

본 발명은 변환된 데이터(transformed data)를 역변환 행렬을 통해 역변환된 데이터(inversely transformed data)로 역변환하는 방법 및 디바이스에 관한 것이다.

본 발명은 또한 최초 데이터를 변환 행렬을 통해 변환된 데이터로 변환하는 방법 및 디바이스에 관한 것이다.

본 발명은 디지털 텔레비젼 세트, MPEG2 또는 MPEG4 타입의 비디오 코더 및 디코더, 데이터 저장 장치 또는 이동 전화와 같은 장치를 위한, 가령 MPEG(Motion Picture Expert Group) 타입의 디지털 비디오 데이터의 압축/압축해제 분야에서 그의 응용을 갖는다.

이산 코싸인 변환 또는 DCT의 특성으로 인해 상기 이산 코싸인 변환은 이미지의 시퀀스를 압축하는 분야에서 필수적인 역할을 한다. 반대로, 비디오 디코더에 있어서는, 이미지의 시퀀스의 재구성은 역 이산 코싸인 변환 또는 IDCT에 의해 제공된다. 직접 이산 코싸인 변환 및 역 이산 코싸인 변환은 다른 무엇보다도 JPEG, MPEG1, MPEG2, MPEG4 또는 H263와 같은 비디오 표준에서 사용된다.

국제 특허 출원 WO99/10818은 2 차원 역 이산 코싸인 변환의 구현의 실례를 개시한다. 이 기술에 따르면, N*N 데이터 블록이 1 차원 역 이산 코싸인 변환을 실행할 수 있는 제 1 처리기에 의해 한 행씩 역 변환된다. 이 제 1 처리기에 의해 발행된 중간 결과는 호환 메모리(transposition memory) 내에 임시적으로 저장된다. 모든 행들이 처리된 후에, 상기 중간 결과는 1 차원 역 이산 코싸인 변환을 실행할 수 있는 제 2 처리기에 의해 한 열씩 역 변환된다. 상기 제 2 처리기로부터 발행된 결과는 2 차원 역 이산 코싸인 변환의 최종 결과를 구성한다. 상기 국제 특허 출원에서 개시된 실시예에서, 처리될 블록들은 16 개의 열의 16 개의 데이터 항목을 포함하며 각기 8*8, 4*4, 2*2 데이터 항목의 감소된 크기의 블록으로 분해된다. 버터플라이 타입(butterfly type)의 계산 구조는 16*16 데이터 항목의 블록의 2 차원 역 이산 코싸인 변환의 계산을 단순화시킨다.

새로운 비디오 애플리케이션들은 새로운 기능들을 도입하고 있으며 이는 이산 코싸인 변환의 하드웨어 구현의 복잡성을 증가시킨다. 이러한 하드웨어 구현은, 가령 모자이크 코더/디코더에 있어서의 2*2 데이터, H26L 코더/디코더에 있어서의 4*4 데이터, MPEG2 또는 MPEG4 코더/디코더에 있어서의 8*8 데이터, JPEG2000 코더/디코더 또는 어떤 후처리 알고리즘(post-processing algorithms)에 있어서의 16*16 데이터와 같은 상이한 크기의 데이터 블록 상에서, 상이한 비디오 플로우(different video flows)에 대해 병렬로 이산 코싸인 변환이 필요한 경우에, 상기 이산 코싸인 변환을 수행하는 것을 가능하게 해야 한다. 또한, 상기 하드웨어 구현은 이동 전화와 같은 어떠한 저 레이트 애플리케이션(low-rateapplications)의 저전력을 고려할 때 간단해야 한다. 그러나, 최근 기술은 스케일할 수 있는(scalable), 즉 상이한 크기의 블록 상에서의 역 이산 코싸인 변환을 단순한 방식으로 실현하기에는 부적합하다. 역 이산 코싸인 변환을 구현하는 디바이스의 몇 개의 입력은 가능하게는 2*2 데이터 블록, 4*4 데이터 블록 또는 8*8 데이터 블록의 변환을 계산하는데 사용될 수 있지만, 심지어 2*2 IDCT 변환에 대한 최종 결과를 가지지 위해 모든 계산 단계를 수행해야 할 필요가 있다. 이는 이러한 타입의 역 이산 코싸인 변환의 계산에 있어서 복잡성을 크게 증가시킨다.

본 발명의 목적은 제한된 계산 리소스로 상이한 크기의 데이터 블록에 대해 변환을 수행하는 것을 가능하게 하는, 변환 행렬을 통한 직접 변환 또는 역 변환을 위한 방법 및 디바이스를 제공하는 것이다.

이를 위해, 본 발명에 따르는 역 변환 디바이스는 행렬의 대각선을 따라 하위행렬들로 분해되는 역 변환 행렬을 사용하며, 상기 디바이스는 변환된 데이터를 처리될 데이터 항목의 수에 따라 재배열할 수 있는 치환 수단(permutation means)과, 재배열된 변환된 데이터와 하위행렬의 적(product)을 생성할 수 있는 스케일가능한 계산 모듈(scalable calculation modules)과, 상기 스케일가능한 계산 모듈로부터 발행된 데이터를 처리될 데이터의 수에 따라 선형적으로 결합하는 선형 결합 수단을 포함한다.

이를 위해, 본 발명에 따른 변환 디바이스는 행렬의 대각선을 따라 하위행렬로 분해되는 변환 행렬을 사용하며, 상기 디바이스는 최초 데이터를 선형적으로 결합할 수 있는 선형 결합 수단과, 상기 선형 결합 수단으로부터 발행된 데이터와 하위행렬의 적을 생성할 수 있는 스케일가능한 계산 모듈과, 변환된 데이터를 제공하기 위해 상기 스케일가능한 계산 모듈로부터 발행된 데이터를 처리될 데이터의 수에 따라 재배열할 수 있는 치환 수단을 포함한다.

변환 행렬이 대칭이 되게 함으로써, 2 차원 변환을 계산하는 것은 처리될 데이터의 수에 따르는 모듈식 행렬 계산 및 간단한 선형 조합과 같다. 이로써, 상기 변환 디바이스는 처리될 블록의 크기에 비례하는, 이로써 변환의 복잡성에 비례하는 연산의 수를 수행한다. 이러한 방법은 간단하며 오직 제한된 계산 리소스만을 필요로 한다. 또한, 변환 디바이스가 모듈식 계산을 수행할 수 있다는 사실로 인해, 상기 변환 디바이스는 스케일가능한 2 차원 변환을 계산할 수 있으며 다중표준 디코더(a multistandard decoder) 내에서 적분을 할 수 있다.

본 발명은 도면에서 도시된 실시예를 참조하여 보다 상세하게 설명될 것이지만, 본 발명은 상기 실시예로만 한정되는 것은 아니다.

도 1은 본 발명에 따른 역 변환 디바이스의 구조의 도면,

도 2a, 도 2b, 도 2c 및 도 2d는 다양한 구성의, 본 발명에 따른 역 변환 디바이스의 치환 수단의 도면,

도 3a, 도 3b, 도 3c는 각기 2*2 IDCT, 4*4 IDCT, 8*8 IDCT를 계산하는, 본 발명에 따른 역 변환 디바이스의 스케일가능한 계산 모듈의 도면,

도 4a, 도 4b는 각기 4*4 IDCT 및 8*8 IDCT의 계산을 위한, 선형 결합 수단의 도면,

도 5는 본 발명에 따른 역 변환 디바이스를 포함하는 압축된 디지털 비디오 데이터를 압축해제하는 디바이스의 도면,

도 6은 본 발명에 따른 직접 변환 디바이스를 포함하는 디지털 비디오 데이터를 압축하는 디바이스의 도면.

도면의 주요 부분에 대한 부호의 설명

11: 치환 수단12,13,14,15: 스케일가능한 계산 모듈

16,17,18: 선형 결합 수단31: 가산기

32: 감산기34: 멀티플렉서

이후부터, 본 발명이 직접 이산 코싸인 변환 및 역 이산 코싸인 변환의 경우로서 기술된다. 그러나, 변환 행렬이 이 변환 행렬의 대각선을 따라 하위행렬로 분해될 수 있을 때에는 본 발명은 임의의 푸리에 변환 또는 이와 등가 타입의 변환에도 적용될 수 있음을 본 기술의 당업자는 이해할 것이다.

2 차원 역 이산 코싸인 변환의 모든 경우부터 우선 고려해 보자. 상기 변환은 데이터를 주파수 영역━이 영역에서는 이후부터는 변환된 데이터(X)로 지칭됨━내에서, 시간 영역━이 영역에서는 이후부터는 역 변환된 데이터(x)로 지칭됨━ 내로 다음과 같은 등식을 이용하여 변환시킨다.

역 이산 코싸인 변환 디바이스가 소비자 전자 디바이스 내에 위치되기 때문에, 상기 변환 디바이스는 큰 유연성 및 최소의 복잡성을 가지고 높은 레이트로 기능하도록 설계되어야 한다.

이를 위해, 역 변환 행렬 Mi은 8*8 역 변환 행렬의 경우로 기술된, 다음 방법에 따라, 상기 행렬의 대각선을 따라 하위행렬들로 분해될 수 있다.

원래, 역 변환 행렬 Mi_8*8은 다음과 같다.

이 행렬은 cos(π/4) = 1/값을 사용하고 1/값으로인수분해(factorize)함으로써 다음과 같이 된다.

제 2 행 및 제 5 행이 서로 치환되고, 제 4 행 및 제 7 행이 서로 치환된다. 이로써 다음과 같은 A_8*8및 P₈을 갖는 Mi_8*8= A_8*8*P₈으로 된다.

A_8*8행렬의 대칭성을 사용하여, 변환 행렬 Mi_8*8은 다음과 같은 S_8,8및 S_4,8및B_8,8을 갖는, Mi_8*8= S_8,8* S_4,8* B_8,8*P₈과 같이 된다.

여기서, 0_4,4및 I_4*4는 각기 4 행 4 열의 영행렬(null matrix) 및 항등 행렬(identity matrix)이다.

하위행렬들로의 동일한 분해 방식이 16*16 역 변환 행렬에 대해서도 실행된다. 다음과 같은 S_16,16및 S_8,16및 S_4,16및 B_16,16을 갖는, M_16*16= S_16,16* S_8,16* S_4,16* B_16,16* P₁₆이 된다.

도 1은 본 발명에 따른 역 변환 디바이스의 구조의 도면이다. 이 디바이스는 2*2 데이터 블록, 4*4 데이터 블록, 8*8 데이터 블록을 처리할 수 있는 스케일가능한 역 이산 코싸인 변형 IDCT을 구현한다. 이를 위해, 상기 디바이스는 처리될 블록의 크기에 따라 2, 4, 8 또는 16이 될 수 있는, 처리될 데이터의 수에 따라 변환된 데이터(X)를 재배열할 수 있는 치환 수단 PER(11)과,

상기 재배열된 변환 데이터와 하위행렬의 적(product)을 생성할 수 있는 스케일가능한 계산 모듈 DA1 내지 DA4(12,13,14,15)━상기 모듈 DA1은 하위행렬 M1에 의해 2*2 변환 데이터 블록들을 처리하며, 상기 모듈 DA1 및 DA2는 각기 하위행렬 M1 및 M2에 의해 4*4 변환 데이터 블록들을 처리하며, 상기 모듈 DA1 및 DA2 및 DA3는 각기 하위행렬 M1 및 M2 및 M3에 의해 8*8 변환 데이터 블록들을 처리하며, 상기 모듈 DA1 및 DA2 및 DA3 및 DA4 각기 하위행렬 M1 및 M2 및 M3 및 M4에 의해 16*16 변환 데이터 블록들을 처리함━과,

상기 처리될 데이터의 수에 따라 상기 스케일가능한 계산 모듈로부터 발행된 데이터를 선형으로 결합할 수 있는 선형 결합 수단 LC4 내지 LC16(16,17,18)━상기 수단 LC4는 행렬 S_4,4를 사용하여 상기 모듈 DA1 및 DA2의 출력들을 선형으로 결합하며, 상기 수단 LC8는 행렬 S_8,8를 사용하여 상기 모듈 DA3의 출력과 상기 수단 LC4의 출력을 선형으로 결합하며, 상기 수단 LC16은 행렬 S_16,16를 사용하여 상기 모듈 DA4의 출력과 상기 수단 LC8의 출력을 선형으로 결합함━과,

각기 2*2 역 변환된 데이터 블록, 4*4 역 변환된 데이터 블록, 8*8 역 변환된 데이터 블록, 16*16 역 변환된 데이터 블록을 제공하기 위해, 상기 처리될 데이터의 수에 따라 상기 제 1 스케일가능한 계산 모듈 DA1(12)으로부터 발행되는 데이터 또는 상기 선형 결합 수단 LC4, LC8, LC16(16,17,18)으로부터 발행되는 데이터를 선택할 수 있는 선택 수단 SEL(19)을 포함한다.

도 2a 내지 도 2d는 다양한 구성의, 본 발명의 따른 역 변환 디바이스의 치환 수단을 도시한다. 치환 행렬 P₁₆과 16*16 변환된 데이터(X) 블록의 한 행의 적(product)은 중간 데이터(Y) 블록의 한 행이 된다. 16 *16 변환된 데이터(X) 블록의 IDCT 변환의 경우에, 데이터의 치환은 도 2a에 도시된 바와 같은 상호접속 회로에 의해 수행되며, 여기서 Y0은 X0에 대응하며, Y1은 X8에 대응하며, Y2는 X4에 대응하며, 계속 이렇게 된다. 이러한 방식은 도 2b 내지 도 2d에서 점선 화살표로 반복된다.

치환 수단은 처리될 데이터의 수가 무엇이든지 간에 변환된 데이터를 재배열시킨다. 이로써, 8*8 IDCT 변환의 경우에, 치환 수단으로 입력된 데이터는 도 2b에 따라 매 두 개의 입력 마다 하나의 데이터로 분배된다. 이로써, 치환 수단의 와이어링은 동일하게 유지되며, Y0은 X0에 대응하며, Y1은 X4에 대응하며, Y2는 X2에 대응하며, 이렇게 계속된다. 동일한 원리에 따라, 4*4 IDCT 변환의 경우에, 치환 수단으로 입력된 데이터는 도 2c에서 도시된 바처럼 매 4 개의 입력 마다 하나의 데이터로 분배된다. 이로써, Y0은 X0에 대응하며, Y1는 X2에 대응하며, Y2는 X1에 대응하며, Y3는 X3에 대응한다. 마지막으로, 2*2 IDCT 변환의 경우에, 치환 수단으로 입력된 데이터는 도 2d에 따라 매 8 개의 입력 마다 하나의 데이터로 분배되며, Y0은 X0에 대응하며, Y1은 X1에 대응한다.

도 3a 내지 도 3c는 각기 2*2 IDCT 변환, 4*4 IDCT 변환, 8*8 IDCT 변환을 계산하기 위한, 본 발명에 따른 역 변환 디바이스의 스케일가능한 계산 모듈을 도시한다. 이 스케일가능한 계산 수단은 분산된 산술 알고리즘(distributed arithmetic algorithms)을 기초로 한다. 판독 전용 타입의 ROM 메모리를 기반으로 하는 제 1 원리에 따라, 상기 알고리즘은 값들을 우측으로 순차적으로 이동시키며 값을 가산한다. 이러한 기술의 이점은 계산 복잡성이 감소된다는 것인데, 그 이유는 승산기가 제거되었기 때문이다. 그러나, ROM 메모리의 사용은 큰 크기의 변환 행렬의 경우에는 문제가 된다. 보다 유리한 원리에 따르면, 분산된 산술 알고리즘은 일련의 이동 및 누산을 기반으로 한다.

2*2 IDCT 변환의 경우에 있어서, 스케일가능한 계산 모듈 DA1(12)이 도 3a에 도시된다. 이 모듈은 데이터 Y0 및 Y1을 수신하고 하위행렬 M1과 상기 데이터들의 적을 구현한다. 이를 위해, 상기 모듈은 Y0 및 Y1의 합산 ZO을 실행하는 가산기(31)와 감산 Z1 = YO - Y1을 실행하는 감산기(32)를 포함한다.

4*4 IDCT 변환의 경우에 있어서, 스케일가능한 계산 모듈 DA2(13)이 도 3b에 도시된다. 상기 모듈은 데이터 Y2 및 Y3을 수신하고 하위 행렬 M2와 상기 데이터들의 적을 구현한다. 이를 위해, 상기 모듈은 Y3를 반전시키는 반전기(33), Y2 및 Y3을 가산할 수 있는 가산기(31), 다양한 입력 Y2, Y3, Y2+Y3, -Y3 중에서 하나의 입력을 선택할 수 있는 두 개의 멀티플렉서 MUX(34)를 포함한다. 마지막으로, 상기 모듈은 이동 및 누산 원리에 따라 최종 결과(Z2,Z3)를 계산할 수 있는가산기(31) 및 시프트 레지스터(35)의 두 개의 세트를 포함한다.

가령, 다음과 같은 적(product)을 계산하기 원한다면,

제 1 열 및 제 1 행의 적은 계산 A₁Y2 + A₂Y3를 포함한다.

A₁및 A₂는 서로의 여코드(complement code)로 이진 값에 따라 계산된다. 가령, A₁이 1011101001이고 A₂가 0100101000 이면, 다음과 같이 계산할 필요가 있다.

멀티플렉서 MUX는 X₁, X₄, X₁+X₄, 0 중에서 하나의 입력을 선택할 수 있게 한다. 상기 멀티플렉서는 최소 전력을 갖는 모든 데이터 항목 중 제 1의 것, 즉 여기에서는 Y2을 그의 출력에서 제공하며, 상기 데이터 항목은 한 비트 만큼 우측으로 이동되어, Y2와 2^-1의 적을 실행하는 것과 같게 된다. 다음으로, 다음 두 개의 클록 싸이클 동안, 멀티플렉서는 0 값을 제공하며, 중간 결과는 Y2*2^-3이다. 다음에, 멀티플렉서는 제 4 클록 싸이클 동안 데이터 항목 Y2 + Y3을 제공하며, 최종 결과 Y2*2⁰+ Y3*2^-1+ Y2*2^-2+ Y2*2^-3(Y2 + Y3)*2^-4+ (Y2 + Y3)*2^-6+ Y2*2^-9이 스케일가능한 계산 모듈의 출력에서 획득될 때까지 계속 진행된다.

8*8 IDCT 변환의 경우에, 스케일가능한 계산 모듈 DA3(13)이 도 3c에 도시된다. 상기 모듈은 데이터 Y4 내지 Y7를 수신하여 이들 데이터와 하위행렬 M3와의 적을 구현한다. 이를 위해, 하위행렬 M3는 다음과 같은 4 개의 하위행렬 M31, M32, M33, M34의 적으로 분해된다.

스케일가능한 계산 모듈 DA3(14)는 4 개의 스테이지를 단계적으로(in cascade) 포함하되, 각 스테이지는 하위행렬 M31, M32, M33, M34 중 하나에 대응한다. 제 1 스테이지(301)는 데이터 Y4 내지 Y7를 수신하여 이들 데이터와 하위행렬 M31과의 적을 구현한다. 상기 제 1 스테이지는 두 개의 멀티플렉서(34)를 포함하는데, 한쪽의 멀티플렉서는 Y5 및 0 값을 수신하며, 다른 쪽의 멀티플렉서는 Y6 및 0 값을 수신하고, 각 멀티플렉서는 가산기(31) 및 시프트 레지스터(35)의 세트에 접속된다. 제 2 스테이지(302)는 하위행렬 M32를 구현하며 가산기(31) 및 감산기(32)를 포함한다. 제 3 스테이지(303)는 하위행렬 M33를 구현하며 두 개의 가산기(31) 및 두 개의 감산기(32)를 포함한다. 마지막으로, 제 4 스테이지(304)는 하위행렬 M34를 구현하며 4 개에 이르는 데이터를 4 개의 멀티플렉서 MUX(34)의 입력에서 제공하는 것을 가능하게 하는 두 개의 가산기(31) 및 두 개의 반전기(33)를 포함한다. 각 멀티플렉서 MUX는 최종 결과(Z4 내지 Z7)를 제공할 수 있는, 가산기 및 시프트 레지스터로 구성된 세트에 접속된다.

도 4a 및 도 4b는 각기 4*4 IDCT 및 8*8 IDCT를 계산하기 위한 선형 결합 수단을 도시한다.

도 4a에 따라, 선형 결합 수단 LC4(16)는 이전에 기술된 행렬 S_4,4에 대응한다. 이 선형 결합 수단은 두 개의 결과 TO=Z0+Z3 및 T1=Z1+Z2를 내는 두 개의 가산기(31) 및 두 개의 결과 T2=Z1-Z2 및 T3=Z0-Z4를 내는 두 개의 감산기(32)를 포함한다.

도 4b에 따라, 선형 결합 수단 LC8(17)는 이전에 기술된 행렬 S_8,8에 대응한다. 이 선형 결합 수단은 4 개의 결과 UO=T0+Z7, U1=T1+Z6, U2=T2+Z5, U3=T3+Z4를 내는 4 개의 가산기(31)를 포함한다. 또한, 상기 수단은 4 개의 결과 U4=T3-Z4, U5=T2-Z5, U6=T1-Z6, U7=T0-Z7를 내는 4 개의 감산기(32)를 포함한다.

선택 수단 SEL(19)는 2*2 IDCT 변환을 위한 제 1 스케일가능한 계산 모듈 DA1(12)로부터 발행된 데이터 x0=ZO 및 x1=Z1, 4*4 IDCT 변환을 위한 선형 결합 수단 LC4(16)으로부터 발행된 데이터 x=T, 8*8 IDCT 변환을 위한 선형 결합 수단 LC8(17)으로부터 발행된 데이터 x=U, 16*16 IDCT 변환을 위한 선형 결합 수단 LC16(18)으로부터 발행된 데이터 x를 선택하는 것을 가능하게 한다.

이제 직접 이산 코싸인 변환의 경우를 고려해보자.

상기 변환은 데이터를 시간 영역에서 주파수 영역으로 다음과 같은 등식에의해 변환한다.

이를 위해, 변환 행렬 M은 16*16 DCT 변환을 위해, 다음과 같이, 상기 변환 행렬의 대각선을 따라 하위행렬로 분해될 수 있다.

M_16*16= P₁₆*B_16*16*S_4,16*S_8,16*S_16,16

상기 역 변환 디바이스와 대칭적인, 본 발명에 따른 최초 데이터(x)를 변환된 데이터(X)로 직접 변환시키는 디바이스는, 상기 최초 데이터를 선형으로 결합할 수 있는 선형 결합 수단(16,17,18)과, 상기 선형 결합 수단과 하위행렬로부터 발행된 데이터의 적을 생성할 수 있는 스케일가능한 계산 모듈(12,13,14,15)과, 변환된 데이터를 제공하기 위해, 처리될 데이터의 수에 따라 상기 스케일가능한 계산 모듈로부터 발행된 데이터를 재배열할 수 있는 치환 수단(11)을 포함한다.

도 5는 압축된 디지털 비디오 데이터(ES)를 압축해제된 디지털 비디오 데이터(DS)로 압축해제하는 비디오 디코더를 도시하며, 상기 비디오 디코더 디바이스는 본 발명에 따르는 역 변환 디바이스를 포함한다.

상기 비디오 디코더는 압축된 디지털 데이터를 가변 길이 디코딩하여 양자화된 데이터를 제공하는 수단 VLD(51)과, 상기 양자화된 데이터를 역 양자화하여 변환된 데이터를 제공하는 수단 IQ(52)과, 변환된 데이터를 역 변환된 데이터로 상술한 바와 같이 역 이산 코싸인 변환하는 디바이스 IDCT(53)를 포함한다.

비디오 디코더는 또한 스크린(DIS)(56) 상에 디스플레이되기 위해, 이미지메모리 MEM(55)의 도움으로, 데이터 블록에 의해 블록 데이터 이미지를 재구성(REC)하는 스텝(54)을 포함한다.

도 6는 입력 디지털 비디오 데이터(IN)를 압축된 디지털 비디오 데이터(ES)로 압축하는 비디오 코더를 도시한다. 상기 비디오 코더는 코딩 유닛을 포함하는데, 상기 코딩 유닛은 디지털 비디오 데이터를 변환된 데이터로 상술한 바와 같이 직접 이산 코싸인 변환하는 디바이스 DCT(61)와, 변환된 데이터를 양자화하여 양자화된 데이터를 제공하는 수단 Q(62)과, 상기 양자화된 데이터를 가변 길이 코딩하여 압축된 데이터를 제공하는 수단 VLC(63)을 포함한다.

상기 비디오 코더는 가능하게는 예측 유닛을 포함하며, 상기 예측 유닛은 양자화된 데이터를 역 양자화하여 변환된 데이터를 제공하는 수단(IQ)(52)과, 상기 변환된 데이터를 역 변환된 데이터로 상술한 바와 같이 역 이산 코싸인 변환하는 디바이스 IDCT(53)와, 역 변환 디바이스 IDCT로부터 발행된 데이터 및 이동 보상 디바이스 MC(66)로부터 발행된 데이터를 가산하기 위한 가산기(64)와, 상기 이동 보상 디바이스 MC 및 이동 추정 디바이스 ME(67)에 의해 사용되는 이미지를 저장할 수 있는 이미지 메모리 MEM(65)와, 상기 이동 보상 디바이스 MC와, 상기 입력 디지털 비디오 데이터(IN)로부터 상기 이동 보상 디바이스로부터 발행된 데이터를 감산하는 감산기(60)━상기 감산기로부터의 결과는 상기 변환 디바이스 DCT로 전달됨━를 포함한다.

본 명세서에서 괄호 안의 어떤 참조 부호도 한정적으로 해석되어서는 안된다. 용어 "포함한다"는 광범위하게 해석되어야 한다. 말하자면 리스트된 단계또는 요소 이외의 요소 및 단계의 존재를 배제하지 않는다.

본 발명을 통해 상이한 크기의 블록 상에서 역 이산 코싸인 변환 및 직접 이산 코싸인 변환을 단순한 방식으로 실현할 수 있다.

Claims

역 변환 행렬의 대각선을 따라 하위행렬들로 분해될 수 있는 역 변환 행렬에 의해, 변환된 데이터(X)를 역 변환된 데이터(x)로 역 변환하는 디바이스에 있어서,

상기 변환된 데이터를 처리될 데이터 항목의 수에 따라 재배열할 수 있는 치환 수단(permutation means)(11)과,

상기 재배열된 변환된 데이터와 상기 하위행렬의 적(product)을 생성할 수 있는 스케일가능한 계산 모듈(scalable calculation modules)(12,13,14,15)과,

상기 스케일가능한 계산 모듈로부터 발행된 데이터를 상기 처리될 데이터의 수에 따라 선형적으로 결합하는 선형 결합 수단(16,17,18)을 포함하는

역 변환 디바이스.
제 1 항에 있어서,

상기 스케일가능한 계산 수단은 분산된 산술 알고리즘(distributed arithmetic algorithms)을 기초로 하는

역 변환 디바이스.
제 1 항에 있어서,

상기 역 변환된 데이터를 제공하기 위해, 상기 처리될 데이터의 수에 따라, 제 1 스케일가능한 모듈(12)로부터 발행된 데이터 또는 상기 선형 결합 수단(16,17,18)으로부터 발행된 데이터를 선택할 수 있는 선택 수단(19)을 더 포함하는

역 변환 디바이스.
변환 행렬의 대각선을 따라 하위행렬들로 분해될 수 있는 변환 행렬에 의해, 최초의 데이터(x)를 변환된 데이터(X)로 변환하는 디바이스에 있어서,

상기 최초 데이터를 선형으로 결합할 수 있는 선형 결합 수단(16,17,18)과,

상기 선형 결합 수단으로부터 발행된 데이터와 상기 하위행렬의 적을 생성할 수 있는 스케일가능한 계산 모듈(12,13,14,15)과,

상기 변환된 데이터를 제공하기 위해, 처리될 데이터의 수에 따라, 상기 스케일가능한 계산 모듈로부터 발행된 데이터를 재배열할 수 있는 치환 수단(11)을 포함하는

변환 디바이스.
압축된 디지털 데이터를 가변 길이 디코딩하여 양자화된 데이터를 제공하는 수단(51)과, 상기 양자화된 데이터를 역 양자화하여 변환된 데이터(X)를 제공하는수단(52)과, 제 1 항에서 청구된 바와 같은, 상기 변환된 데이터를 역 변환된 데이터(x)로 역 변환하는 역 변환 디바이스(53)를 포함하는 비디오 디코더.
제 4 항에서 청구된 바와 같은 최초의 데이터(x)를 변환된 데이터(X)로 변환시키는 디바이스(61)를 포함하는 비디오 코더.
제 6 항에 있어서,

제 1 항에서 청구된 바와 같은, 변환된 데이터(X)를 역 변환된 데이터(x)로 역 변환하는 디바이스(53)를 포함하는 예측 수단을 더 포함하는

비디오 코더.
역 변환 행렬을 통해, 변환된 데이터(X)를 역 변환된 데이터(x)로 역 변환하는 방법에 있어서,

상기 역 변환 행렬의 대각선을 따라 상기 역 변환 행렬을 하위행렬로 분해하는 단계와,

변환된 데이터와 하위 행렬의 적을 생성하는 계산 단계와,

상기 계산 단계로부터 발행된 데이터를 선형으로 결합하는 선형 결합 단계를포함하는

역 변환 방법.
변환 행렬을 최초의 데이터(x)를 변환된 데이터(X)로 변환하는 방법에 있어서,

상기 변환 행렬의 대각선을 따라서 상기 변환 행렬을 하위행렬로 분해하는 단계와,

상기 최초의 데이터를 선형으로 결합하는 선형 결합 단계와,

상기 선형 결합 단계로부터 발행된 데이터와 하위행렬의 적을 생성하는 계산 단계를 포함하는

변환 방법.
제 5 항에서 청구된 바와 같은 비디오 디코더를 포함하는 뷰 장치(viewing apparatus), 특히 텔레비젼 수신기.