JP3025750B2 - 離散コサイン変換回路，離散コサイン逆変換回路，ｍｐｅｇビデオエンコーダ，ｍｐｅｇビデオデコーダ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は離散コサイン変換回
路，離散コサイン逆変換回路，ＭＰＥＧ（MovingPictur
e Expert Group ）ビデオエンコーダ，ＭＰＥＧビデオ
デコーダに関するものである。

【０００２】

【従来の技術】マルチメディアで扱われる情報は、膨大
な量で且つ多種多様であり、これらの情報を高速に処理
することがマルチメディアの実用化を図る上で必要とな
ってくる。情報を高速に処理するためには、データの圧
縮・伸長技術が不可欠となる。そのようなデータの圧縮
・伸長技術として「ＭＰＥＧ（Moving Picture ExpertG
roup ）」方式が挙げられる。このＭＰＥＧ方式は、Ｉ
ＳＯ（International Organization for Standardizati
on）／ＩＥＣ（Intarnational ElectrotechnicalCommis
sion ）傘下のＭＰＥＧ委員会（ISO/IEC JTC1/SC29/WG1
1）によって標準化されつつある。ＭＰＥＧは３つのパ
ートから構成されている。パート１の「ＭＰＥＧシステ
ムパート」（ISO/IEC IS 11172 Part1:Systems）では、
ビデオデータとオーディオデータの多重化構造（マルチ
プレクス・ストラクチャ）および同期方式が規定され
る。パート２の「ＭＰＥＧビデオパート」（ISO/IEC IS
11172Part2:Video）では、ビデオデータの高能率符号
化方式およびビデオデータのフォーマットが規定され
る。パート３の「ＭＰＥＧオーディオパート」（ISO/IE
CIS 11172 Part3:Audio）では、オーディオデータの高
能率符号化方式およびオーディオデータのフォーマット
が規定される。

【０００３】尚、ＭＰＥＧには主にエンコードレートの
違いにより、現在のところ、ＭＰＥＧ−１，ＭＰＥＧ−
２の２つの方式がある。ＭＰＥＧ−１は主にＣＤ−ＲＯ
Ｍ（CD-Read Only Memory ）ファミリーなどの蓄積メデ
ィアに対応しており、ＭＰＥＧ−２はＭＰＥＧ−１をも
含む幅広い範囲のアプリケーションに対応している。

【０００４】ＭＰＥＧビデオパートで用いられる技術の
核となるのが、動き補償付予測（ＭＣ；Motion Compens
ated prediction ）と離散コサイン変換（ＤＣＴ；Disc
reteCosine Transform ）である。ＭＣとＤＣＴを併用
した符号化技術は、ハイブリッド符号化技術と呼ばれ
る。

【０００５】ＭＰＥＧビデオパートで扱われる実際の画
面では、水平方向および垂直方向のいずれにも相関があ
る。そのため、まず、画面を水平方向および垂直方向に
それぞれＮ画素からなる小ブロックに分割し、次に、こ
のＮ×Ｎ個の小ブロックに対して２次元のＤＣＴを施
す。ここで、１画素はＤＣＴにおける１要素に対応す
る。また、Ｎが大きいほど符号化効率は良くなるが、演
算量は増えることになる。つまり、符号化効率と演算量
はトレードオフの関係にある。そのため、ＭＰＥＧビデ
オパートでは、通常、Ｎ＝８程度がよく用いられる。Ｄ
ＣＴは、基本的にはフーリエ変換のように時間信号を周
波数成分に分解する変換である。すなわち、フーリエ変
換は複素数演算を有し、実数部と虚数部に分解するのに
対し、ＤＣＴはその実数部のみを取り出したものと考え
ることができる。

【０００６】ＭＰＥＧビデオパートではエンコード時に
ＤＣＴ（別名ＦＤＣＴ；Forward ＤＣＴ）を用い、画面
（画像信号）を周波数成分に分解して処理する。そし
て、デコード時にＤＣＴの逆変換（ＩＤＣＴ；Inverse
ＤＣＴ）を用い、周波数成分を再び画面（画像信号）に
戻す。

【０００７】２次元のＤＣＴの演算において、変換式を
そのまま単純に実行すると、演算回数が膨大になるため
大規模なハードウェアが必要となる。例えば、Ｎ＝８の
Ｎ×Ｎ要素（画素）の２次元のＤＣＴ演算を施すには、
乗算；４０９６回、加算；４０９６回の演算が必要であ
る。そこで、２次元のＤＣＴを１次元のＤＣＴで簡約化
することで、演算回数を減らすことが考えられている。
すなわち、まず、Ｎ要素の１次元のＤＣＴを水平方向に
Ｎライン分施し、次に、Ｎ要素の１次元のＤＣＴを垂直
方向にＮライン分施す。このようにすれば、Ｎ×Ｎ要素
の２次元のＤＣＴを施したのと等価になる。この場合、
Ｎ＝８とすると、１次元のＤＣＴについて、１要素につ
き乗算；８回、加算；８回の演算が必要であり、１ライ
ンにつき乗算；６４回、加算；６４回の演算が必要であ
る。従って、１次元のＤＣＴを２回施すとなると、乗算
および加算の回数はそれぞれ１回当たりの１６倍とな
り、乗算；１０２４回、加算；１０２６回の演算が必要
である。これは、ＦＤＣＴだけでなく、ＩＤＣＴにおい
ても同様である。

【０００８】ところで、２次元のＤＣＴの演算をさらに
高速で行うには、２次元のＤＣＴを１次元のＤＣＴで簡
約化するだけでなく、１次元のＤＣＴの演算回数それ自
体についても減らす必要がある。そこで、「高速アルゴ
リズム」と呼ばれる演算の簡略手法が考えられている。
すなわち、ＤＣＴの変換式をそのまま展開すると、乗数
となるコサイン係数が等しくなる乗算項が存在する。そ
れを利用し、共通のコサイン係数をもつ乗算をまとめる
ことにより、乗算回数を減らすようにしたのが高速アル
ゴリズムである。中でも、一般に「バタフライ演算」と
呼ばれる高速アルゴリズムはその草分けであり、従来の
ＭＰＥＧビデオエンコーダおよびデコーダでは、通常、
このバタフライ演算が用いられている。バタフライ演算
を用いた場合、Ｎ＝８とすると、１次元のＤＣＴについ
て、１ラインにつき乗算；１６回、加算；２６回の演算
が必要である。従って、前記したように、２次元のＤＣ
Ｔを１次元のＤＣＴで簡約化するために１次元のＤＣＴ
を２回施すとなると、乗算および加算の回数はそれぞれ
１回当たりの１６倍となり、乗算；２５６回、加算；４
１６回の演算で済むことになる。これは、ＦＤＣＴだけ
でなく、ＩＤＣＴにおいても同様である。

【０００９】ちなみに、高速アルゴリズムついては、
（K.r.Rao/P.Yip 共著，安田／藤原共訳「画像符号化技
術−ＤＣＴとその国際基準−」，オーム社，1992年）に
詳しい。

【００１０】ところで、高速アルゴリズムを用いて演算
の簡略化を図った場合でも、単純に２次元のＤＣＴの演
算を行うと、演算回数が多いため大規模なハードウェア
が必要となる。例えば、前記したＮ＝８のバタフライ演
算を単純に行う場合、乗算器；２５６個、加算器；４１
６個が必要となる。従って、この演算回路をＬＳＩ化す
る場合、１チップでの実現はほぼ不可能である。仮に、
乗算器を１つ当たり１０００ゲートとした場合でも、演
算回路全体では２０万ゲート以上になってしまう。これ
は、ＦＤＣＴだけでなく、ＩＤＣＴにおいても同様であ
る。

【００１１】そこで、図１１または図１２に示すよう
に、２次元のＤＣＴの演算を単純に行う場合よりも小さ
な単位の機能ブロックをもち、その機能ブロックを繰り
返し用いる構成が考えられる。

【００１２】図１１に、１次元のＦＤＣＴ回路（または
ＩＤＣＴ回路）１組で２次元のＦＤＣＴ回路１００（ま
たはＩＤＣＴ回路１０５）を構成した例を示す。入力デ
ータＤinは、制御部１０１を介してＮ要素の１次元のＦ
ＤＣＴ回路１０２へ転送される。ＦＤＣＴ回路１０２
は、バタフライ演算を用い、入力データＤinに対して１
次元のＦＤＣＴ演算を水平方向にＮライン分施す。その
演算結果は、制御部１０１を介してレジスタ１０３へ転
送される。レジスタ１０３は、その演算結果を格納す
る。

【００１３】次に、レジスタ１０３に格納された演算結
果が、制御部１０１を介して１次元のＦＤＣＴ回路１０
２へ転送される。ＦＤＣＴ回路１０２は、前記演算結果
に対して１次元のＦＤＣＴ演算を垂直方向にＮライン分
施す。その結果、Ｎ×Ｎ要素の２次元のＦＤＣＴの演算
結果である出力データＤout が得られ、その出力データ
Ｄout は制御部１０１を介して出力される。

【００１４】尚、水平方向および垂直方向の各ＦＤＣＴ
演算における中間値についても、レジスタ１０３に格納
される。ここで、Ｎ要素の１次元のＦＤＣＴ回路１０２
は、Ｎ＝８とすると、１６個の乗算器と２６個の加算器
で構成することができる。

【００１５】２次元のＦＤＣＴ回路１００では、Ｎ＝８
とすると、水平方向および垂直方向にそれぞれ８回ず
つ、合計１６回、ＦＤＣＴ回路１０２を動作させること
になる。ＦＤＣＴ回路１０２はバタフライ演算を用いる
ため、１回の動作に要する時間（８要素の１次元のＦＤ
ＣＴ演算に要する時間）は６クロックである。従って、
８×８要素の２次元のＦＤＣＴ演算に要する時間は９６
（＝１６×６）クロックとなる。

【００１６】尚、２次元のＩＤＣＴ回路１０５を構成す
る場合は、ＦＤＣＴ回路１０２をＩＤＣＴ回路１０４に
置き代えればよい。Ｎ要素の２次元のＩＤＣＴ回路１０
４もバタフライ演算を用いる。この場合、Ｎ＝８とする
と、ＩＤＣＴ回路１０４は、ＦＤＣＴ回路１０２と同様
に、１６個の乗算器と２６個の加算器で構成することが
でき、１回の動作に要する時間（８要素の１次元のＩＤ
ＣＴ演算に要する時間）は６クロックである。また、８
×８要素の２次元のＩＤＣＴ演算に要する時間は、ＦＤ
ＣＴ演算の場合と同様に９６クロックとなる。

【００１７】図１２に、１次元のＦＤＣＴ回路（または
ＩＤＣＴ回路）２組で２次元のＦＤＣＴ回路１１０（ま
たはＩＤＣＴ回路１３３）を構成した例を示す。入力デ
ータＤinは、制御部１１１を介してＮ要素の１次元のＦ
ＤＣＴ回路１１２へ転送される。ＦＤＣＴ回路１１２
は、バタフライ演算を用い、入力データＤinに対して１
次元のＦＤＣＴ演算を水平方向にＮライン分施す。その
演算結果は、制御部１１１を介してレジスタ１１４へ転
送される。レジスタ１１４は、その演算結果を格納す
る。尚、このＦＤＣＴ演算における中間値はレジスタ１
１３に格納される。

【００１８】次に、レジスタ１１４に格納された演算結
果が、制御部１２１を介してＮ要素の１次元のＦＤＣＴ
回路１２２へ転送される。ＦＤＣＴ回路１２２は、バタ
フライ演算を用い、前記演算結果に対して１次元のＦＤ
ＣＴ演算を垂直方向にＮライン分施す。その結果、Ｎ×
Ｎ要素の２次元のＦＤＣＴの演算結果である出力データ
Ｄout が得られ、その出力データＤout は制御部１２１
を介して出力される。尚、このＦＤＣＴ演算における中
間値はレジスタ１２３に格納される。

【００１９】このように、２次元のＦＤＣＴ回路１１０
は、図１１に示した２次元のＦＤＣＴ回路１００と同じ
構成の２次元のＦＤＣＴ回路を、２段シリーズに接続し
た構成になっている。

【００２０】ここで、Ｎ要素の１次元のＦＤＣＴ回路１
１２，１２２はそれぞれ、Ｎ＝８とすると、１６個の乗
算器と２６個の加算器で構成することができる。２次元
のＦＤＣＴ回路１１０では、Ｎ＝８とすると、水平方向
および垂直方向にそれぞれ８回ずつ、つまり、各ＦＤＣ
Ｔ回路１１２，１２２をそれぞれ単独で８回ずつ動作さ
せることになる。ＦＤＣＴ回路１１２，１２２はバタフ
ライ演算を用いるため、１回の動作に要する時間（８要
素の１次元のＦＤＣＴ演算に要する時間）は６クロック
である。従って、８×８要素の２次元のＦＤＣＴ演算に
要する時間は４８（＝８×６）クロックとなる。

【００２１】尚、２次元のＩＤＣＴ回路１３３を構成す
る場合は、ＦＤＣＴ回路１１２，１２２をＩＤＣＴ回路
１３１，１３２に置き代えればよい。Ｎ要素の２次元の
ＩＤＣＴ回路１３１，１３２もバタフライ演算を用い
る。この場合、Ｎ＝８とすると、ＩＤＣＴ回路１３１，
１３２は、ＦＤＣＴ回路１１２，１２２と同様に、１６
個の乗算器と２６個の加算器で構成することができ、１
回の動作に要する時間（８要素の１次元のＩＤＣＴ演算
に要する時間）は６クロックである。また、８×８要素
の２次元のＩＤＣＴ演算に要する時間は、ＦＤＣＴ演算
の場合と同様に４８クロックとなる。

【００２２】ところで、２次元のＦＤＣＴ回路１１０
（ＩＤＣＴ回路１３３）では、ＦＤＣＴ回路１１２，１
２２（ＩＤＣＴ回路１３１，１３２）をそれぞれ独立で
動作させることが可能なため、パイプライン化に有利で
ある。

【００２３】

【発明が解決しようとする課題】近年、ＭＰＥＧビデオ
エンコーダおよびデコーダにおいて、動作速度をさらに
高速化した上で、ハードウェアをさらに縮小化すること
が求められている。これを実現するためには、２次元の
ＦＤＣＴ（またはＩＤＣＴ）回路について、動作速度を
さらに高速化した上で、ハードウェアをさらに縮小化す
る必要がある。

【００２４】本発明は上記要求を満足するためになされ
たものであって、以下の目的を有するものである。 １〕高速動作が可能で且つハードウェアが小さなＦＤＣ
Ｔ（離散コサイン変換）回路を提供する。

【００２５】２〕高速動作が可能で且つハードウェアが
小さなＩＤＣＴ（離散コサイン逆変換）回路を提供す
る。 ３〕高速動作が可能で且つハードウェアが小さなＭＰＥ
Ｇビデオエンコーダを提供する。

【００２６】４〕高速動作が可能で且つハードウェアが
小さなＭＰＥＧビデオデコーダを提供する。

【００２７】

【課題を解決するための手段】請求項１に記載の発明
は、パラレルに入力された各入力データ（Ｆ（Ｘ１）〜
Ｆ（Ｘ８））にそれぞれコサイン係数を乗算する定数乗
算器群（１１〜１８）と、定数乗算器群の乗算結果を加
減算することで、入力データの離散コサイン逆変換結果
である出力データ（ｆ（ｙ１），ｆ（ｙ２））を生成す
る加減算器群（２１〜２８）とを備えたことをその要旨
とする。

【００２８】請求項２に記載の発明は、パラレルに入力
された各入力データにそれぞれコサイン係数を乗算する
定数乗算器群と、定数乗算器群の各定数乗算器の乗算結
果の正負を設定する設定手段と、設定手段によって正負
が設定された定数乗算器群の乗算結果を加減算すること
で、入力データの離散コサイン逆変換結果である出力デ
ータを生成する加減算器群とを備えたことをその要旨と
する。

【００２９】請求項３に記載の発明は、パラレルに入力
された８つの入力データにそれぞれコサイン係数を乗算
する定数乗算器群と、定数乗算器群の各定数乗算器の乗
算結果の正負を設定する設定手段と、設定手段によって
正負が設定された定数乗算器群の乗算結果を加減算する
ことで、入力データの離散コサイン逆変換結果である出
力データを２ピクセルずつ生成する加減算器群とを備え
たことをその要旨とする。

【００３０】請求項４に記載の発明は、パラレルに入力
された各入力データ（ｆ（０）〜ｆ（７））を加減算す
る加減算器群（３２〜４３）と、加減算器群からパラレ
ルに出力された加減算結果にそれぞれコサイン係数を乗
算する定数乗算器群（１１〜１８）と、定数乗算器群の
乗算結果を加算することで、入力データの離散コサイン
変換結果である出力データ（Ｆ（ｙ１），Ｆ（ｙ２））
を生成する加算器群（２１〜２６）とを備えたことをそ
の要旨とする。

【００３１】請求項５に記載の発明は、パラレルに入力
された各入力データを加減算する加減算器群と、加減算
器群からパラレルに出力された加減算結果にそれぞれコ
サイン係数を乗算する定数乗算器群と、定数乗算器群の
各定数乗算器の乗算結果の正負を設定する設定手段と、
設定手段によって正負が設定された定数乗算器群の乗算
結果を加算することで、入力データの離散コサイン変換
結果である出力データを生成する加算器群とを備えたこ
とをその要旨とする。

【００３２】請求項６に記載の発明は、パラレルに入力
された８つの各入力データを加減算する加減算器群と、
加減算器群からパラレルに出力された加減算結果にそれ
ぞれコサイン係数を乗算する定数乗算器群と、定数乗算
器群の各定数乗算器の乗算結果の正負を設定する設定手
段と、設定手段によって正負が設定された定数乗算器群
の乗算結果を加算することで、入力データの離散コサイ
ン変換結果である出力データを２ピクセルずつ生成する
加算器群とを備えたことをその要旨とする。

【００３３】請求項７に記載の発明は、パラレルに入力
された第１の入力データ群（ｆ（０）〜ｆ（７））を加
減算する第１の加減算器群（３２〜４３）と、パラレル
に入力された第２の入力データ群（Ｆ（ｘ１）〜Ｆ（ｘ
８））と第１の加減算器群の加減算結果とのいずれか一
方を選択する切換手段（６２）と、切換手段の出力にコ
サイン係数を乗算する定数乗算器群（１１〜１８）と、
定数乗算器群の乗算結果を加減算することで、第１の入
力データ群の離散コサイン変換結果（Ｆ（ｙ１），Ｆ
（ｙ２））または第２の入力データ群の離散コサイン逆
変換結果（ｆ（ｙ１），ｆ（ｙ２））である出力データ
を生成する第２の加減算器群（２１〜２８）とを備えた
ことをその要旨とする。

【００３４】請求項８に記載の発明は、パラレルに入力
された第１の入力データ群を加減算する第１の加減算器
群と、パラレルに入力された第２の入力データ群と第１
の加減算器群の加減算結果とのいずれか一方を選択する
切換手段と、切換手段の出力にコサイン係数を乗算する
定数乗算器群と、定数乗算器群の各定数乗算器の乗算結
果の正負を設定する設定手段と、設定手段によって正負
が設定された定数乗算器群の乗算結果を加減算すること
で、第１の入力データ群の離散コサイン変換結果または
第２の入力データ群の離散コサイン逆変換結果である出
力データを生成する第２の加減算器群とを備えたことを
その要旨とする。

【００３５】請求項９に記載の発明は、パラレルに入力
された８つのデータから成る第１の入力データ群を加減
算する第１の加減算器群と、パラレルに入力された第２
の入力データ群と第１の加減算器群の加減算結果とのい
ずれか一方を選択する切換手段と、切換手段の出力にコ
サイン係数を乗算する定数乗算器群と、定数乗算器群の
各定数乗算器の乗算結果の正負を設定する設定手段と、
設定手段によって正負が設定された定数乗算器群の乗算
結果を加減算することで、第１の入力データ群の離散コ
サイン変換結果または第２の入力データ群の離散コサイ
ン逆変換結果である出力データを２ピクセルずつ生成す
る第２の加減算器群とを備えたことをその要旨とする。

【００３６】請求項１０に記載の発明は、請求項４〜９
のいずれか１項に記載の離散コサイン変換回路（３１，
６１）と、その離散コサイン変換回路の出力データを格
納するレジスタ（７２）と、そのレジスタに格納された
出力データを、入力データとして再び前記離散コサイン
変換回路へ転送する制御手段（７１）とを備えたことを
その要旨とする。

【００３７】請求項１１に記載の発明は、請求項４〜９
のいずれか１項に記載の第１および第２の離散コサイン
変換回路（３１ａ，３１ｂ）と、第１の離散コサイン変
換回路の出力データを格納するレジスタ（８３）と、そ
のレジスタに格納された出力データを、入力データとし
て第２の離散コサイン変換回路へ転送する制御手段（８
２）とを備えたことをその要旨とする。

【００３８】請求項１２に記載の発明は、請求項１〜３
のいずれか１項に記載の離散コサイン逆変換回路（１）
と、その離散コサイン逆変換回路の出力データを格納す
るレジスタ（７２）と、そのレジスタに格納された出力
データを、入力データとして再び前記離散コサイン逆変
換回路へ転送する制御手段（７１）とを備えたことをそ
の要旨とする。

【００３９】請求項１３に記載の発明は、請求項１〜３
のいずれか１項に記載の第１および第２の離散コサイン
逆変換回路と、第１の離散コサイン逆変換回路の出力デ
ータを格納するレジスタと、そのレジスタに格納された
出力データを、入力データとして第２の離散コサイン逆
変換回路へ転送する制御手段とを備えたことをその要旨
とする。

【００４０】請求項１４に記載の発明は、請求項１０ま
たは請求項１１に記載の２次元の離散コサイン変換回路
を用いたことをその要旨とする。請求項１５に記載の発
明は、請求項１２または請求項１３に記載の２次元の離
散コサイン逆変換回路を用いたことをその要旨とする。
請求項１６に記載の発明は、請求項１〜３のいずれか１
項に記載の１次元の離散コサイン逆変換回路において、
前記定数乗算器群が、パラレルに入力された各入力デー
タに対し、それぞれ１つずつのコサイン定数を乗算する
よう構成されていることをその要旨とする。 請求項１７
に記載の発明は、請求項４〜６のいずれか１項に記載の
１次元の離散コサイン変換回路において、前記定数乗算
器群が、前記加減算器からパラレルに出力された加減算
結果に対し、それぞれ１つずつのコサイン定数を乗算す
るよう構成されていることをその要旨とする。

【００４１】請求項１〜３のいずれか１項に記載の発明
によれば、バタフライ演算を用いることなく、計算式に
従った演算アルゴリズムによって離散コサイン逆変換を
行うことができる。その結果、バタフライ演算を用いた
場合に比べ、高速動作が可能になる上に、ハードウェア
の縮小化が可能になる。

【００４２】請求項４〜９のいずれか１項に記載の発明
によれば、バタフライ演算を用いることなく、計算式に
従った演算アルゴリズムによって離散コサイン変換を行
うことができる。その結果、バタフライ演算を用いた場
合に比べ、高速動作が可能になる上に、ハードウェアの
縮小化が可能になる。

【００４３】請求項７〜９に記載の発明によれば、切換
手段によって第１の加減算器群の加減算結果と第２の入
力データ群とのいずれか一方を選択することで、定数乗
算器群は第１の加減算器群の加減算結果または第２の入
力データ群にコサイン係数を乗算することができる。従
って、１つの回路で、離散コサイン変換と離散コサイン
逆変換とを切り換えて実行することができる。

【００４４】請求項１０に記載の発明によれば、請求項
４〜９のいずれか１項に記載の離散コサイン変換回路に
よる演算処理を２回行うことで２次元の離散コサイン変
換を行うことができる。その結果、ハードウェアの縮小
化が可能になる。

【００４５】請求項１１に記載の発明によれば、請求項
４〜９のいずれか１項に記載の離散コサイン変換回路を
２組用いることで２次元の離散コサイン変換を行うこと
ができる。その結果、高速動作が可能になる。

【００４６】請求項１２に記載の発明によれば、請求項
１〜３のいずれか１項に記載の離散コサイン逆変換回路
による演算処理を２回行うことで２次元の離散コサイン
逆変換を行うことができる。その結果、ハードウェアの
縮小化が可能になる。

【００４７】請求項１３に記載の発明によれば、請求項
１〜３のいずれか１項に記載の離散コサイン逆変換回路
を２組用いることで２次元の離散コサイン逆変換を行う
ことができる。その結果、高速動作が可能になる。

【００４８】請求項１４に記載の発明によれば、請求項
１０または請求項１１に記載の２次元の離散コサイン変
換回路の利点を有したＭＰＥＧビデオエンコーダを得る
ことができる。

【００４９】請求項１５に記載の発明によれば、請求項
１２または請求項１３に記載の２次元の離散コサイン逆
変換回路の利点を有したＭＰＥＧビデオデコーダを得る
ことができる。

【００５０】

【発明の実施の形態】

（第１実施形態）以下、本発明を１次元のＩＤＣＴ回路
に具体化した第１実施形態を図面に従って説明する。

【００５１】図１に、本実施形態のブロック回路図を示
す。８要素の１次元のＩＤＣＴ回路１は、定数乗算器１
１〜１８と加算器２１〜２８から構成される。定数乗算
器１１，１４は正の出力だけをもち、その他の定数乗算
器１２，１３，１５〜１８は正負の出力をもっている。
また、加算器２８は減算器として働く。そして、ＩＤＣ
Ｔ回路１は、入力データＦ（ｘ１）〜Ｆ（ｘ８）のＩＤ
ＣＴ演算結果である出力データｆ（ｙ１），ｆ（ｙ２）
を生成する。

【００５２】図２に、ＩＤＣＴ回路１における入力デー
タＦ（ｘ１）〜Ｆ（ｘ８）と出力データｆ（ｙ１），ｆ
（ｙ２）の関係を示す。各定数乗算器１１〜１８はそれ
ぞれ、各入力データＦ（ｘ１）〜Ｆ（ｘ８）に対して各
定数Ｃ0 〜Ｃ7 を乗算する。各定数Ｃ0 〜Ｃ7 の値は、
式（１）によって求められる。

【００５３】 Ｃｉ＝ｃｏｓ（ｉ×π／１６）〔ｉ＝０〜７〕 ……（１） また、各定数乗算器１２，１３，１５〜１８の出力の正
負は、図２（ａ）に示す入力データＦ（ｘ１）〜Ｆ（ｘ
８）の組み合わせに従い、図２（ｂ）に示すように選択
される。そして、図２（ａ）に示す入力データＦ（ｘ
１）〜Ｆ（ｘ８）の組み合わせに対して、図２（ｃ）に
示す出力データｆ（ｙ１），ｆ（ｙ２）の組み合わせが
得られる。

【００５４】例えば、図２（ａ）〜（ｃ）の組み合わせ
「１」では、Ｆ（ｘ１）＝Ｆ（０）、Ｆ（ｘ２）＝Ｆ
（１）、Ｆ（ｘ３）＝Ｆ（２）、Ｆ（ｘ４）＝Ｆ
（３）、Ｆ（ｘ５）＝Ｆ（４）、Ｆ（ｘ６）＝Ｆ
（５）、Ｆ（ｘ７）＝Ｆ（６）、Ｆ（ｘ８）＝Ｆ（７）
に対して、各定数乗算器１１〜１８の出力は全て正にな
り、ｆ（ｙ１）＝ｆ（０），ｆ（ｙ２）＝ｆ（７）が得
られる。

【００５５】すなわち、ＩＤＣＴ回路１は、式（２）〜
（５）に示す演算を行う。 ｆ（０）＝Ｆ（０）Ｃ₀ ＋Ｆ（２）Ｃ₂ ＋Ｆ（４）Ｃ₄ ＋Ｆ（６）Ｃ₆ ＋Ｆ（ １）Ｃ₁ ＋Ｆ（３）Ｃ₃ ＋Ｆ（５）Ｃ₅ ＋Ｆ（７）Ｃ₇ ｆ（７）＝Ｆ（０）Ｃ₀ ＋Ｆ（２）Ｃ₂ ＋Ｆ（４）Ｃ₄ ＋Ｆ（６）Ｃ₆ −Ｆ（ １）Ｃ₁ −Ｆ（３）Ｃ₃ −Ｆ（５）Ｃ₅ −Ｆ（７）Ｃ₇ ……（２） ｆ（１）＝Ｆ（０）Ｃ₀ ＋Ｆ（２）Ｃ₆ −Ｆ（４）Ｃ₄ −Ｆ（６）Ｃ₂ ＋Ｆ（ １）Ｃ₃ −Ｆ（３）Ｃ₇ −Ｆ（５）Ｃ₁ −Ｆ（７）Ｃ₅ ｆ（６）＝Ｆ（０）Ｃ₀ ＋Ｆ（２）Ｃ₆ −Ｆ（４）Ｃ₄ −Ｆ（６）Ｃ₂ −Ｆ（ １）Ｃ₃ ＋Ｆ（３）Ｃ₇ ＋Ｆ（５）Ｃ₁ ＋Ｆ（７）Ｃ₅ ……（３） ｆ（２）＝Ｆ（０）Ｃ₀ −Ｆ（２）Ｃ₆ −Ｆ（４）Ｃ₄ ＋Ｆ（６）Ｃ₂ ＋Ｆ（ １）Ｃ₅ −Ｆ（３）Ｃ₁ ＋Ｆ（５）Ｃ₇ ＋Ｆ（７）Ｃ₃ ｆ（５）＝Ｆ（０）Ｃ₀ −Ｆ（２）Ｃ₆ −Ｆ（４）Ｃ₄ ＋Ｆ（６）Ｃ₂ −Ｆ（ １）Ｃ₅ ＋Ｆ（３）Ｃ₁ −Ｆ（５）Ｃ₇ −Ｆ（７）Ｃ₃ ……（４） ｆ（３）＝Ｆ（０）Ｃ₀ −Ｆ（２）Ｃ₂ ＋Ｆ（４）Ｃ₄ −Ｆ（６）Ｃ₆ ＋Ｆ（ １）Ｃ₇ −Ｆ（３）Ｃ₅ ＋Ｆ（５）Ｃ₃ −Ｆ（７）Ｃ₁ ｆ（４）＝Ｆ（０）Ｃ₀ −Ｆ（２）Ｃ₂ ＋Ｆ（４）Ｃ₄ −Ｆ（６）Ｃ₆ −Ｆ（ １）Ｃ₇ ＋Ｆ（３）Ｃ₅ −Ｆ（５）Ｃ₃ ＋Ｆ（７）Ｃ₁ ……（５） このように、本実施形態によれば、以下の作用および効
果を得ることができる。

【００５６】図２および式（２）〜（５）に示すよう
な組み合わせで、８要素の入力データＦ（ｘ１）〜Ｆ
（ｘ８）が入力される度に、出力データｆ（ｙ１），ｆ
（ｙ２）が２要素ずつ得られる。すなわち、８要素の１
次元のＩＤＣＴ演算処理の１サイクルに対して、２ピク
セルの出力データが得られる。従って、４サイクルのＩ
ＤＣＴ演算処理によって、８ピクセルの出力データが得
られる。

【００５７】ＩＤＣＴ回路１は、８個の定数乗算器１
１〜１８と８個の加算器２１〜２８で構成することがで
きる。ここで、定数乗算器１１〜１８は４４個の加算器
で構成することが可能である。すなわち、ＩＤＣＴ回路
１は５２個の加算器だけで構成することができる。

【００５８】バタフライ演算では乗算を繰り返すた
め、バタフライ演算を用いる従来のＩＤＣＴ回路１０４
において必要な演算精度を確保するには、乗算器と加算
器の間のビット幅（中間演算ビット数）を大きくする必
要がある。それに対して、ＩＤＣＴ回路１では、各定数
乗算器１１〜１８がそれぞれ１回の定数乗算を行うだけ
であるため、中間演算ビット数が小さくて済む。具体的
には、従来のＩＤＣＴ回路１０４では１８ビットの中間
演算ビット数が必要であるのに対し、ＩＤＣＴ回路１で
は１６ビットの中間演算ビット数で済む。そのため、Ｉ
ＤＣＴ回路１を構成する加算器一つ一つの回路規模（ハ
ードウェア）を小さくすることができる。

【００５９】上記〜により、従来のＩＤＣＴ回路
１０４に比べ、ＩＤＣＴ回路１の回路規模は大幅に縮小
化される。特に、ＬＳＩ化する場合、加算器の回路規模
（チップ上の専有面積）は乗算器に比べて小さいため、
加算器だけで構成することが可能なＩＤＣＴ回路１は、
従来のＩＤＣＴ回路１０４に比べてチップ上の専有面積
を大幅に小さくすることができる。

【００６０】ＩＤＣＴ回路１の１回（１サイクル）の
動作に要する時間（８要素の１次元のＩＤＣＴ演算に要
する時間）は、各定数乗算器１１〜１８の動作に要する
１クロック、各加算器２１〜２４の動作に要する１クロ
ック、各加算器２５，２６の動作に要する１クロック、
各加算器２７，２８の動作に要する１クロックを合計し
た４クロックである。従って、従来のＩＤＣＴ回路１０
４に比べ、ＩＤＣＴ回路１では高速動作が可能となる。

【００６１】（第２実施形態）以下、本発明を１次元の
ＦＤＣＴ回路に具体化した第２実施形態を図面に従って
説明する。尚、本実施形態において、第１実施形態と同
じ構成部材については符号を等しくしてその詳細な説明
を省略する。

【００６２】図３に、本実施形態のブロック回路図を示
す。８要素の１次元のＦＤＣＴ回路３１は、定数乗算器
１１〜１８と加算器２１〜２６，３２〜４３と切換回路
４４とから構成される。各加算器３８〜４３は減算器と
して働く。定数乗算器１１，１３，１４は正の出力だけ
をもち、その他の定数乗算器１２，１５〜１８は正負の
出力をもっている。そして、ＦＤＣＴ回路３１は、入力
データｆ（０）〜ｆ（７）のＦＤＣＴ演算結果である出
力データＦ（ｙ１），Ｆ（ｙ２）を生成する。

【００６３】図４に、ＦＤＣＴ回路３１における入力デ
ータｆ（０）〜ｆ（７）と出力データＦ（ｙ１），Ｆ
（ｙ２）の関係を示す。切換回路４４は、図４（ａ）に
示すように、加算器３６〜４３の出力を切り換えて各定
数乗算器１１〜１８へ出力する。

【００６４】各定数乗算器１１〜１８は、切換回路４４
の出力に対して各定数Ｃ0 〜Ｃ7 を乗算する。各定数Ｃ
0 〜Ｃ7 の値は、前記式（１）によって求められる。そ
して、各定数乗算器１２，１５〜１８の出力の正負は、
図４（ａ）に示す切換回路４４の切り換え結果に対し
て、図４（ｂ）に示すように選択される。その結果、図
４（ａ）に示す切換回路４４の切り換え結果に対して、
図４（ｃ）に示す出力データＦ（ｙ１），Ｆ（ｙ２）の
組み合わせが得られる。

【００６５】例えば、図４（ａ）〜（ｃ）の組み合わせ
「１」では、入力データｆ（０）〜ｆ（７）に対して、
各定数乗算器１１〜１８の出力は全て正になり、Ｆ（ｙ
１）＝Ｆ（０），Ｆ（ｙ２）＝Ｆ（１）が得られる。

【００６６】すなわち、ＦＤＣＴ回路３１は、式（６）
〜（９）に示す演算を行う。 Ｆ（０）＝ｆ（０）Ｃ₄ ＋ｆ（１）Ｃ₀ ＋ｆ（２）Ｃ₀ ＋ｆ（３）Ｃ₄ ＋ｆ（ ４）Ｃ₄ ＋ｆ（５）Ｃ₀ ＋ｆ（６）Ｃ₀ ＋ｆ（７）Ｃ₄ Ｆ（１）＝ｆ（０）Ｃ₁ ＋ｆ（１）Ｃ₃ ＋ｆ（２）Ｃ₅ ＋ｆ（３）Ｃ₇ −ｆ（ ４）Ｃ₇ −ｆ（５）Ｃ₅ −ｆ（６）Ｃ₃ −ｆ（７）Ｃ₁ ……（６） Ｆ（２）＝ｆ（０）Ｃ₂ ＋ｆ（１）Ｃ₆ −ｆ（２）Ｃ₆ −ｆ（３）Ｃ₂ −ｆ（ ４）Ｃ₂ −ｆ（５）Ｃ₆ ＋ｆ（６）Ｃ₆ ＋ｆ（７）Ｃ₂ Ｆ（３）＝ｆ（０）Ｃ₃ −ｆ（１）Ｃ₇ −ｆ（２）Ｃ₁ −ｆ（３）Ｃ₅ ＋ｆ（ ４）Ｃ₅ ＋ｆ（５）Ｃ₁ ＋ｆ（６）Ｃ₇ −ｆ（７）Ｃ₃ ……（７） Ｆ（４）＝ｆ（０）Ｃ₀ −ｆ（１）Ｃ₄ −ｆ（２）Ｃ₄ ＋ｆ（３）Ｃ₀ ＋ｆ（ ４）Ｃ₀ −ｆ（５）Ｃ₄ −ｆ（６）Ｃ₄ ＋ｆ（７）Ｃ₀ Ｆ（５）＝ｆ（０）Ｃ₅ −ｆ（１）Ｃ₁ ＋ｆ（２）Ｃ₇ ＋ｆ（３）Ｃ₃ −ｆ（ ４）Ｃ₃ −ｆ（５）Ｃ₇ ＋ｆ（６）Ｃ₁ −ｆ（７）Ｃ₅ ……（８） Ｆ（６）＝ｆ（０）Ｃ₆ −ｆ（１）Ｃ₂ ＋ｆ（２）Ｃ₂ −ｆ（３）Ｃ₆ −ｆ（ ４）Ｃ₆ ＋ｆ（５）Ｃ₂ −ｆ（６）Ｃ₂ ＋ｆ（７）Ｃ₆ Ｆ（７）＝ｆ（０）Ｃ₇ −ｆ（１）Ｃ₅ ＋ｆ（２）Ｃ₃ −ｆ（３）Ｃ₁ ＋ｆ（ ４）Ｃ₁ −ｆ（５）Ｃ₃ ＋ｆ（６）Ｃ₅ −ｆ（７）Ｃ₇ ……（９） このように、本実施形態によれば、以下の作用および効
果を得ることができる。

【００６７】図４および式（６）〜（９）に示すよう
な組み合わせで、８要素の入力データｆ（０）〜ｆ
（７）が入力されると、出力データＦ（ｙ１），Ｆ（ｙ
２）が２要素ずつ得られる。すなわち、８要素の１次元
のＦＤＣＴ演算処理の１サイクルに対して、２ピクセル
の出力データが得られる。

【００６８】ＦＤＣＴ回路３１は、８個の定数乗算器
１１〜１８と１８個の加算器２１〜２６，３２〜４３と
切り換え回路４４とで構成することができる。すなわ
ち、ＦＤＣＴ回路３１は６２個の加算器と切り換え回路
４４とで構成することができる。ここで、切り換え回路
４４は単純なトランスファーゲートの組み合わせだけで
構成することができるため、その回路規模は各加算器２
１〜２６，３２〜４３に比べてはるかに小さい。従っ
て、ＦＤＣＴ回路３１の回路規模（ハードウェア）は、
ＩＤＣＴ回路１に１０個の加算器を加えたものとほぼ同
等になる。

【００６９】バタフライ演算では乗算を繰り返すた
め、バタフライ演算を用いる従来のＦＤＣＴ回路１０２
において必要な演算精度を確保するには、乗算器と加算
器の間のビット幅（中間演算ビット数）を大きくする必
要がある。それに対して、ＦＤＣＴ回路３１では、各定
数乗算器１１〜１８がそれぞれ１回の定数乗算を行うだ
けであるため、中間演算ビット数が小さくて済む。その
ため、ＦＤＣＴ回路３１を構成する加算器一つ一つの回
路規模を小さくすることができる。

【００７０】上記〜により、従来のＦＤＣＴ回路
１０２に比べ、ＦＤＣＴ回路３１の回路規模は大幅に縮
小化される。特に、ＬＳＩ化する場合、加算器の回路規
模（チップ上の専有面積）は乗算器に比べて小さいた
め、加算器だけで構成することが可能なＦＤＣＴ回路３
１は、従来のＦＤＣＴ回路１０２に比べてチップ上の専
有面積を大幅に小さくすることができる。

【００７１】ＦＤＣＴ回路３１の１回（１サイクル）
の動作に要する時間（８要素の１次元のＦＤＣＴ演算に
要する時間）は、各加算器３２〜３５の動作に要する１
クロック、各加算器３６〜４３の動作に要する１クロッ
ク、各定数乗算器１１〜１８の動作に要する１クロッ
ク、各加算器２１〜２４の動作に要する１クロック、各
加算器２５，２６の動作に要する１クロックを合計した
５クロックである。従って、従来のＦＤＣＴ回路１０２
に比べ、ＦＤＣＴ回路３１では高速動作が可能となる。

【００７２】（第３実施形態）以下、本発明を１次元の
ＩＤＣＴおよびＦＤＣＴの共用回路に具体化した第３実
施形態を図面に従って説明する。尚、本実施形態におい
て、第１実施形態および第２実施形態と同じ構成部材に
ついては符号を等しくしてその詳細な説明を省略する。

【００７３】図５に、本実施形態のブロック回路図を示
す。８要素の１次元のＩＤＣＴおよびＦＤＣＴの共用回
路６１は、定数乗算器１１〜１８と加算器２１〜２８，
３２〜４３と切換回路４４，６２とから構成される。各
加算器２８，３８〜４３は減算器として働く。定数乗算
器１１，１４は正の出力だけをもち、その他の定数乗算
器１２，１３，１５〜１８は正負の出力をもっている。
そして、ＩＤＣＴおよびＦＤＣＴの共用回路６１は、入
力データＦ（ｘ１）〜Ｆ（ｘ８）のＩＤＣＴ演算結果で
ある出力データｆ（ｙ１），ｆ（ｙ２）を生成すると共
に、入力データｆ（０）〜ｆ（７）のＦＤＣＴ演算結果
である出力データＦ（ｙ１），Ｆ（ｙ２）を生成する。

【００７４】このように、ＩＤＣＴおよびＦＤＣＴの共
用回路６１は、ＩＤＣＴ回路１に、、ＦＤＣＴ回路３１
と同様の加算器３２〜４３および切換回路４４と、切換
回路６２とを加えて構成される。ここで、切換回路６２
は、ＩＤＣＴ演算を行う際には入力データＦ（ｘ１）〜
Ｆ（ｘ８）を定数乗算器１１〜１８へ出力し、ＦＤＣＴ
演算を行う際には切換回路４４の出力を定数乗算器１１
〜１８へ出力する。また、各定数乗算器１１〜１８の出
力の正負は、ＩＤＣＴ演算を行う際には図２（ｂ）に示
すように、ＦＤＣＴ演算を行う際には図４（ｂ）に示す
ように、それぞれ選択される。そして、各出力データｆ
（ｙ１），ｆ（ｙ２）は各加算器２７，２８から出力さ
れ、各出力データＦ（ｙ１），Ｆ（ｙ２）は各加算器２
５，２６から出力される。つまり、ＩＤＣＴおよびＦＤ
ＣＴの共用回路６１は、切換回路６２によって入力デー
タを切り換えると共に、各定数乗算器１１〜１８の出力
の正負を切り換えることで、ＩＤＣＴ演算とＦＤＣＴ演
算とを切り換えて行うことができる。

【００７５】すなわち、ＩＤＣＴおよびＦＤＣＴの共用
回路６１における入力データＦ（ｘ１）〜Ｆ（ｘ８）と
出力データｆ（ｙ１），ｆ（ｙ２）の関係は、ＩＤＣＴ
回路１と同様に、図２および式（２）〜（５）に示すよ
うになる。また、ＩＤＣＴおよびＦＤＣＴの共用回路６
１における入力データｆ（０）〜ｆ（７）と出力データ
Ｆ（ｙ１），Ｆ（ｙ２）の関係は、ＦＤＣＴ回路３１と
同様に、図４および式（６）〜（９）に示すようにな
る。つまり、ＩＤＣＴおよびＦＤＣＴの共用回路６１
は、ＩＤＣＴ回路１とＦＤＣＴ回路３１の両機能を備え
ている。

【００７６】ＩＤＣＴおよびＦＤＣＴの共用回路６１
は、８個の定数乗算器１１〜１８と２０個の加算器２１
〜２８，３２〜４３と各切り換え回路４４，６２とで構
成することができる。すなわち、ＩＤＣＴおよびＦＤＣ
Ｔの共用回路６１は、６４個の加算器と各切り換え回路
４４，６２とで構成することができる。ここで、各切り
換え回路４４，６２はそれぞれ、単純なトランスファー
ゲートの組み合わせだけで構成することができるため、
その回路規模は各加算器２１〜２８，３２〜４３に比べ
てはるかに小さい。従って、ＩＤＣＴおよびＦＤＣＴの
共用回路６１の回路規模（ハードウェア）は、ＦＤＣＴ
回路３１に２個の加算器を加えたものとほぼ同等にな
る。

【００７７】尚、本実施形態におけるその他の作用およ
び効果については、ＩＤＣＴ演算を行う場合は第１実施
形態と、ＦＤＣＴ演算を行う場合は第２実施形態とそれ
ぞれ同じである。

【００７８】（第４実施形態）以下、本発明を２次元の
ＦＤＣＴ回路（またはＩＤＣＴ回路）に具体化した第４
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１〜３実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００７９】図６に、本実施形態のブロック回路図を示
す。８×８要素の２次元のＦＤＣＴ回路７０は、制御部
７１とＦＤＣＴ回路３１とレジスタ７２とから構成され
る。入力データＤinは、制御部７１を介してＦＤＣＴ回
路３１へ転送される。ＦＤＣＴ回路３１は、入力データ
Ｄinに対して１次元のＦＤＣＴ演算を水平方向に８ライ
ン分施す。その演算結果は、制御部７１を介してレジス
タ７２へ転送される。レジスタ７２は、その演算結果を
格納する。

【００８０】次に、レジスタ７２に格納された演算結果
が、制御部７１を介してＦＤＣＴ回路３１へ転送され
る。ＦＤＣＴ回路３１は、前記演算結果に対して１次元
のＦＤＣＴ演算を垂直方向に８ライン分施す。その結
果、８×８要素の２次元のＦＤＣＴの演算結果である出
力データＤout が得られ、その出力データＤout は制御
部７１を介して出力される。

【００８１】２次元のＦＤＣＴ回路７０では、水平方向
および垂直方向にそれぞれ８回ずつ、合計１６回、ＦＤ
ＣＴ回路３１を動作させることになる。ＦＤＣＴ回路３
１の１回の動作に要する時間（８要素の１次元のＦＤＣ
Ｔ演算に要する時間）は、前記したように、５クロック
である。そのため、８×８要素の２次元のＦＤＣＴ演算
に要する時間は８０（＝１６×５）クロックとなる。従
って、従来の２次元のＦＤＣＴ回路１００に比べ、本実
施形態の２次元のＦＤＣＴ回路７０では高速動作が可能
となる。

【００８２】尚、８×８要素の２次元のＩＤＣＴ回路７
３を構成する場合は、第４実施形態におけるＦＤＣＴ回
路３１をＩＤＣＴ回路１に置き代えればよい。ＩＤＣＴ
回路１の１回の動作に要する時間（８要素の１次元のＩ
ＤＣＴ演算に要する時間）は、前記したように、４クロ
ックである。そのため、８×８要素の２次元のＩＤＣＴ
演算に要する時間は６４（＝１６×４）クロックとな
る。従って、従来の２次元のＩＤＣＴ回路１０５に比
べ、本実施形態の２次元のＩＤＣＴ回路７３では高速動
作が可能となる。

【００８３】また、第４実施形態におけるＦＤＣＴ回路
３１を、ＩＤＣＴおよびＦＤＣＴの共用回路６１に置き
代えた場合も、第４実施形態と同様の作用および効果を
得ることができる。

【００８４】（第５実施形態）以下、本発明を２次元の
ＦＤＣＴ回路（またはＩＤＣＴ回路）に具体化した第５
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１〜３実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００８５】図７に、本実施形態のブロック回路図を示
す。８×８要素の２次元のＦＤＣＴ回路８０は、制御部
８１，８２と２つのＦＤＣＴ回路３１（以下、２つを区
別するためＦＤＣＴ回路３１ａ，３１ｂと表記する）と
レジスタ８３とから構成される。

【００８６】入力データＤinは、制御部８１を介してＦ
ＤＣＴ回路３１ａへ転送される。ＦＤＣＴ回路３１ａ
は、入力データＤinに対して１次元のＦＤＣＴ演算を水
平方向に８ライン分施す。その演算結果は、制御部８１
を介してレジスタ８３へ転送される。レジスタ８３は、
その演算結果を格納する。

【００８７】次に、レジスタ８３に格納された演算結果
が、制御部８２を介してＦＤＣＴ回路３１ｂへ転送され
る。ＦＤＣＴ回路３１ｂは、前記演算結果に対して１次
元のＦＤＣＴ演算を垂直方向に８ライン分施す。その結
果、８×８要素の２次元のＦＤＣＴの演算結果である出
力データＤout が得られ、その出力データＤout は制御
部８２を介して出力される。

【００８８】このように、２次元のＦＤＣＴ回路８０
は、第４実施形態の２次元のＦＤＣＴ回路７０と同じ構
成の２次元のＦＤＣＴ回路を、２段シリーズに接続した
構成になっている。

【００８９】２次元のＦＤＣＴ回路８０では、水平方向
および垂直方向にそれぞれ８回ずつ、つまり、各ＦＤＣ
Ｔ回路３１ａ，３１ｂをそれぞれ単独で８回ずつ動作さ
せる。ＦＤＣＴ回路３１ａ，３１ｂの１回の動作に要す
る時間は５クロックである。そのため、８×８要素の２
次元のＦＤＣＴ演算に要する時間は４０（＝８×５）ク
ロックとなる。従って、従来の２次元のＦＤＣＴ回路１
１０に比べ、本実施形態の２次元のＦＤＣＴ回路８０で
は高速動作が可能となる。

【００９０】また、従来の２次元のＦＤＣＴ回路１１０
では、バタフライ演算の中間値を格納するためのレジス
タ１１３，１２３が設けられている。それに対して、本
実施形態の２次元のＦＤＣＴ回路８０では、そのような
レジスタを設ける必要がないため、従来の２次元のＦＤ
ＣＴ回路１１０に比べて回路規模（ハードウェア）を縮
小化することができる。

【００９１】尚、８×８要素の２次元のＩＤＣＴ回路８
４を構成する場合は、第５実施形態におけるＦＤＣＴ回
路３１ａ，３１ｂをそれぞれＩＤＣＴ回路１に置き代え
ればよい。ＩＤＣＴ回路１の１回の動作に要する時間は
４クロックである。そのため、８×８要素の２次元のＩ
ＤＣＴ演算に要する時間は３２（＝８×４）クロックと
なる。従って、従来の２次元のＩＤＣＴ回路１３３に比
べ、本実施形態の２次元のＩＤＣＴ回路８４では高速動
作が可能となる。この場合にも、第５実施形態と同様
に、バタフライ演算の中間値を格納するためのレジスタ
１１３，１２３を設ける必要がないため、従来の２次元
のＩＤＣＴ回路１３３に比べて回路規模を縮小化するこ
とができる。

【００９２】また、第５実施形態におけるＦＤＣＴ回路
３１を、ＩＤＣＴおよびＦＤＣＴの共用回路６１に置き
代えた場合も、第５実施形態と同様の作用および効果を
得ることができる。

【００９３】ところで、２次元のＦＤＣＴ回路８０（Ｉ
ＤＣＴ回路８４）では、ＦＤＣＴ回路３１ａ，３１ｂ
（ＩＤＣＴ回路１，ＩＤＣＴおよびＦＤＣＴの共用回路
６１）をそれぞれ独立で動作させることが可能なため、
パイプライン化に有利である。

【００９４】（第６実施形態）以下、本発明を２次元の
ＦＤＣＴ回路（またはＩＤＣＴ回路）に具体化した第６
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１〜３実施形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００９５】図８に、本実施形態のブロック回路図を示
す。８×８要素の２次元のＦＤＣＴ回路９０は、直列−
並列変換回路９１，９２、並べ替え回路９３，９４、丸
め回路９５、転置用ＲＡＭ（Random Access Memory）９
６、ＦＤＣＴ回路３１から構成される。

【００９６】１２ビットの入力データＤinは、直列−並
列変換回路９１で８画素分のデータを揃えてから、並べ
替え回路９３に入力される。並べ替え回路９３における
並べ替えは４通りあり、それぞれに対してＦＤＣＴ回路
３１の出力データが２ピクセルずつ得られる。そして、
４通りの処理が終わって８ピクセルの出力データが得ら
れたら、その８ピクセルの出力データを転置用ＲＡＭ９
６に蓄える。

【００９７】この８ピクセルの出力データが得られた時
点で、直列−並列変換回路９１には次の８画素分のデー
タが入力される。そして、上記と同様に１次元のＦＤＣ
Ｔ演算を行い、その８ピクセルの出力データを転置用Ｒ
ＡＭ９６に蓄える。

【００９８】以上の処理を８回繰り返して６４画素分の
出力データが転置用ＲＡＭ９６に蓄えられたら、並べ替
え回路９３の入力を切り替えて、転置用ＲＡＭ９６に蓄
えられたデータを読み出す。そのデータに対して、直列
−並列変換回路９２と並べ替え回路９３およびＦＤＣＴ
回路３１によって上記と同様の処理を行う。その結果を
丸め回路９５で丸める。

【００９９】以後、同様の処理を順次８回繰り返し、最
後に得られたデータを並べ替え回路９４によって並べ替
えることで、８×８要素の２次元のＦＤＣＴの演算結果
である出力データＤout が得られる。

【０１００】このように、本実施形態の２次元のＦＤＣ
Ｔ回路９０は、第４実施形態の２次元のＦＤＣＴ回路７
０の制御部７１を各回路９１〜９５に置き代え、レジス
タ７２を転置用ＲＡＭ９６に置き代えたものである。従
って、第４実施形態の２次元のＦＤＣＴ回路７０と同様
に、本実施形態の２次元のＦＤＣＴ回路９０では高速動
作が可能となる。

【０１０１】尚、８×８要素の２次元のＩＤＣＴ回路９
７を構成する場合は、第６実施形態におけるＦＤＣＴ回
路３１をＩＤＣＴ回路１に置き代えればよい。また、第
６実施形態におけるＦＤＣＴ回路３１を、ＩＤＣＴおよ
びＦＤＣＴの共用回路６１に置き代えた場合も、第６実
施形態と同様の作用および効果を得ることができる。

【０１０２】（第７実施形態）以下、本発明をＭＰＥＧ
ビデオデコーダに具体化した第７実施形態を図面に従っ
て説明する。尚、本実施形態において、第４〜６実施形
態と同じ構成部材については符号を等しくしてその詳細
な説明を省略する。

【０１０３】図９に、本実施形態のブロック回路図を示
す。ＭＰＥＧビデオデコーダ２００は、可変長デコード
回路２０１、逆量子化回路２０２、ＩＤＣＴ回路７３、
動きベクトル復元回路２０３から構成されている。

【０１０４】可変長デコード回路２０１は、伝達メディ
ア２０４から圧縮データであるビデオストリーム（ビデ
オデータのデータ列（ビットストリーム））を入力す
る。そして、可変長デコード回路２０１は、その内部に
設けられたハフマンテーブルに格納されているハフマン
符号に基づいた可変長デコードを行う。尚、伝達メディ
ア２０４には、ＬＡＮ（Local Area Network）などの通
信メディア、ＤＶＤ（Digital Video Disk）やＶＴＲ
（Video Tape Recoder）などの蓄積メディア、地上波放
送や衛星放送およびＣＡＴＶ（Community Antenna Tele
vision）などの放送メディアが含まれる。

【０１０５】逆量子化回路２０２は、可変長デコード回
路２０１のデコード結果に対して、その内部に設けられ
た量子化テーブルに格納されている量子化閾値に基づい
た逆量子化を行いＤＣＴ係数を求める。

【０１０６】ＩＤＣＴ回路７３は、逆量子化回路２０２
が求めたＤＣＴ係数に対してＩＤＣＴを行う。動きベク
トル復元回路２０３は、ＩＤＣＴ回路７３の処理結果に
対して動きベクトルの復元を行い、ビデオストリームの
伸長データであるビデオ出力を生成する。そのビデオ出
力はディスプレイ２０５へ出力され、画像が表示され
る。

【０１０７】本実施形態によれば、高速動作が可能で且
つハードウェアが小さな２次元のＩＤＣＴ回路７３を用
いてＭＰＥＧビデオデコーダ２００を構成しているた
め、高速動作が可能で且つハードウェアが小さなＭＰＥ
Ｇビデオデコーダを得ることができる。尚、本実施形態
において、ＩＤＣＴ回路７３をＩＤＣＴ回路８４，９７
に置き代えた場合も、本実施形態と同様の作用および効
果を得ることができる。

【０１０８】（第８実施形態）以下、本発明をＭＰＥＧ
ビデオエンコーダに具体化した第８実施形態を図面に従
って説明する。尚、本実施形態において、第４〜６実施
形態と同じ構成部材については符号を等しくしてその詳
細な説明を省略する。

【０１０９】図１０に、本実施形態のブロック回路図を
示す。ＭＰＥＧビデオエンコーダ３００は、動き補償回
路３０１、ＦＤＣＴ回路７０、量子化回路３０２、可変
長エンコード回路３０３から構成されている。

【０１１０】ビデオカメラ３０４は、画像を撮影して伸
張データである画像入力を生成する。動き補償回路３０
１は、ビデオカメラ３０４からの画像入力を入力し、動
きベクトルを生成する。

【０１１１】ＦＤＣＴ回路７０は、ビデオカメラ３０４
からの画像入力に対してＦＤＣＴを行う。量子化回路３
０２は、ＦＤＣＴ回路７０の処理結果に対して、その内
部に設けられた量子化テーブルに格納されている量子化
閾値に基づいた量子化を行う。

【０１１２】可変長エンコード回路３０３は、量子化回
路３０２の処理結果に対して可変長エンコードを行い、
画像入力の圧縮データであるビデオストリームを生成す
る。そのビデオストリームは伝達メディア２０４を介し
て、第７実施形態で説明したように、ＭＰＥＧビデオデ
コーダ２００へ送られる。

【０１１３】本実施形態によれば、高速動作が可能で且
つハードウェアが小さな２次元のＦＤＣＴ回路７０を用
いてＭＰＥＧビデオエンコーダ３００を構成しているた
め、高速動作が可能で且つハードウェアが小さなＭＰＥ
Ｇビデオエンコーダを得ることができる。尚、本実施形
態において、ＦＤＣＴ回路７０をＦＤＣＴ回路８０，９
０に置き代えた場合も、本実施形態と同様の作用および
効果を得ることができる。

【０１１４】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 〔１〕第１実施形態および第３実施形態において、８要
素の１次元のＩＤＣＴ回路ではなく、Ｎ要素の１次元の
ＩＤＣＴ回路に適用する。また、第２実施形態および第
３実施形態において、８要素の１次元のＦＤＣＴ回路で
はなく、Ｎ要素の１次元のＦＤＣＴ回路に適用する。そ
して、第４実施形態および第５実施形態において、８×
８要素の２次元のＦＤＣＴ回路（ＩＤＣＴ回路）ではな
く、Ｎ×Ｎ要素の２次元のＦＤＣＴ回路（ＩＤＣＴ回
路）に適用する。ここで、Ｎが大きいほど符号化効率は
良くなるが、演算量は増えることになる。つまり、符号
化効率と演算量はトレードオフの関係にある。

【０１１５】〔２〕第１〜６実施形態をＣＰＵを用いた
ソフトウェア的な処理に置き代える。すなわち、各回路
（１〜９７）における信号処理をＣＰＵを用いたソフト
ウェア的な信号処理に置き代える。

【０１１６】〔３〕ＭＰＥＧビデオデコーダだけでな
く、ＤＣＴを利用するデータ処理装置に適用する。ま
た、ＭＰＥＧ方式から派生したデータ処理方式やＭＰＥ
Ｇ方式を包含するデータ処理方式に対して適用する。

【０１１７】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）画像入力から動きベクトルを生成する動き補償回
路と、画像入力に対してＦＤＣＴを行う請求項１０また
は請求項１１に記載の離散コサイン変換回路と、そのＦ
ＤＣＴ結果に対して量子化を行う量子化回路と、量子化
回路の処理結果に対して可変長エンコードを行う可変長
エンコード回路とを備えたＭＰＥＧビデオエンコーダ。

【０１１８】このようにすれば、請求項１０または請求
項１１に記載の２次元の離散コサイン変換回路の利点を
有したＭＰＥＧビデオエンコーダを得ることができる。 （ロ）ビデオストリームに対して可変長デコードを行う
可変長デコード回路と、可変長デコード回路のデコード
結果に対して逆量子化を行いＤＣＴ係数を求める逆量子
化回路と、逆量子化回路が求めたＤＣＴ係数に対してＩ
ＤＣＴを行う請求項１２または請求項１３に記載の離散
コサイン逆変換回路と、そのＩＤＣＴ結果に対して動き
ベクトルの復元を行う動きベクトル復元回路とを備えた
ＭＰＥＧビデオデコーダ。

【０１１９】このようにすれば、請求項１２または請求
項１３に記載の２次元の離散コサイン逆変換回路の利点
を有したＭＰＥＧビデオデコーダを得ることができる。
ところで、本明細書において、発明の構成に係る部材は
以下のように定義されるものとする。

【０１２０】（ａ）定数乗算器群は各定数乗算器１１〜
１８から構成される。 （ｂ）加減算器群は各加算器２１〜２８，３２〜４３か
ら構成される。 （ｃ）設定手段は各定数乗算器１１〜１８内に含まれ
る。

【０１２１】（ｄ）切換手段は切換回路６２から構成さ
れる。 （ｅ）制御手段は制御部７１，８２から構成される。 （ｆ）ＭＰＥＧ方式とは、現行のＭＰＥＧ−１，２だけ
でなく、ＭＰＥＧ方式から派生した方式やＭＰＥＧ方式
を包含する方式についても含むものとする。

【０１２２】

【発明の効果】

１〕高速動作が可能で且つハードウェアが小さなＦＤＣ
Ｔ（離散コサイン変換）回路を提供することができる。

【０１２３】２〕高速動作が可能で且つハードウェアが
小さなＩＤＣＴ（離散コサイン逆変換）回路を提供する
ことができる。 ３〕高速動作が可能で且つハードウェアが小さなＭＰＥ
Ｇビデオエンコーダを提供することができる。

【０１２４】４〕高速動作が可能で且つハードウェアが
小さなＭＰＥＧビデオデコーダを提供することができ
る。

【図面の簡単な説明】

【図１】第１実施形態のブロック回路図。

【図２】第１実施形態の動作を説明するためのブロック
構成図。

【図３】第２実施形態のブロック回路図。

【図４】第２実施形態の動作を説明するためのブロック
構成図。

【図５】第３実施形態のブロック回路図。

【図６】第４実施形態のブロック回路図。

【図７】第５実施形態のブロック回路図。

【図８】第６実施形態のブロック回路図。

【図９】第７実施形態のブロック回路図。

【図１０】第８実施形態のブロック回路図。

【図１１】従来例のブロック回路図。

【図１２】従来例のブロック回路図。

【符号の説明】

１…ＩＤＣＴ回路 １１〜１８…定数乗算器 ２１〜２８，３２〜４３…加算器 ３１…ＦＤＣＴ回路 ４４，６２…切換回路 ６１…ＩＤＣＴおよびＦＤＣＴの共用回路 ７１，８２…制御部 ７２，８３…レジスタ

フロントページの続き (56)参考文献 特開 平４−360423（ＪＰ，Ａ) 特開 平４−341016（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/14 H04N 1/41 H04N 7/30 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】 パラレルに入力された各入力データ（Ｆ
   （Ｘ１）〜Ｆ（Ｘ８））にそれぞれコサイン係数を乗算
   する定数乗算器群（１１〜１８）と、 定数乗算器群の乗算結果を加減算することで、入力デー
   タの離散コサイン逆変換結果である出力データ（ｆ（ｙ
   １），ｆ（ｙ２））を生成する加減算器群（２１〜２
   ８）とを備えた１次元の離散コサイン逆変換回路。
2. 【請求項２】 パラレルに入力された各入力データにそ
   れぞれコサイン係数を乗算する定数乗算器群と、 定数乗算器群の各定数乗算器の乗算結果の正負を設定す
   る設定手段と、 設定手段によって正負が設定された定数乗算器群の乗算
   結果を加減算することで、入力データの離散コサイン逆
   変換結果である出力データを生成する加減算器群とを備
   えた１次元の離散コサイン逆変換回路。
3. 【請求項３】 パラレルに入力された８つの入力データ
   にそれぞれコサイン係数を乗算する定数乗算器群と、 定数乗算器群の各定数乗算器の乗算結果の正負を設定す
   る設定手段と、 設定手段によって正負が設定された定数乗算器群の乗算
   結果を加減算することで、入力データの離散コサイン逆
   変換結果である出力データを２ピクセルずつ生成する加
   減算器群とを備えた１次元の離散コサイン逆変換回路。
4. 【請求項４】 パラレルに入力された各入力データ（ｆ
   （０）〜ｆ（７））を加減算する加減算器群（３２〜４
   ３）と、 加減算器群からパラレルに出力された加減算結果にそれ
   ぞれコサイン係数を乗算する定数乗算器群（１１〜１
   ８）と、 定数乗算器群の乗算結果を加算することで、入力データ
   の離散コサイン変換結果である出力データ（Ｆ（ｙ
   １），Ｆ（ｙ２））を生成する加算器群（２１〜２６）
   とを備えた１次元の離散コサイン変換回路。
5. 【請求項５】 パラレルに入力された各入力データを加
   減算する加減算器群と、 加減算器群からパラレルに出力された加減算結果にそれ
   ぞれコサイン係数を乗算する定数乗算器群と、 定数乗算器群の各定数乗算器の乗算結果の正負を設定す
   る設定手段と、 設定手段によって正負が設定された定数乗算器群の乗算
   結果を加算することで、入力データの離散コサイン変換
   結果である出力データを生成する加算器群とを備えた１
   次元の離散コサイン変換回路。
6. 【請求項６】 パラレルに入力された８つの各入力デー
   タを加減算する加減算器群と、 加減算器群からパラレルに出力された加減算結果にそれ
   ぞれコサイン係数を乗算する定数乗算器群と、 定数乗算器群の各定数乗算器の乗算結果の正負を設定す
   る設定手段と、 設定手段によって正負が設定された定数乗算器群の乗算
   結果を加算することで、入力データの離散コサイン変換
   結果である出力データを２ピクセルずつ生成する加算器
   群とを備えた１次元の離散コサイン変換回路。
7. 【請求項７】 パラレルに入力された第１の入力データ
   群（ｆ（０）〜ｆ（７））を加減算する第１の加減算器
   群（３２〜４３）と、 パラレルに入力された第２の入力データ群（Ｆ（ｘ１）
   〜Ｆ（ｘ８））と第１の加減算器群の加減算結果とのい
   ずれか一方を選択する切換手段（６２）と、 切換手段の出力にコサイン係数を乗算する定数乗算器群
   （１１〜１８）と、 定数乗算器群の乗算結果を加減算することで、第１の入
   力データ群の離散コサイン変換結果（Ｆ（ｙ１），Ｆ
   （ｙ２））または第２の入力データ群の離散コサイン逆
   変換結果（ｆ（ｙ１），ｆ（ｙ２））である出力データ
   を生成する第２の加減算器群（２１〜２８）とを備えた
   １次元の離散コサイン変換回路。
8. 【請求項８】 パラレルに入力された第１の入力データ
   群を加減算する第１の加減算器群と、 パラレルに入力された第２の入力データ群と第１の加減
   算器群の加減算結果とのいずれか一方を選択する切換手
   段と、 切換手段の出力にコサイン係数を乗算する定数乗算器群
   と、 定数乗算器群の各定数乗算器の乗算結果の正負を設定す
   る設定手段と、 設定手段によって正負が設定された定数乗算器群の乗算
   結果を加減算することで、第１の入力データ群の離散コ
   サイン変換結果または第２の入力データ群の離散コサイ
   ン逆変換結果である出力データを生成する第２の加減算
   器群とを備えた１次元の離散コサイン変換回路。
9. 【請求項９】 パラレルに入力された８つのデータから
   成る第１の入力データ群を加減算する第１の加減算器群
   と、 パラレルに入力された第２の入力データ群と第１の加減
   算器群の加減算結果とのいずれか一方を選択する切換手
   段と、 切換手段の出力にコサイン係数を乗算する定数乗算器群
   と、 定数乗算器群の各定数乗算器の乗算結果の正負を設定す
   る設定手段と、 設定手段によって正負が設定された定数乗算器群の乗算
   結果を加減算することで、第１の入力データ群の離散コ
   サイン変換結果または第２の入力データ群の離散コサイ
   ン逆変換結果である出力データを２ピクセルずつ生成す
   る第２の加減算器群とを備えた１次元の離散コサイン変
   換回路。
10. 【請求項１０】 請求項４〜９のいずれか１項に記載の
    離散コサイン変換回路（３１，６１）と、 その離散コサイン変換回路の出力データを格納するレジ
    スタ（７２）と、そのレジスタに格納された出力データ
    を、入力データとして再び前記離散コサイン変換回路へ
    転送する制御手段（７１）とを備えた２次元の離散コサ
    イン変換回路。
11. 【請求項１１】 請求項４〜９のいずれか１項に記載の
    第１および第２の離散コサイン変換回路（３１ａ，３１
    ｂ）と、 第１の離散コサイン変換回路の出力データを格納するレ
    ジスタ（８３）と、 そのレジスタに格納された出力データを、入力データと
    して第２の離散コサイン変換回路へ転送する制御手段
    （８２）とを備えた２次元の離散コサイン変換回路。
12. 【請求項１２】 請求項１〜３のいずれか１項に記載の
    離散コサイン逆変換回路（１）と、 その離散コサイン逆変換回路の出力データを格納するレ
    ジスタ（７２）と、 そのレジスタに格納された出力データを、入力データと
    して再び前記離散コサイン逆変換回路へ転送する制御手
    段（７１）とを備えた２次元の離散コサイン逆変換回
    路。
13. 【請求項１３】 請求項１〜３のいずれか１項に記載の
    第１および第２の離散コサイン逆変換回路と、 第１の離散コサイン逆変換回路の出力データを格納する
    レジスタと、 そのレジスタに格納された出力データを、入力データと
    して第２の離散コサイン逆変換回路へ転送する制御手段
    とを備えた２次元の離散コサイン逆変換回路。
14. 【請求項１４】 請求項１０または請求項１１に記載の
    ２次元の離散コサイン変換回路を用いたＭＰＥＧビデオ
    エンコーダ。
15. 【請求項１５】 請求項１２または請求項１３に記載の
    ２次元の離散コサイン逆変換回路を用いたＭＰＥＧビデ
    オデコーダ。
16. 【請求項１６】 定数乗算器群が、パラレルに入力され
    た各入力データに対し、それぞれ１つずつのコサイン定
    数を乗算するよう構成されている請求項１〜３のいずれ
    か１項に記載の１次元の離散コサイン逆変換回路。
17. 【請求項１７】 定数乗算器群が、加減算器からパラレ
    ルに出力された加減算結果に対し、それぞれ１つずつの
    コサイン定数を乗算するよう構成されている請求項４〜
    ６のいずれか１項に記載の１次元の離散コサイン変換回
    路。