JP2698835B2 - バタフライ演算装置 - Google Patents
バタフライ演算装置Info
- Publication number
- JP2698835B2 JP2698835B2 JP63329772A JP32977288A JP2698835B2 JP 2698835 B2 JP2698835 B2 JP 2698835B2 JP 63329772 A JP63329772 A JP 63329772A JP 32977288 A JP32977288 A JP 32977288A JP 2698835 B2 JP2698835 B2 JP 2698835B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像圧縮処理に用いられる離散コサイン変
換処理装置等に使用されるバタフライ演算装置に関す
る。
換処理装置等に使用されるバタフライ演算装置に関す
る。
［従来の技術］ 最近、テレビ電話などに使用される画像圧縮分野に
は、例えば、現在離散コサイン変換（以下、DCTと略称
する。）を利用した画像圧縮処理が注目されている。
は、例えば、現在離散コサイン変換（以下、DCTと略称
する。）を利用した画像圧縮処理が注目されている。
ここで、離散コサイン変換は、直交変換の一つであ
り、カールネン・レーベ変換と並んでエネルギー集中度
の最も高い変換法といわれるものである。
り、カールネン・レーベ変換と並んでエネルギー集中度
の最も高い変換法といわれるものである。
いま、信号ｆ（ｊ）（ｊ＝０、１、…、Ｎ−１）の一
次元離散コサイン変換Ｆ（ｕ）（ｕ＝０、１、…、Ｎ−
１）は次式で定義される。
次元離散コサイン変換Ｆ（ｕ）（ｕ＝０、１、…、Ｎ−
１）は次式で定義される。
ただし、 また、逆変換は、 で定義される。
つまり、DCTは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、 Ｆ（０）：直流 Ｆ（１）:cos［（2j＋１）π/2N］ Ｆ（２）:cos［（2j＋１）２π/2N］ で表現される。ここで、Ｎ＝８の場合には、第３図に示
すようになる。
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、 Ｆ（０）：直流 Ｆ（１）:cos［（2j＋１）π/2N］ Ｆ（２）:cos［（2j＋１）２π/2N］ で表現される。ここで、Ｎ＝８の場合には、第３図に示
すようになる。
このような直交変換を画像に対して施すことにより、
エネルギーが集中し、そのエネルギーの多い成分だけを
符号化することで、画像圧縮が行なわれるようになる。
エネルギーが集中し、そのエネルギーの多い成分だけを
符号化することで、画像圧縮が行なわれるようになる。
ところで、このようなDCTを定義式のままで計算しよ
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサーでは、処理に相当な時間がかかってしまい、
現実的でない。
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサーでは、処理に相当な時間がかかってしまい、
現実的でない。
そこで、DCTの演算を効率よく実行するため、参考文
献IEEE TRANSACTION ON COMMUNICATIONS.VOL.COM−25、
NO.11、NOVEMBER 1977（Adaptive Coding of Monochrom
e and Color Image、WEN−HSIUNG CHEN、C.HARRISON SM
ITH）に記述されているようなDCTフローグラフが考えら
れている。第４図は、このようなDCTフローグラフの一
例を示すもので、ここでは、８次DCTフローグラフを示
している。そして、このようなグラフを用いての演算
は、第５図に示すバタフライ演算のパターンが基本とな
り、データｘ、ｙに対して ax＋by＝Ｘ bx−ay＝Ｙ より加減算および乗算を実行することにより、Ｘ、Ｙを
求めるようになる。
献IEEE TRANSACTION ON COMMUNICATIONS.VOL.COM−25、
NO.11、NOVEMBER 1977（Adaptive Coding of Monochrom
e and Color Image、WEN−HSIUNG CHEN、C.HARRISON SM
ITH）に記述されているようなDCTフローグラフが考えら
れている。第４図は、このようなDCTフローグラフの一
例を示すもので、ここでは、８次DCTフローグラフを示
している。そして、このようなグラフを用いての演算
は、第５図に示すバタフライ演算のパターンが基本とな
り、データｘ、ｙに対して ax＋by＝Ｘ bx−ay＝Ｙ より加減算および乗算を実行することにより、Ｘ、Ｙを
求めるようになる。
［発明が解決しようとする課題］ ところが、このようなフローグラフを利用した高速演
算法を用い、加減乗算数を削減して処理したとしても、
数10ms程度で取込まれる画像データを変換するのに何十
分も要するのが現状であった。
算法を用い、加減乗算数を削減して処理したとしても、
数10ms程度で取込まれる画像データを変換するのに何十
分も要するのが現状であった。
本発明は上記事情に鑑みてなされたもので、画像符号
化におけるDCT処理等に使用されるバタフライ演算を効
率良く行なうことができるバタフライ演算装置を提供す
ることを目的とする。
化におけるDCT処理等に使用されるバタフライ演算を効
率良く行なうことができるバタフライ演算装置を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明は、加減算手段と記憶手段を有する演算ブロッ
クを２系統具備していて、これら演算ブロックの加減算
手段の一方が加算用の時、他方が減算用になるように交
互に切換えると共に、各演算ブロックの記憶手段より読
み出される２つのデータを同時に各加減算手段に与え、
これら加減算手段での演算結果を再び各演算ブロックの
記憶手段に書込むようになっている。
クを２系統具備していて、これら演算ブロックの加減算
手段の一方が加算用の時、他方が減算用になるように交
互に切換えると共に、各演算ブロックの記憶手段より読
み出される２つのデータを同時に各加減算手段に与え、
これら加減算手段での演算結果を再び各演算ブロックの
記憶手段に書込むようになっている。
［作用］ この結果、２つの記憶手段より読出されたデータに対
して２つの加減算器の機能を交互に加算および減算用に
切換えながら同時に加減算を実行できるようになるの
で、効率よくバタフライ演算ができ、結果としてDCT処
理等の符号化演算を短時間に効率よく実行できることに
なる。
して２つの加減算器の機能を交互に加算および減算用に
切換えながら同時に加減算を実行できるようになるの
で、効率よくバタフライ演算ができ、結果としてDCT処
理等の符号化演算を短時間に効率よく実行できることに
なる。
［実施例］ 以下、本発明の一実施例を図面にしたがい説明する。
第１図は、同実施例の回路構成を示すものである。図
において、１、２は記憶装置で、記憶装置１はレジスタ
A0〜A5を有し、記憶装置２はレジスタB0〜B5を有してい
る。
において、１、２は記憶装置で、記憶装置１はレジスタ
A0〜A5を有し、記憶装置２はレジスタB0〜B5を有してい
る。
記憶装置１からの第１の出力データをシフター３を介
して加減算器５の一方入力端子に与えるとともに、セレ
クタ８の端子ｃに与え、第２の出力データをセレクタ７
の端子ｐに与えるようにしている。また、記憶装置２か
らの第１の出力データをシフター４を介して加減算器６
の一方入力端子に与えるとともに、セレクタ７の端子ｃ
に与え、第２の出力データをセレクタ８の端子ｐに与え
るようにしている。ここで、セレクタ７は共通端子から
の出力を加減算器６の一方入力端子に与え、セレクタ８
は共通端子からの出力を加減算器７の一方入力端子に与
えるようにしている。そして、加減算器６の演算結果を
記憶装置１に、加減算器７の演算結果を記憶装置２に夫
々与えるようにしている。
して加減算器５の一方入力端子に与えるとともに、セレ
クタ８の端子ｃに与え、第２の出力データをセレクタ７
の端子ｐに与えるようにしている。また、記憶装置２か
らの第１の出力データをシフター４を介して加減算器６
の一方入力端子に与えるとともに、セレクタ７の端子ｃ
に与え、第２の出力データをセレクタ８の端子ｐに与え
るようにしている。ここで、セレクタ７は共通端子から
の出力を加減算器６の一方入力端子に与え、セレクタ８
は共通端子からの出力を加減算器７の一方入力端子に与
えるようにしている。そして、加減算器６の演算結果を
記憶装置１に、加減算器７の演算結果を記憶装置２に夫
々与えるようにしている。
次に、このように構成した実施例の動作を説明する。
この場合、第２図に示すDCTフローグラフに基づく演
算処理を説明する。ここでは、画像データf0、f1、f2、
f3が記憶装置１のレジスタA0、A1、A2、A3に、画像デー
タf4、f5、f6、f7が記憶装置２のレジスタB0、B1、B2、
B3に夫々記憶されている。また、ここではＡ系統の加減
算器５を加算器、Ｂ系統の加減算器６を減算器とすると
きを設定１、逆にＡ系統の加減算器５を減算器、Ｂ系統
の加減算器６を加算器とするときを設定２としている。
算処理を説明する。ここでは、画像データf0、f1、f2、
f3が記憶装置１のレジスタA0、A1、A2、A3に、画像デー
タf4、f5、f6、f7が記憶装置２のレジスタB0、B1、B2、
B3に夫々記憶されている。また、ここではＡ系統の加減
算器５を加算器、Ｂ系統の加減算器６を減算器とすると
きを設定１、逆にＡ系統の加減算器５を減算器、Ｂ系統
の加減算器６を加算器とするときを設定２としている。
まず、第２図のステップA1では、セレクタ７、８の共
通端子を端子ｃ側に接続し、シフター３、４のシフト量
をいずれも「０」に設定している。この状態から、最
初、記憶装置１のレジスタA0のデータf0と記憶装置２の
レジスタB0のデータf7について加算値と減算値が求めら
れ、加算結果がレジスタA0に、減算結果がレジスタB0に
書込まれる。つまり、この場合、設定１により加減算器
５が加算器、加減算器６が減算器に設定され、記憶装置
１のレジスタA0のデータf0と記憶装置２のレジスタB0の
データf7が加減算器５、６に与えられ、加減算器５での
加算結果が記憶装置１のレジスタA0に、加減算器６での
減算結果が記憶装置２のレジスタB0に書込まれるように
なる。次に、記憶装置１のレジスタA2のデータf2と記憶
装置２のレジスタB2のデータf5について加算値と減算値
が求められ、加算結果がレジスタA2に、減算結果がレジ
スタB2に書込まれる。つまり、この場合、設定２に切換
えられ、加減算器５が減算器、加減算器６が加算器に設
定され、記憶装置１のレジスタA2のデータf2と記憶装置
２のレジスタB2のデータf5が加減算器５、６に与えら
れ、加減算器５での加算結果が記憶装置１のレジスタA2
に、加減算器６での減算結果が記憶装置２のレジスタB2
に書込まれる。同様にして、記憶装置１のレジスタA1の
データf1と記憶装置２のレジスタB1のデータf6に対して
は設定１、記憶装置１のレジスタA3のデータf3と記憶装
置２のレジスタB3のデータf4に対しては設定２により夫
々演算が行なわれる。
通端子を端子ｃ側に接続し、シフター３、４のシフト量
をいずれも「０」に設定している。この状態から、最
初、記憶装置１のレジスタA0のデータf0と記憶装置２の
レジスタB0のデータf7について加算値と減算値が求めら
れ、加算結果がレジスタA0に、減算結果がレジスタB0に
書込まれる。つまり、この場合、設定１により加減算器
５が加算器、加減算器６が減算器に設定され、記憶装置
１のレジスタA0のデータf0と記憶装置２のレジスタB0の
データf7が加減算器５、６に与えられ、加減算器５での
加算結果が記憶装置１のレジスタA0に、加減算器６での
減算結果が記憶装置２のレジスタB0に書込まれるように
なる。次に、記憶装置１のレジスタA2のデータf2と記憶
装置２のレジスタB2のデータf5について加算値と減算値
が求められ、加算結果がレジスタA2に、減算結果がレジ
スタB2に書込まれる。つまり、この場合、設定２に切換
えられ、加減算器５が減算器、加減算器６が加算器に設
定され、記憶装置１のレジスタA2のデータf2と記憶装置
２のレジスタB2のデータf5が加減算器５、６に与えら
れ、加減算器５での加算結果が記憶装置１のレジスタA2
に、加減算器６での減算結果が記憶装置２のレジスタB2
に書込まれる。同様にして、記憶装置１のレジスタA1の
データf1と記憶装置２のレジスタB1のデータf6に対して
は設定１、記憶装置１のレジスタA3のデータf3と記憶装
置２のレジスタB3のデータf4に対しては設定２により夫
々演算が行なわれる。
このようにして、加減算器５、６の設定を交互に切換え
つつ加減算演算を同時に実行するとともに、この演算結
果を記憶装置１、２に振分けて書込むことにより、ステ
ップA1の演算が実行され、次のステップA2以降の演算に
備えるようになる。ここで、フローグラフ上での（ ）
内は、演算結果を記憶しているレジスタを示している。
つつ加減算演算を同時に実行するとともに、この演算結
果を記憶装置１、２に振分けて書込むことにより、ステ
ップA1の演算が実行され、次のステップA2以降の演算に
備えるようになる。ここで、フローグラフ上での（ ）
内は、演算結果を記憶しているレジスタを示している。
その後、ステップA2以降の演算が実行されるが、ここ
での加減算は上述と同様であり、また、乗算は、セレク
タ７、８の共通端子を端子ｐ側に接続し、Ａ系統、Ｂ系
統を並列動作させながら実行される。
での加減算は上述と同様であり、また、乗算は、セレク
タ７、８の共通端子を端子ｐ側に接続し、Ａ系統、Ｂ系
統を並列動作させながら実行される。
なお、本発明は上記実施例にのみ限定されず、要旨を
変更しない範囲で適宜変形して実施できる。上述の実施
例では、８次のDCT処理について述べたが、これ以外の
場合にも同様にして実施できる。
変更しない範囲で適宜変形して実施できる。上述の実施
例では、８次のDCT処理について述べたが、これ以外の
場合にも同様にして実施できる。
［発明の効果］ ２つの記憶手段より読出されたデータに対して２つの
加減算器の機能を交互に加算および減算用に切換えなが
ら同時に加減算を実行できるようにしたので、効率よく
バタフライ演算ができ、結果としてDCT処理等の符号化
演算を短時間に効率よく実行でき、しかも回路構成も簡
単にできる。
加減算器の機能を交互に加算および減算用に切換えなが
ら同時に加減算を実行できるようにしたので、効率よく
バタフライ演算ができ、結果としてDCT処理等の符号化
演算を短時間に効率よく実行でき、しかも回路構成も簡
単にできる。
第１図は本発明の一実施例の回路構成を示すブロック
図、第２図は同実施例の動作を説明するためのフローグ
ラフ、第３図はDCTの考え方を説明するための図、第４
図および第５図はDCTフローグラフを説明するための図
である。 １、２…記憶装置、３、４…シフター、５、６…加減算
器、７、８…セレクタ。
図、第２図は同実施例の動作を説明するためのフローグ
ラフ、第３図はDCTの考え方を説明するための図、第４
図および第５図はDCTフローグラフを説明するための図
である。 １、２…記憶装置、３、４…シフター、５、６…加減算
器、７、８…セレクタ。
Claims (1)
- 【請求項１】加減算手段と記憶手段を有する演算ブロッ
クを２系統具備し、これら演算ブロックの加減算手段の
一方が加算用の時、他方が減算用になるように交互に切
換えると共に、各演算ブロックの記憶手段より読み出さ
れる２つのデータを同時に各加減算手段に与え、これら
加減算手段での演算結果を各演算ブロックの記憶手段に
書込むようにしたことを特徴とするバタフライ演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329772A JP2698835B2 (ja) | 1988-12-27 | 1988-12-27 | バタフライ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329772A JP2698835B2 (ja) | 1988-12-27 | 1988-12-27 | バタフライ演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02173871A JPH02173871A (ja) | 1990-07-05 |
| JP2698835B2 true JP2698835B2 (ja) | 1998-01-19 |
Family
ID=18225093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329772A Expired - Lifetime JP2698835B2 (ja) | 1988-12-27 | 1988-12-27 | バタフライ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698835B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0992885B1 (en) * | 1998-10-06 | 2005-12-28 | Texas Instruments Incorporated | Multiplier accumulator circuits |
-
1988
- 1988-12-27 JP JP63329772A patent/JP2698835B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02173871A (ja) | 1990-07-05 |
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