JPH02173871A - バタフライ演算装置 - Google Patents
バタフライ演算装置Info
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- JPH02173871A JPH02173871A JP63329772A JP32977288A JPH02173871A JP H02173871 A JPH02173871 A JP H02173871A JP 63329772 A JP63329772 A JP 63329772A JP 32977288 A JP32977288 A JP 32977288A JP H02173871 A JPH02173871 A JP H02173871A
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- 230000009466 transformation Effects 0.000 title abstract description 5
- 238000004364 calculation method Methods 0.000 claims description 19
- 230000006870 function Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 230000015654 memory Effects 0.000 abstract 6
- 238000007792 addition Methods 0.000 description 19
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011426 transformation method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、画像圧縮処理に用いられる離散コサイン変換
処理装置に関する。
処理装置に関する。
［従来の技術］
最近、テレビ電話などの分野には離散コサイン変換（以
下、ＤＣＴと略称する。）を利用した画像圧縮処理が注
目されている。
下、ＤＣＴと略称する。）を利用した画像圧縮処理が注
目されている。
ここで、離散コサイン変換は、直交変換の一つであり、
カールネン・レーベ変換と並んでエネルギー集中度の最
も高い変換法といわれるものである。
カールネン・レーベ変換と並んでエネルギー集中度の最
も高い変換法といわれるものである。
いま、信号ｆ （ｊ） （ｊ−０，１、・・・ Ｎ−
１）の−次元離散コサイン変換Ｆ（ｕ）（ｕ−０，１、
・・・ Ｎ−１）は次式で定義される。
１）の−次元離散コサイン変換Ｆ（ｕ）（ｕ−０，１、
・・・ Ｎ−１）は次式で定義される。
Ｆ （ｕ）
Ａ／−１
ｕ−０，１、・・・Ｎ−ま
ただし、
ｕ−０のとき ｃ （ｕ） −１／ｌｆｉ’ｕ１≠の
とき ｃ （ｕ） −１ また、逆変換は、 ｆ （Ｄ ＝ΣＣ（ｕ） Ｆ （ｕ） ｃｏｓ ［（２ｊ＋１）
ｕπ／２Ｎ］ｊ−０，１、・・・、Ｎ＋１ で定義される。
とき ｃ （ｕ） −１ また、逆変換は、 ｆ （Ｄ ＝ΣＣ（ｕ） Ｆ （ｕ） ｃｏｓ ［（２ｊ＋１）
ｕπ／２Ｎ］ｊ−０，１、・・・、Ｎ＋１ で定義される。
つまり、ＤＣＴは、ある波形を周波数成分に分割して、
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、Ｆ （０） ：直流 Ｆ （１）： ｃｏｓ ［（２ｊ＋１） π／２Ｎ］
Ｆ （２） ： ｃｏｓ ［（２ｊ＋１）
２ π／２Ｎコで表現される。ここで、Ｎ−８の場合に
は、第３図に示すようになる。
入力サンプル数と同じ数だけコサイン波で表現するもの
である。そして、夫々の波形は、Ｆ （０） ：直流 Ｆ （１）： ｃｏｓ ［（２ｊ＋１） π／２Ｎ］
Ｆ （２） ： ｃｏｓ ［（２ｊ＋１）
２ π／２Ｎコで表現される。ここで、Ｎ−８の場合に
は、第３図に示すようになる。
このような直交変換を画像に対して施すことにより、エ
ネルギーが集中し、そのエネルギーの多い成分だけを符
号化することで、画像圧縮が行なわれるようになる。
ネルギーが集中し、そのエネルギーの多い成分だけを符
号化することで、画像圧縮が行なわれるようになる。
ところで、このようなりＣＴを定義式のままで計算しよ
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサ−では、処理に相当な時間がかかってしまい、
現実的でない。
うとすると計算量が膨大になるため、汎用のマイクロプ
ロセッサ−では、処理に相当な時間がかかってしまい、
現実的でない。
そこで、ＤＣＴの演算を効率よく実行するため、参考文
献ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳ。
献ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ ＯＮ ＣＯＭＭ
ＵＮＩＣＡＴＩＯＮＳ。
ＶＯＬ、Ｃ０Ｍ−２５、ＮＯ，１１，ＮＯＶＥＭＢＥＲ
１９７７（＾ｄａｐｔｉｖｅＣｏｄｉｎｇ ｏｆ’ Ｍ
ｏｎｏｃｈｒｏｆｆｉｅ ａｎｄ Ｃｏ１ｏｒ Ｉｍａ
ｇｅＳＷＥＮ−Ｈ８ＩＵＮＧ ＣＨＥＮ、 Ｃ，ＨＡＲ
ＲＩＳＯＮ ＳＭＩＴＨ）に記述されているようなりＣ
Ｔフローグラフが考えられている。
１９７７（＾ｄａｐｔｉｖｅＣｏｄｉｎｇ ｏｆ’ Ｍ
ｏｎｏｃｈｒｏｆｆｉｅ ａｎｄ Ｃｏ１ｏｒ Ｉｍａ
ｇｅＳＷＥＮ−Ｈ８ＩＵＮＧ ＣＨＥＮ、 Ｃ，ＨＡＲ
ＲＩＳＯＮ ＳＭＩＴＨ）に記述されているようなりＣ
Ｔフローグラフが考えられている。
第４図は、このようなりＣＴフローグラフの一例を示す
もので、ここでは、８次ＤＣＴフローグラフを示してい
る。そして、このようなグラフを用いての演算は、第５
図に示すパターンが基本となり、データＸＳ”ｌに対し
て ａｘ＋ｂｙ−Ｘ ｂｘ−ａｙ■Ｙ より加減算および乗算を実行することにより、Ｘ１Ｙを
求めるようになる。
もので、ここでは、８次ＤＣＴフローグラフを示してい
る。そして、このようなグラフを用いての演算は、第５
図に示すパターンが基本となり、データＸＳ”ｌに対し
て ａｘ＋ｂｙ−Ｘ ｂｘ−ａｙ■Ｙ より加減算および乗算を実行することにより、Ｘ１Ｙを
求めるようになる。
［発明が解決しようとする課題］
ところが、このようなフローグラフを利用した高速演算
法を用い、加減乗算数を削減して処理したとしても、数
１０ｍ５程度で取込まれる画像データを変換するのに何
十分も要するのが現状であった。
法を用い、加減乗算数を削減して処理したとしても、数
１０ｍ５程度で取込まれる画像データを変換するのに何
十分も要するのが現状であった。
本発明は上記事情に鑑みてなされたもので、画像符号化
におけるＤＣＴ処理を効率よく行なうことができる離散
コサイン変換処理装置を提供することを目的とする。
におけるＤＣＴ処理を効率よく行なうことができる離散
コサイン変換処理装置を提供することを目的とする。
［課題を解決するための手段］
本発明は、加減算手段と記憶手段を有する演算ブロック
を２系統具備していて、これら演算ブロックの加減算手
段の一方が加算用の時、他方が減算用になるように交互
に切換えるともに、各演算ブロックの記憶手段より読出
される２つのデータを同時に各加減算手段に与え、これ
ら加減算手段での演算結果を再び各演算ブロックの記憶
手段に書込むようになっている。
を２系統具備していて、これら演算ブロックの加減算手
段の一方が加算用の時、他方が減算用になるように交互
に切換えるともに、各演算ブロックの記憶手段より読出
される２つのデータを同時に各加減算手段に与え、これ
ら加減算手段での演算結果を再び各演算ブロックの記憶
手段に書込むようになっている。
［作用コ
この結果、２つの記憶手段より読出されたデータに対し
て２つの加減算器の機能を交互に加算および減算用に切
換えながら同時に加減算を実行できるようになるので、
ＤＣＴ処理のための演算を短時間に効率よく実行できる
ことになる。
て２つの加減算器の機能を交互に加算および減算用に切
換えながら同時に加減算を実行できるようになるので、
ＤＣＴ処理のための演算を短時間に効率よく実行できる
ことになる。
［実施例］
以下、本発明の一実施例を図面にしたがい説明する。
第１図は、同実施例の回路構成を示すものである。図に
おいて、１．２は記憶装置で、記憶装置１はレジスタＡ
Ｏ−Ａ、５を有し、記憶装置２はレジスタＢＯ〜Ｂ５を
有している。
おいて、１．２は記憶装置で、記憶装置１はレジスタＡ
Ｏ−Ａ、５を有し、記憶装置２はレジスタＢＯ〜Ｂ５を
有している。
記憶装置１からの第１の出力データをシフター３を介し
て加減算器５の一方入力端子に与えるとともに、セレク
タ８の端子Ｃに与え、第２の出力データをセレクタ７の
端子ｐに与えるようにしている。また、記憶装置２から
の第１の出力データをシフター４を介して加減算器６の
一方入力端子に与えるとともに、セレクタ７の端子Ｃに
与え、１２の出力データをセレクタ８の端子ｐに与える
ようにしている。ここで、セレクタ７は共通端子からの
出力を加減算器６の一方入力端子に与え、セレクタ８は
共通端子からの出力を加減算器７の一方入力端子に与え
るようにしている。そして、加減算器６の演算結果を記
憶装置１に、加減算器７の演算結果を記憶装置２に夫々
与えるようにしている。
て加減算器５の一方入力端子に与えるとともに、セレク
タ８の端子Ｃに与え、第２の出力データをセレクタ７の
端子ｐに与えるようにしている。また、記憶装置２から
の第１の出力データをシフター４を介して加減算器６の
一方入力端子に与えるとともに、セレクタ７の端子Ｃに
与え、１２の出力データをセレクタ８の端子ｐに与える
ようにしている。ここで、セレクタ７は共通端子からの
出力を加減算器６の一方入力端子に与え、セレクタ８は
共通端子からの出力を加減算器７の一方入力端子に与え
るようにしている。そして、加減算器６の演算結果を記
憶装置１に、加減算器７の演算結果を記憶装置２に夫々
与えるようにしている。
次に、このように構成した実施例の動作を説明する。
この場合、第２図に示すＤＣＴフローグラフに基づく演
算処理を説明する。ここでは、画像データｆｏ、ｆＬ、
ｆ２、ｆ３が記憶装置１のレジスタＡＯ、ＡＩ 、Ａ２
、Ａ３に、画像データｆ４、ｆ５、ｆ６、ｆ７が記憶
装置２のレジスタＢＯ１ＢＬ、Ｂ２、Ｂ３に夫々記憶さ
れている。また、ここではＡ系統の加減算器５を加算器
、Ｂ系統の加減算器６を減算器とするときを設定１、逆
にＡ系統の加減算器５を減算器、Ｂ系統の加減算器６を
加算器とするときを設定２としている。
算処理を説明する。ここでは、画像データｆｏ、ｆＬ、
ｆ２、ｆ３が記憶装置１のレジスタＡＯ、ＡＩ 、Ａ２
、Ａ３に、画像データｆ４、ｆ５、ｆ６、ｆ７が記憶
装置２のレジスタＢＯ１ＢＬ、Ｂ２、Ｂ３に夫々記憶さ
れている。また、ここではＡ系統の加減算器５を加算器
、Ｂ系統の加減算器６を減算器とするときを設定１、逆
にＡ系統の加減算器５を減算器、Ｂ系統の加減算器６を
加算器とするときを設定２としている。
まず、第２図のステップＡ１では、セレクタ７．８の共
通端子を端子Ｃ側に接続し、シフター３．４のシフト量
をいずれも「０」に設定している。
通端子を端子Ｃ側に接続し、シフター３．４のシフト量
をいずれも「０」に設定している。
この状態から、最初、記憶装置１のレジスタＡＯのデー
タｆＯと記憶装置２のレジスタＢＯのデータｆ７につい
て加算値と減算値が求められ、加算結果がレジスタＡＯ
に、減算結果がレジスタＢＯに書込まれる。つまり、こ
の場合、設定１により加減算器５が加算器、加減算器６
が減算器に設定され、記憶装置１のレジスタＡＯのデー
タｆＯと記憶装置２のレジスタＢＯのデータｆ７が加減
算器５．６に与えられ、加減算器５での加算結果が記憶
装置１のレジスタＡＯに、加減算器６での減算結果が記
憶装置２のレジスタＢＯに書込まれるようになる。次に
、記憶装置１のレジスタＡ２のデータｆ２と記憶装置２
のレジスタＢ２のデータｆ５について加算値と減算値が
求められ、加算結果がレジスタＡ２に、減算結果がレジ
スタＢ２に書込まれる。つまり、この場合、設定２に切
換えられ、加減算器５が減算器、加減算器６が加算器に
設定され、記憶装置１のレジスタＡ２のデータｆ２と記
憶装置２のレジスタＢ２のデータｆ５が加減算器５．６
に与えられ、加減算器５での加算結果が記憶装置１のレ
ジスタＡ２に、加減算器６での減算結果が記憶装置２の
レジスタＢ２に書込まれる。同様にして、記憶装置１の
レジスタＡｌのデータｆ１と記憶装置２のレジスタＢ１
のデータｆ６に対しては設定１、記憶装置１のレジスタ
Ａ３のデータｆ３と記憶装置２のレジスタＢ３のデータ
ｆ４に対しては設定２により夫々演算が行なわれる。
タｆＯと記憶装置２のレジスタＢＯのデータｆ７につい
て加算値と減算値が求められ、加算結果がレジスタＡＯ
に、減算結果がレジスタＢＯに書込まれる。つまり、こ
の場合、設定１により加減算器５が加算器、加減算器６
が減算器に設定され、記憶装置１のレジスタＡＯのデー
タｆＯと記憶装置２のレジスタＢＯのデータｆ７が加減
算器５．６に与えられ、加減算器５での加算結果が記憶
装置１のレジスタＡＯに、加減算器６での減算結果が記
憶装置２のレジスタＢＯに書込まれるようになる。次に
、記憶装置１のレジスタＡ２のデータｆ２と記憶装置２
のレジスタＢ２のデータｆ５について加算値と減算値が
求められ、加算結果がレジスタＡ２に、減算結果がレジ
スタＢ２に書込まれる。つまり、この場合、設定２に切
換えられ、加減算器５が減算器、加減算器６が加算器に
設定され、記憶装置１のレジスタＡ２のデータｆ２と記
憶装置２のレジスタＢ２のデータｆ５が加減算器５．６
に与えられ、加減算器５での加算結果が記憶装置１のレ
ジスタＡ２に、加減算器６での減算結果が記憶装置２の
レジスタＢ２に書込まれる。同様にして、記憶装置１の
レジスタＡｌのデータｆ１と記憶装置２のレジスタＢ１
のデータｆ６に対しては設定１、記憶装置１のレジスタ
Ａ３のデータｆ３と記憶装置２のレジスタＢ３のデータ
ｆ４に対しては設定２により夫々演算が行なわれる。
二のようにして、加減算器５．６の設定を交互に切換え
つつ加減算演算を同時に実行するとともに、この演算結
果を記憶装置１．２に振分けて書込むことにより、ステ
ップＡ１の演算が実行され、次のステップＡ２以降の演
算に備えるようになる。
つつ加減算演算を同時に実行するとともに、この演算結
果を記憶装置１．２に振分けて書込むことにより、ステ
ップＡ１の演算が実行され、次のステップＡ２以降の演
算に備えるようになる。
ここで、フローグラフ上での（）内は、演算結果を記憶
しているレジスタを示している。
しているレジスタを示している。
その後、ステップＡ２以降の演算が実行されるが、ここ
での加減算は上述と同様であり、また、乗算は、セレク
タ７．８の共通端子を端子ｐ側に接続し、Ａ系統、Ｂ系
統を並列動作させながら実行される。
での加減算は上述と同様であり、また、乗算は、セレク
タ７．８の共通端子を端子ｐ側に接続し、Ａ系統、Ｂ系
統を並列動作させながら実行される。
なお、本発明は上記実施例にのみ限定されず、要旨を変
更しない範囲で適宜変形して実施できる。
更しない範囲で適宜変形して実施できる。
上述の実施例では、８次のＤＣＴ処理について述べたが
、これ以外の場合にも同様にして実施できる。
、これ以外の場合にも同様にして実施できる。
［発明の効果］
２つの記憶手段より読出されたデータに対して２つの加
減算器の機能を交互に加算および減算用に切換えながら
同時に加減算を実行できるようにしたので、ＤＣＴ処理
のための７ｆＬ算を短時間に効率よく実行でき、しかも
回路構成も簡単にできる。
減算器の機能を交互に加算および減算用に切換えながら
同時に加減算を実行できるようにしたので、ＤＣＴ処理
のための７ｆＬ算を短時間に効率よく実行でき、しかも
回路構成も簡単にできる。
第１図は本発明の一実施例の回路構成を示すブロック図
、第２図は同実施例の動作を説明するためのフローグラ
フ、第３図はＤＣＴの考え方を説明するための図、第４
図および第５図はＤＣＴフローグラフを説明するための
図である。 １．２・・・記憶装置、３．４・・・シフター５．６・
・・加減算器、７．８・・・セレクタ。 出願人代理人 弁理士 鈴江武彦
、第２図は同実施例の動作を説明するためのフローグラ
フ、第３図はＤＣＴの考え方を説明するための図、第４
図および第５図はＤＣＴフローグラフを説明するための
図である。 １．２・・・記憶装置、３．４・・・シフター５．６・
・・加減算器、７．８・・・セレクタ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 加減算手段と記憶手段を有する演算ブロックを２系統具
備し、これら演算ブロックの加減算手段の一方が加算用
の時、他方が減算用になるように交互に切換えるともに
、各演算ブロックの記憶手段より読出される２つのデー
タを同時に各加減算手段に与え、これら加減算手段での
演算結果を各演算ブロックの記憶手段に書込むようにし
たことを特徴とする離散コサイン変換処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329772A JP2698835B2 (ja) | 1988-12-27 | 1988-12-27 | バタフライ演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63329772A JP2698835B2 (ja) | 1988-12-27 | 1988-12-27 | バタフライ演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02173871A true JPH02173871A (ja) | 1990-07-05 |
| JP2698835B2 JP2698835B2 (ja) | 1998-01-19 |
Family
ID=18225093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329772A Expired - Lifetime JP2698835B2 (ja) | 1988-12-27 | 1988-12-27 | バタフライ演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698835B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086547A (ja) * | 1998-10-06 | 2010-04-15 | Texas Instr Inc <Ti> | 乗算器／アキュムレータ・ユニット |
-
1988
- 1988-12-27 JP JP63329772A patent/JP2698835B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086547A (ja) * | 1998-10-06 | 2010-04-15 | Texas Instr Inc <Ti> | 乗算器／アキュムレータ・ユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2698835B2 (ja) | 1998-01-19 |
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