JP2802158B2

JP2802158B2 - 逆直交変換方法および逆直交変換回路

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Publication number: JP2802158B2
Application number: JP25948490A
Authority: JP
Inventors: 昌弘福田; 嗣男野田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1998-09-24
Anticipated expiration: 2013-09-24
Also published as: JPH04137975A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第10図〜第16図）発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図〜第９図）発明の効果〔概要〕例えば中間階調画像やカラー画像などの多値画像の圧
縮に用いられる適応２次元離散コサイン変換符号化方式
による符号に基づいて、画像データを復元する画像デー
タ復元装置に用いられる逆直交変換方法および逆直交変
換回路に関し、小型の回路で高速処理を可能とすることを目的とし、Ｎ×Ｎ画素からなるブロックごとに画像データを２次
元直交変換した結果を量子化した後に符号化して得られ
た入力符号を復号し、逆量子化し、２次元逆直交変換し
て、画像データを復元する復元装置の逆直交変換方法に
おいて、画像データのブロックの２次元直交変換結果で
あるＮ行Ｎ列の係数行列の各列をそれぞれ所定の数の成
分を含む部分列に分割し、部分列の中から、零以外の値
を有する有効係数を含む部分列を抽出し、抽出された部
分列の各成分に対して、１次元直交変換の演算を行い、
抽出された部分列に対応する演算結果を１次元逆変換結
果の対応する列の成分として出力し、この１次元逆変換
結果に対して、２次元目の直交変換を行って画像データ
を得る方法である。

〔産業上の利用分野〕

本発明は、例えば中間階調画像やカラー画像などの多
値画像の圧縮に用いられる適応２次元離散コサイン変換
符号化方式による符号に基づいて、画像データを復元す
る画像復元装置の逆直交変換方法および逆直交変換回路
に関するものである。

中間階調画像やカラー画像などの多値画像を表す画像
データをその特徴を損なうことなく圧縮する符号化方式
として、直交変換を利用した適応離散コサイン変換符号
化方式（Adaptive Discrete Cosine Transform,以下ADC
T方式と称する）が広く用いられている。

このADCT方式を用いた画像圧縮装置においては、多値
画像を例えば８画素×８画素のブロックに分割し、これ
らのブロックのそれぞれと所定の変換定数からなる行列
との乗算を行い、この直交変換結果を符号化している。
従って、この符号から元の画像を復元するためには、こ
の符号を復号して得られる直交変換結果を別の変換定数
からなる行列を用いて再び直交変換を行うことにより、
逆変換する必要がある。

〔従来の技術〕

第11図に、ADCT方式を適用した画像圧縮装置の構成を
示す。また、第12図に、多値画像を分割して得られるブ
ロックの例を示す。

DCT変換部711は、入力されるブロックと上述した変換
定数の行列との乗算を行うことにより、２次元離散コサ
イン変換（以下、DCTと称する）処理を行う。これによ
り、各ブロックの画像の空間周波数分布を表すDCT係数として、第13図に示すような８行８列の行列が生成され
る。

このDCT係数の各成分は、線型量子化部721において、各空間周波数
成分に対する視覚の感度に基づいて求められた量子化閾
値を用いて量子化され、量子化係数が算出される。この量子化閾値は、実験結果に基づいて決められた量子化マトリクスに所定の係数を乗じたものである。

一般に、低い空間周波数に対する視覚の感度は高く、
高い空間周波数に対する視覚の感度は低いので、第14図
に示すように、低い空間周波数に対応する量子化マトリ
クスの成分の絶対値は小さく、逆に、高く空間周波数に対応
する成分の絶対値は大きい。このため、量子化係数は、第15図に示すように、DC成分を示す行列の左上隅の
成分と低い空間周波数成分を示す極く少数のAC成分のみ
が、数値『０』以外の値を有する有効係数となり、大部
分のAC成分は値が『０』である無効係数となる場合が多
い。

この量子化係数の各成分は、第16図に示すようなジグザグスキャンと呼
ばれる走査順序に従って１次元データに変換され、符号
化部731に入力される、この符号化部731によって、各有
効係数の値とその有効係数の前の有効係数との間にある
無効係数の数との組を符号化することにより、１ブロッ
クに対応する量子化係数が圧縮符号化される。

上述した動作を１画面を構成する各ブロックについて
繰り返すことにより、１画面の画像データの符号化処理
が行われ、この符号化データがディスク装置などに蓄積
され、あるいは伝送路などを介して伝送される。

このような符号化データは、第17図に示す復元装置に
よって、画像データに復元される。

復元装置の復号部811は、入力される符号化データを
復号して量子化係数を復元し、逆量子化部821は、この量子化係数の各成分に量子化閾値の対応する成分を乗ずることにより、DCT係数を復元する。また、逆DCT変換部831は、各ブロックに対
応するDCT係数に対して、２次元逆DCT変換処理を行うことにより、各
ブロックの画像データを復元する。

ここで、逆DCT変換処理は、上述したDCT係数（以下、変換定数と称する）との乗算により１次元逆DCT変換結果を求
め、この変換結果の行と列とを入れ換えた転置行列と上
述した変換定数とを乗算し、この乗算結果を再び転置する処理である。

上述した１次元逆DCT変換結果の第ｉ列は、上述した変換定数とを用いて式（１）で表される。また、１次元逆DCT変
換結果の第ｉ列の各成分は、式（２）〜式（９）式で表される。

Y₁＝（A₁₁×X₁＋A₁₂×X₂＋A₁₃×X₂ ＋A₁₄×X₄＋A₁₅×X₅＋A₁₆×X₆ ＋A₁₇×X₇＋A₁₈×X₈） ……（２） Y₂＝（A₂₁×X₁＋A₂₂×X₂＋A₂₃×X₂ ＋A₂₄×X₄＋A₂₅×X₅＋A₂₆×X₆ ＋A₂₇×X₇＋A₂₈×X₈） ……（３） Y₃＝（A₃₁×X₁＋A₃₂×X₂＋A₃₃×X₂ ＋A₃₄×X₄＋A₃₅×X₅＋A₃₆×X₆ ＋A₃₇×X₇＋A₃₈×X₈） ……（４） Y₄＝（A₄₁×X₁＋A₄₂×X₂＋A₄₃×X₂ ＋A₄₄×X₄＋A₄₅×X₅＋A₄₆×X₆ ＋A₄₇×X₇＋A₄₈×X₈） ……（５） Y₅＝（A₅₁×X₁＋A₅₂×X₂＋A₅₃×X₂ ＋A₅₄×X₄＋A₅₅×X₅＋A₅₆×X₆ ＋A₅₇×X₇＋A₅₈×X₈） ……（６） Y₆＝（A₆₁×X₁＋A₆₂×X₂＋A₆₃×X₂ ＋A₆₄×X₄＋A₆₅×X₅＋A₆₆×X₆ ＋A₆₇×X₇＋A₆₈×X₈） ……（７） Y₇＝（A₇₁×X₁＋A₇₂×X₂＋A₇₃×X₂ ＋A₇₄×X₄＋A₇₅×X₅＋A₇₆×X₆ ＋A₇₇×X₇＋A₇₈×X₈） ……（８） Y₈＝（A₈₁×X₁＋A₈₂×X₂＋A₈₃×X₂ ＋A₈₄×X₄＋A₈₅×X₅＋A₈₆×X₆ ＋A₈₇×X₇＋A₈₈×X₈） ……（９）従来は、これらの式（２）〜式（９）のそれぞれに対
応する演算を行う８組の演算回路を備えて、復元装置の
逆DCT変換部831をハードウェア化し、これらの演算回路
を並行動作させることにより、１次元DCT変換処理の高
速化を図っていた。

〔発明が解決しようとする課題〕

ところで、上述したように、８組の演算回路を備えて
逆DCT変換部831を構成すれば、高速処理が可能である
が、逆DCT変換部831の回路規模が大きくなり、復元装置
が大型化してしまうという問題点があった。

一方、単に、乗算器および加算器の数を削減したので
は、１次元逆DCT変換処理に要する時間が長くなり、復
元処理に要する時間を短縮したいという要望に応えるこ
とができない。

本発明は、このような点にかんがみて創作されたもの
であり、小型の回路で、高速処理を可能とする直交変換
装置を提供することを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

第１図（Ａ）において、請求項１の発明は、Ｎ×Ｎ画
素からなるブロックごとに画像データを２次元直交変換
した結果を量子化した後に符号化して得られた入力符号
を復号し、逆量子化し、２次元逆直交変換して、画像デ
ータを復元する復元装置の逆直交変換方法において、画
像データのブロックの２次元直交変換結果であるＮ行Ｎ
列の係数行列の各列をそれぞれ所定の数の成分を含む部
分列に分割し、これらの部分列の中から、零以外の値を
有する有効係数を含む部分列を抽出し、抽出された部分
列の各成分に対して、１次元直交変換の演算を行い、抽
出された部分列に対応する演算結果を１次元の逆変換結
果の対応する列の成分として出力し、この１次元の逆変
換結果に対して、２次元目の直交変換を行って画像デー
タを得る。

第１図（Ａ）において、請求項２の発明は、請求項１
記載の逆直交変換方法において、係数行列に対して１次
元の逆変換を行って得るべき行列を構成する列と行とを
入れ換えた転置行列の各行の成分として、前記転置行列
の各行を示す行番号に等しい列番号で示される前記係数
行列の列について得られた１次元の逆変換結果を出力す
る。

第１図（Ｂ）において、請求項３の発明は、Ｎ×Ｎ画
素からなるブロックごとに画像データを２次元直交変換
した結果を量子化した後に符号化して得られた入力符号
を復号し、逆量子化し、２次元逆直交変換して、画像デ
ータを復元する復元装置の逆直交変換回路における係数
格納手段111は、入力される係数行列の各成分をＮ行Ｎ
列の行列として格納する。

読出制御手段120は、係数格納手段111に入力される係
数行列の各列を構成する部分列のそれぞれが有効係数を
含む有効部分列であるか否かを判定する判定手段121
と、判定手段121によって有効成分であるとされた部分
列に対応する係数格納手段111のアドレスを保持するア
ドレス保持手段122とを有し、このアドレス保持手段122
に保持されたアドレスに基づいて、係数格納手段111に
対して有効部分列に含まれる各成分の出力を指示する。

変数定数格納手段131は、係数行列の各成分に対応す
る変換定数からなるＮ行Ｎ列の定数行列を格納してお
り、係数格納手段111によって出力される係数行列の成
分に対応する定数行列の列に含まれる変換定数を出力す
る。

第１変換手段132は、入力される係数行列の成分のそ
れぞれと変換定数格納手段131から出力される変換定数
とに対して直交変換の演算を行い、係数行列の各列に含
まれる有効部分列の全てに対応する演算が終了したとき
に、演算結果を該当する列の１次元逆変換結果として出
力する。

変換結果保持手段141は、第１変換手段132の出力を保
持する。

書込制御手段142は、アドレス保持手段122に保持され
たアドレスに応じて、係数行列の該当する列に対応する
１次元逆変換結果の変換結果保持手段141における格納
場所を指定する。

第２変換手段151は、変換結果保持手段141に保持され
た１次元逆変換結果に基づいて、２次元目の直交変換を
行う。

第１図（Ｂ）において、請求項４の発明は、請求項３
記載の逆直交変換回路における係数格納手段111が、２
つのブロックのそれぞれに対応する係数行列を格納する
容量を有し、係数格納手段111への係数行列の入力と並
行して、第１変換手段132が１次元変換動作を行う構成
となっている。

第１図（Ｂ）において、請求項５の発明は、請求項３
記載の逆直交変換回路において、判定手段121は、それ
ぞれN/2個の成分から形成される部分列が有効部分列で
あるか否かを判定する構成とし、変換定数格納手段131
は、係数行列の各成分の出力に応じて、対応する列の前
半のN/2個の変換定数と後半のN/2個の変換定数とを交互
に出力する構成とし、第１変換手段132は、変換定数格
納手段131から同時に出力されるN/2個の変換定数のそれ
ぞれに対応してN/2個の演算手段133を備えて構成されて
いる。

また、N/2個の演算手段133のそれぞれは、入力される
係数行列の成分と、この成分に対応して変換定数格納手
段131から交互に出力される各変換定数のそれぞれとの
乗算を行う乗算手段134と、乗算手段134によって得られ
た乗算結果のそれぞれを積算する積算手段135と、積算
手段135によって得られた積算結果のそれぞれを保持す
る保持手段136とを有して構成されている。

第１図（Ｂ）において、請求項６の発明は、請求項５
記載の逆直交変換回路において、第１変換手段132に、
アドレス保持手段122に保持された係数行列の各列に含
まれる有効部分列のアドレスに応じて、乗算手段134と
積算手段135とによる演算処理の実行回数を制御する演
算制御137を備えて構成されている。

第１図（Ｂ）において、請求項７の発明は、請求項３
記載の逆直交変換回路において、書込制御142に、第１
変換手段132によって得られる演算結果に対応して、１
次元逆変換結果からなる行列を転置した転置行列の該当
する行に対応する変換結果保持手段141のアドレスを生
成するアドレス生成手段143を備えて構成されている。

第１図（Ｂ）において、請求項８の発明は、請求項７
記載の逆直交変換回路に、変換結果保持手段141に入力
される１次元逆変換結果の各成分から零以外の値を有す
る有効係数を検出する検出手段144と、検出手段144によ
る検出結果に応じて、変換結果保持手段141に対して、
１次元逆変換結果の行列の各列の中から有効係数を含む
部分列の出力を指示する出力指示手段145とを付加し、
第２変換手段151が、変換結果保持手段141から出力され
た部分列に対して、２次元目の直交変換処理を行う構成
となっている。

第１図（Ｃ）において、請求項９の発明は、請求項７
記載の逆直交変換回路における第２変換手段151に代え
て、変換結果保持手段141に格納された１次元逆変換結
果を第１変換手段132に入力するとともに、変換定数格
納手段131に対して対応する変換定数の出力を指示する
入力手段161を備えた構成となっている。

第１図（Ｃ）において、請求項10の発明は、請求項９
記載の逆直交変換回路に、変換結果保持手段141に入力
される１次元逆変換結果の各成分から零以外の値を有す
る有効係数を検出する検出手段144と、検出手段144によ
る検出結果に応じて、変換結果保持手段141に対して、
１次元逆変換結果の行列の各列の中から有効係数を含む
部分列の出力を指示する出力指示手段145とを付加し、
入力手段161が、変換結果保持手段141によって出力され
た部分列を第１変換手段132に入力する構成となってい
る。

〔作用〕

請求項１の発明にあっては、係数行列の各列を分割し
て得られる部分列の中から有効係数を含む部分列を抽出
し、抽出した部分列の各成分に対する演算のみを行い、
この演算結果をこれらの部分列が属する列に対応する１
次元の逆変換結果として出力する。

ここで、上述した式（２）〜式（９）から分かるよう
に、係数行列の各列を直交変換する場合に、この列に含
まれる値が零である無効係数についての演算結果は、直
交変換結果に寄与しない。従って、各列に含まれる有効
部分列に対する演算結果は、係数行列の該当する列を直
交変換した結果と等価となり、１次元逆直交変換結果を
得るために要する計算量を削減することが可能となる。

また、請求項２の発明にあっては、係数行列に対して
１次元の逆変換を行って得るべき行列を構成する列と行
とを入れ換えた転置行列の各行の成分として、前記転置
行列の各行を示す行番号に等しい列番号で示される前記
係数行列の列について得られた１次元の逆変換結果を出
力する。従って、２次元目の直交変換処理において、１
次元逆変換結果を転置する処理を省くことができる。

また、請求項３の発明にあっては、判定手段121とア
ドレス保持手段122とを有する読出制御手段120により、
係数格納手段111に格納された係数行列の中の有効部分
列が抽出され、これらの有効部分列に含まれる各成分と
変換定数格納手段131から出力される１列分の変換定数
とに対して、第１変換手段132により、１次元直交変換
の演算が行われる。また、この第１変換手段132の出力
は、書込制御手段142による指示に応じて、該当する有
効部分列が属する係数行列の列に対応する１次元逆変換
結果として、変換結果保持部141に保持され、第２変換
手段151に渡される。

このようにして、読出制御手段120において抽出され
た有効部分列についてのみ、第１変換手段132による演
算処理を行うことにより、係数行列の全ての列について
の演算処理を行った場合と等価な１次元逆変換結果を得
ることができ、計算量を削減して、１次元逆直交変換処
理に要する時間を短縮することが可能となる。

請求項４の発明にあっては、係数格納手段111への新
しい係数行列の入力動作と並行して、第１変換手段132
により、既に係数格納手段111に格納されている係数行
列に対する１次元直交変換動作を実行することができ
る。これにより、複数のブロックに対応する係数行列の
１次元逆変換処理に要する時間を全体として短縮するこ
とが可能となる。

請求項５の発明にあっては、部分列を形成する成分の
数をN/2個とし、変換定数格納手段131は、定数行列の該
当する列の成分を前半のN/2個と後半のN/2個とに分けて
出力し、第１変換手段132のN/2個の演算手段133のそれ
ぞれに入力する。また、これらの演算手段133のそれぞ
れにおいて、１次元直交変換に相当する演算処理は、乗
算134による乗算動作と積算手段135による積算動作と保
持手段136による保持動作とに分割して行われる。

ここで、これらの各動作と上述した演算手段133への
係数行列の成分および変換定数の入力動作および各演算
手段133による演算結果の出力動作とは、それぞれ独立
に実行可能であるから、これらの動作をパイプライン化
して高速処理を可能とすることができる。また、N/2個
の演算手段133を用いて第１変換手段132が構成されるの
で、回路規模の小型化を図ることもできる。

請求項６の発明にあっては、演算制御手段137によっ
て、乗算手段134および積算手段135による演算処理の実
行回数が制御され、係数行列の各列に含まれる有効部分
列の数に応じた演算回数で各列の１次元逆変換結果を得
ることができる。

請求項７の発明にあっては、アドレス生成手段143に
よって生成されたアドレスを第１変換手段132の格納場
所として指示することにより、変換結果保持手段141に
は、１次元逆変換結果の行列を転置した転置行列が格納
される。従って、第２変換手段151において、１次元逆
変換結果を転置する処理を不要とすることができる。

請求項８の発明にあっては、検出手段144と出力指示
手段145とにより、変換結果保持手段141に保持された１
次元逆変換結果から有効係数を含む有効部分列を抽出し
て第２変換手段151に入力することにより、第２変換手
段151における計算量を削減することができる。

請求項９の発明にあっては、入力手段161によって、
変換結果保持手段141に保持された１次元逆変換結果を
第１変換手段132に入力し、この第１変換手段132によ
り、再び直交変換に相当する演算を行うことにより、第
２変換手段151を不要として、逆特効変換回路の全体と
しての回路規模の削減を図っている。

請求項10の発明にあっては、検出手段144と出力指示
手段145とにより、変換結果保持手段141に保持された１
次元逆変換結果から有効係数を含む有効部分列を抽出
し、入力手段161により、この抽出された有効部分列を
第１変換手段132に入力している。これにより、回路規
模を縮小するとともに、第１変換手段132によって行わ
れる２次元目の直交変換処理における計算量を削減する
ことができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第２図は、本発明の逆直交変換回路を用いた画像デー
タ復元装置の実施例構成を示す。

第３図は、本発明の逆直交変換回路の実施例である逆
DCT変換部の１次元目の直交変換部の実施例構成を示
す。

第５図は、本発明の第１変換手段の実施例である演算
処理部の詳細構成を示す。

第９図は、本発明の逆直交変換回路の実施例である逆
DCT変換部の２次元目の直交変換部の実施例構成を示
す。

第10図は、本発明の逆直交変換回路の別実施例である
逆DCT変換部の構成を示す。

ここで、第１図と実施例との対応関係について説明し
ておく。

係数格納手段111は、バッファ233に相当する。

読出制御手段120は、読出制御部313に相当する。

判定手段121は、零結果部331に相当する。

アドレス保持手段122は、列アドレス保持部332に相当
する。

変換定数格納手段131は、定数メモリ311に相当する。

第１変換手段132は、演算処理部312に相当する。

演算手段133は、演算回路401に相当する。

乗算手段134は、乗算器421に相当する。

積算手段135は、加算器431とレジスタ432,433とマル
チプレクサ434とに相当する。

保持手段136は、レジスタ441,442に相当する。

演算制御手段137は、変換制御部405に相当する。

変換結果保持手段141は、バッファ234に相当する。

書込制御手段142は、書込制御部314に相当する。

アドレス生成手段143は、アドレスラッチ341と書込ア
ドレス生成部342とに相当する。

検出手段144は、読出制御部513の零検出部531に相当
する。

出力指示手段145は、読出制御部513に相当する。

第２変換手段151は、直交変換部232に相当する。

入力手段161は、セレクタ601および読出制御部513に
相当する。

以上のような対応関係があるものとして、以下実施例
の構成に動作について説明する。

第２図において、画像データ復元装置は、復号表211
を備えた復号部210と、量子化マトリクス格納部221を備
えた逆量子化部220と、１次元目の直交変換部231と２次
元目の直交変換部232を備えた逆DCT変換部230とを備
え、入力される符号化データに基づいて、８画素×８画
素のブロックごとに画素データの復元を行う構成となっ
ている。

上述した復号部210は、復号表211に格納された符号化
データと復号データとの対応関係に基づいて符号化デー
タを復号し、量子化係数を８行８列の行列として復元して逆量子化部220に入力
する。

この逆量子化部220は、量子化マトリクス格納部221に
格納された量子化マトリクス（第13図参照）に基づいて、量子化係数の各成分の逆量子化処理を行ってDCT係数を復元し、このDCT係数の各成分を順次に逆DCT変換部230に入力する。このと
き、逆量子化部220は、DCT係数の第１列から順次に、各列の成分を第１行に対応する成
分から順次に出力して、逆DCT変換部230に入力する。

逆DCT変換部230の１次元目の直交変換部231には、バ
ッファ233を介して、上述したDCT係数が入力される。また、この１次元目の直交変換部231に
よる変換結果は、バッファ234を介して２次元目の直交
変換部232に入力され、２次元目の直交変換部232による
変換結果は、バッファ235を介して、１ブロック分の画
像データとして出力される構成となっている。

上述したバッファ233は、DCT係数の各成分を列番号と行番号とで指定されるアドレスに格
納する構成となっている。また、バッファ234およびバ
ッファ235は、同様に、１次元目の直交変換部231による
変換結果および２次元目の直交変換部232による変換結
果の各成分をそれぞれの列番号と行番号とで指定される
アドレスに格納する構成となっている。

以下、行列の１列分の成分が格納されている領域を示
すアドレスを列アドレスと称し、１行分の成分が格納さ
れている領域を示すアドレスを行アドレスと称する。

第３図に、１次元目の直交変換部231の構成図を示
す。

第３図において、定数メモリ311は、上述した変換定
数を格納しており、バッファ233から読み出されたDCT係数の各成分と、この定数メモリ311から読み出された変換
定数の対応する成分とが演算処理部312に入力される構成と
なっている。また、零検出部331と列アドレス保持部322
とカウンタ333と読出アドレス生成部334とは、読出制御
部313を構成しており、この読出制御部313により、上述
したバッファ233および定数メモリ311からのデータの読
出動作が制御される。また、アドレスラッチ341と書込
アドレス生成部342と、書込制御部314を構成しており、
この書込制御部314により、上述した演算処理部312の出
力をバッファ234に書き込む動作の制御が行われる。ま
た、上述した読出制御部313および書込制御部314は、演
算処理部312からの指示に応じて動作する構成となって
いる。

読出制御部313の零検出部331は、上述したバッファ23
3へのDCT係数の各成分の入力と並行して動作し、DCT係数の各列を第１行〜第４行に対応する前半部の成分と第５
行〜第８行に対応する後半部の成分とに分け、前半部と
後半部とのそれぞれについて『０』検出を行う構成とな
っていう。また、この零検出部331は、各列の検出結果
として、少なくとも１つの有効係数が含まれているか否
かを示す１ビットの情報と、後半部に有効係数が含まれ
ているか否かを示す１ビットの情報とを出力する。例え
ば、前半部と後半部との両方の成分の全てが無効係数で
ある場合に検出結果“01"を出力し、後半部の成分の全
てが無効係数である場合に“11"を出力し、他の場合に
“10"を出力すればよい。

この零検出部331による検出結果は、列アドレス保持
部332に入力され、この列アドレス保持部332により、少
なくとも１つの有効係数を含むDCT係数の列に対応するバッファ233の列アドレスと該当する列
の後半部の成分が全て無効係数であるか否かを示すフラ
グが保持される。例えば、この列アドレス保持部332
は、上述した検出結果の第１ビットとして論理“1"が入
力されたときに、DCT係数の該当する列が格納されたバッファ233の領域を示す列
アドレスを保持するとともに検出結果の第２ビットをフ
ラグとして保持すればよい。

また、上述した零検出部331の出力は、カウンタ333に
入力されており、このカウンタ333により、少なくとも
１つの有効係数を含むDCT係数の列の数が計数される。例えば、このカウンタ333は、
上述した検出結果の第１ビットに応じて、計数値を加算
する動作を行う構成とすればよい。

このようにして、バッファ233への１ブロック分のDCT
係数の入力動作と並行して、有効係数を含む列の計数動作と
該当する列に対応する列アドレスとフラグとの保持動作
とが行われる。

例えば、第15図に示した量子化係数に対応する符号化データを復号部210によって復号し、
逆量子化部220によって逆量子化することにより、第４
図に示すDCT係数が復元される。

このDCT係数の各成分が順次にバッファ233に入力された場合には、
上述した零検出部331により、第１列に対応して検出結
果“10"が出力され、第２列に対応して検出結果“11"が
出力され、第３列〜第８列に対応して検出結果“01"が
出力される。この場合は、第１表に示すように、第１列
に対応する列アドレスC₁と第２列に対応する列アドレス
C₂とが、列アドレス保持部332に保持され、また、カウ
ンタ333の計数値は『２』となる。

バッファ233に１ブロック分のDCT係数を格納する動作の終了に応じて、演算処理部312が動作
を開始し、データ要求信号REDを出力して、読出制御部3
13に対して読出動作の開始を指示する。

これに応じて、読出制御部313の読出アドレス生成部3
34は、まず、列アドレス保持部332に保持された最初の
列アドレスとフラグを読み出すとともに、このフラグを
上述した演算処理部312に入力する。

次に、読出アドレス生成部334は、上述したデータ要
求信号REDの入力に応じて、バッファ233の各行を指定す
る行アドレスを順次に生成し、列アドレス保持部332か
ら読み出した列アドレスにこの行アドレスを付加して出
力し、バッファ233に入力する。これに応じて、バッフ
ァ233に格納されたDCT係数の該当する列の各成分が、順次にバッファ233から出力
され、演算処理部312に入力される。

また、このとき、読出アドレス生成部334は、定数メ
モリ311に格納されている変換定数の各列を指定する列アドレスを順次に生成し、上述した
データ要求信号REDに同期して、定数メモリ311に入力す
る。これに応じて、定数メモリ311に格納されている変
換定数の各列が順次に読み出され、この１列分の成分からなる
ベクトルが演算処理部312に入力される。

このようにして、データ要求信号REDに応じて、バッ
ファ233からDCT係数の上述した列アドレスに該当する列の成分が１つずつ順
次に読み出され、定数メモリ311から変換定数の各列が第１列から順次に読み出される。

また、読出アドレス生成部334は、上述した列アドレ
ス保持部332から読み出したフラグが論理“1"である場
合は、上述した動作を４回繰り返したときに、DCT係数の該当する列についての読出アドレスの生成動作を終了
する。従って、この場合は、DCT係数の該当する列の前半の４つの成分のみがバッファ233か
ら読み出され、変換定数とともに演算処理部312に入力される。

一方、フラグが論理“0"である場合は、読出アドレス
生成部334は、上述した動作を８回繰り返したときに、D
CT係数の該当する列の読出動作を終了する。従って、この場合
は、DCT係数の該当する列の８つの成分の全てがバッファ233から読
み出され、変換定数の対応する列成分とともに演算処理部312に入力される。

このようにして、DCT係数の該当する列の読出動作が終了した後、読出アドレス生
成部334は、列アドレス保持部332から次の列アドレスと
フラグの読出動作を行い、同様にして、バッファ233お
よび定数メモリ311への読出アドレスを生成する。

また、カウンタ333は、上述したようにして、列アド
レスが読み出される度に計数値の減算を行い、計数値が
『０』となったときに、終了信号LENDを出力して、１ブ
ロック分の読出動作が終了した旨を演算処理部312に通
知する。

従って、演算処理部312には、１ブロック分のDCT係数の中の有効係数を含む列の成分のみが入力される。

第５図に、上述した演算処理部312の詳細構成を示
す。

第５図において、レジスタ411と乗算器421とレジスタ
422と加算器431とレジスタ432,433とマルチプレクサ434
とレジスタ441,442とは、演算回路401aを構成してい
る。また演算回路401b,401c,401dのそれぞれは、この演
算回路401aと同様に構成されている。

但し、図においては、レジスタ411,422,432,433,441,
442を記号Ｒで示した。

上述したバッファ233から読み出されたDCT係数の各成分は、レジスタ402を介して、上述した演算回路4
01a,…,401dのそれぞれに入力される。また、定数メモ
リ311から読み出された変換定数の１列分の成分からなる列成分の前半部の４つの成分は、セレクタ403のポート１に入
力され、後半部の４つの成分はポート２に入力されてい
る。このセレクタ403は、ポート1,2のいずれかへの入力
を選択する構成となっており、選択された各成分が、上
述した４つの演算回路401a,…,401dのそれぞれのレジス
タ411に入力される。

また、上述した演算回路401a,…,401dのそれぞれのレ
ジスタ441,442の出力は、マルチプレクサ404に入力され
ており、このマルチプレクサ404の出力が、演算処理部3
12の出力として、バッファ234に入力される。

これらの演算回路401a,…,401dのそれぞれと、上述し
たセレクタ403と、マルチプレクサ404とは、変換制御部
405からの指示に応じて動作する構成となっている。

また、以下、演算回路401a,…,401dのそれぞれにおい
て、レジスタ411に変換定数の該当する成分を入力する動作をステージの動作と称
し、乗算器421による乗算動作をステージの動作と称
し、加算器431とレジスタ432,433による累積加算動作を
ステージの動作と称し、この累積加算結果をレジスタ
441,442に格納する動作をステージの動作と称する。
また、上述したマルチプレクサ404が、レジスタ441およ
び442のいずれかを選択して出力する動作をステージ
の動作と称する。

第６図に、この演算処理部312による演算処理の流れ
図を示す。

ここで、演算処理部312が演算処理を開始する際に
は、各演算回路401a,…,401dのレジスタ432とレジスタ4
33と上述したバッファ234との内容はクリアされてい
る。

まず、変換制御部405は、データ要求信号REDを出力し
て、DCT係数の成分とこの成分に対応する変換定数を入力する（ステップ501）。このとき、変換制御部405
は、セレクタ403にポート１の選択を指示し、これに応
じて、上述した列成分の前半の４つの変換定数が、各演算回路401a,…,401dに
入力される（ステップ502）。

次に、各演算回路401a,…,401dの乗算器421は、対応
するレジスタ411に保持された４つの変換定数のそれぞ
れと、レジスタ402に保持されたDCT係数との乗算を行
い、乗算結果を対応するレジスタ422に格納する（ステ
ップ503）。

このようにして、DCT係数の第ｉ列のｊ番目の成分d_jiと、変換定数の第ｊ列の前半部の各成分（A_1j,…,A_4j）のそれぞれと
の乗算が行われ、上述した式（２）〜式（５）のｉ番目
の項の計算が行われる。

次に、変換制御部405は、各演算回路401a,…,401dの
マルチプレクサ434にレジスタ432の選択を指示する。従
って、各演算回路401a,…,401dの加算器431により、レ
ジスタ422に格納された乗算結果と、レジスタ432の内容
との加算が行われ、この加算結果がレジスタ432に格納
される（ステップ504）。

次に、変換制御部405は、セレクタ403にポート２の選
択を指示し、これに応じて、上述した列成分の後半部の４つの変換定数のそれぞれが、各演算回路40
1a,…,401dに入力される（ステップ505）。また、各演
算回路401a,…,401dの乗算器421により、上述したステ
ップ503と同様にして乗算処理が行われる（ステップ50
6）。

このようにして、DCT係数の第ｉ列のｊ番目の成分d_jiと、変換定数の第ｊ列の後半部の４つの成分（A_5j,…,A_8j）との乗算
が行われ、上述した式（６）〜式（９）のｊ番目の項の
計算が行われる。

また、このとき、変換制御部405は、各演算回路401a,
…,401dのマルチプレクサ434にレジスタ433の選択を指
示する。これにより、各演算回路401a,…,401dの加算器
431により、レジスタ422の内容と、レジスタ433の内容
との加算が行われ、この加算結果がレジスタ433に格納
される（ステップ507）。

次に、変換制御部405は、読出制御部313から入力され
たフラグが論理“1"であるか否かを判定し（ステップ50
8）、このステップ508における肯定判定の場合は、ステ
ップ509に進み、上述したステップ501〜ステップ508を
１ブロックの行数の半分に相当する回数（４回）だけ繰
り返したか否かを判定する。一方、ステップ508におけ
る否定判定の場合は、ステップ510に進み、上述したス
テップ501〜ステップ508を１ブロックの行数に相当する
回数（８回）だけ繰り返したか否かを判定する。

上述したステップ509およびステップ510における否定
判定の場合は、ステップ501に戻り、次のDCT係数の成分およびこの成分に対応する変換定数を読み込んで、上述した演算処理を繰り返す。

このようにして、上述した式（２）〜式（５）の各項
と式（６）〜式（９）の各項とが交互に算出され、これ
らの各項が交互に累積加算される。

一方、上述したステップ509とステップ510における肯
定判定の場合は、変換制御部405は、各演算回路401a,
…,401dのレジスタ432,433の内容を対応するレジスタ44
1,442に格納する（ステップ511）。

また、変換制御部405は、マルチプレクサ404に対し
て、まず、各演算回路401a,…,401dのレジスタ441の内
容の出力を順次に指示し、その後、同様にしてレジスタ
442の出力を指示する。これに応じて、マルチプレクサ4
04により、まず、上述した式（２）〜（５）に対応する
演算結果が出力され、次いで、式（６）〜（９）に対応
する演算結果が出力される（ステップ512）。

ここで、フラグが論理“1"である場合は、DCT係数の該当する列の後半部の成分は全て無効係数である。従
って、上述したステップ501〜ステップ507を４回だけ繰
り返して実行し、この列の前半部の成分についての演算
を行うことにより、DCT係数のこの列を１次元DCT逆変換した結果を得ることができ
る。

一方、フラグが論理“0"である場合は、上述したステ
ップ501〜ステップ507を８回繰り返して実行することに
より、式（２）〜式（９）に相当する演算が行われる。

従って、上述したステップ509およびステップ510にお
ける肯定判定の場合におけるレジスタ432およびレジス
タ433の内容は、上述した式（２）〜式（９）のそれぞ
れの式の値となっており、これらのDCT係数の第ｉ列の１次元逆DCT変換結果が、ステップ512におい
て順次に出力される。また、このとき、変換制御部405
は、上述した変換結果の出力に同期して、書込信号WRT
を出力して、書込制御部314にバッファ234への書込動作
を指示する。

次に、変換制御部405は、読出制御部313のカウンタ33
3からの終了信号LENDが論理“1"となっているか否かを
判定する（ステップ513）。

このステップ513における否定判定の場合に、変換制
御部405は、各演算回路401a,…,401dのレジスタ432およ
びレジスタ433に初期値『０』を設定し（ステップ51
4）、ステップ501に戻って、次の列の変換処理を開始す
る。一方、ステップ513における肯定判定の場合は、１
ブロック分の変換処理が終了したと判断し、処理を終了
する。

ここで、上述したステージ〜の動作のそれぞれ
は、互いに独立に実行可能である。従って、上述したス
テップ502〜ステップ504の各ステップおよびステップ50
5〜ステップ507の各ステップとステップ511とステップ5
12とをパイプライン化して制御することができる。

第７図に、第４図に示したDCT係数を１次元逆DCT変換する場合について、上述したステー
ジ〜ステージの各動作をパイプライン化して処理す
る様子を示す。

第７図において、左端の欄の数字は、パイプラインの
ステップ数を示している。また、記号R01はレジスタ401
を示し、記号R11,…,R14および記号R21,…,R24は、各演
算回路401a,…,401dのレジスタ411およびレジスタ422の
それぞれを示す。また、同様に、記号R31,…,R34および
記号R35,…,R38は、レジスタ432およびレジスタ433を示
し、記号R41,…,R44および記号R45,…,R48は、レジスタ
441およびレジスタ442を示す。

第７図のステージに対応する欄に示すように、奇数
番号のステップにおいて、DCT係数の各成分が入力されるとともに、各演算回路401a,…,40
1dのレジスタ411に、変換定数の対応する列成分の前半部の各成分が入力され、偶数番号のステップにお
いて、この列成分の後半部の各成分が入力される。

また、第２ステップ以降は、ステージに対応する欄
に示すように、ステージの動作と並行して、上述した
ステップ503の乗算処理とステップ506の乗算処理とが交
互に行われる。

また、第３ステップ以降は、ステージに対応する欄
に示すように、奇数番号のステップにおいては、上述し
たステップ504の加算処理が行われ、偶数番号のステッ
プにおいては、上述したステップ507の加算処理が、ス
テージおよびステージの動作と並行して行われる。

第１表に示したように、第４図に示したDCT係数の第１列に対応するフラグは論理“0"であるから、上述
したステップ501〜ステップ507が１ブロックの行数分繰
り返され、第１列の８個の成分が全て入力される。

この場合は、DCT係数の第１列の８番目の成分D₈₁についての乗算処理および
加算処理は、DCT係数の第２列の成分および変換定数Ａの入力と並行して行わ
れ、第17ステップおよび第18ステップにおいて、１次元
逆DCT変換結果が、各演算回路401a,…,401dのレジスタ4
41およびレジスタ442にセットされる（ステップ511,第
７図ステージ参照）。

また、第18ステップ〜第25ステップにおいて、ステッ
プ512における出力処理が行われ、１次元逆DCT変換結果
（Y₁₁,…,Y₁₈）が順次に出力される（第７図ステージ
参照）。

同様にして、DCT係数の第２列の１次元逆DCT変換処理が行われ、第25ステッ
プおよび第26ステップにおいて、ステージの動作が行
われ、第26ステップ〜第33ステップにおいてステージ
の動作が行われる。

以下、このようにして算出された変換結果の行と列とを転置した転置行列をバッファ234に格納する方法について説明する。

第３図に示した読出アドレス生成部334によって、列
アドレス保持部332から読み出された列アドレスは、書
込制御部314のアドレスラッチ341によって保持される。
また、上述した書込信号WRTの入力に応じて、書込アド
レス生成部342は、上述したアドレスラッチ341に保持さ
れた列アドレスに基づいて、書込アドレスを生成する。

この書込アドレス生成部342は、まず、上述した列ア
ドレスをこの列アドレスに対応する列番号と等しい番号
の行に対応する行アドレスに変換する。また、書込アド
レス生成部342は、上述した書込信号WRTに同期して各列
を指定する列アドレス生成し、この列アドレスを上述し
た行アドレスに付加して書込アドレスを生成し、バッフ
ァ234に入力する。

従って、演算処理部312によって出力されるDCT係数の第ｉ列に対応する変換結果は、バッファ234の第ｉ行
に対応する領域に順次に格納される。

このようにして、変換結果がバッファ234に格納され、２次元目の直交変換部232に
渡される。

第８図に、第４図に示したDCT係数に対応する転置行列を示す。第８図において、転置行列に含まれる有効係数を記号ｈに列番号と行番号とを示す
添字を付けて示すように、転置行列の有効係数を含む列に対応する行のみが、有効係数を含
む行となっている。

２次元目の直交変換部232は、第９図に示すように、
第３図に示した１次元目の直交変換部231の零検出部331
に代えて別の零検出部531を有する読出制御部513を備え
て構成されている。

この零検出部531は、上述したバッファ234への変換結
果の各列の入力に並行して零検出を行い、この変換結果の各列について、上述した零検出部331と同様の検出結
果を出力する構成となっている。

例えば、変換結果の各列の成分のそれぞれの値が『０』であるか否かを示
すビットマップを作成し、このビットマップの論理和を
順次に求め、この結果を転置行列の各列に有効係数が含まれているか否かを示す検出結果
として出力する。また、同様にして、変換結果の第５列〜第８列に対応するビットマップの論理和を求
め、この結果の反転論理を転置行列の各列の後半部に有効係数が含まれているか否かを示す
検出結果として出力すればよい。この場合は、上述した
零検出部331と同様に、零検出部531により、前半部と後
半部との両方の成分の全てが無効係数であるときに検出
結果“01"が出力され、後半部の成分の全てが無効係数
であるときに“11"が出力され、他の場合に“10が出力
される。

例えば、第８図に示した転置行列について、この零検出部521による零検出処理を行った
場合は、第２表に示すように、第１列〜第８列のそれぞ
れに対応する列アドレスC₁〜C₈と、これらの各列の後半
部の全ての成分が無効係数であることを示すフラグ“1"
とが、列アドレス保持部332に保持され、また、カウン
タ333の係数値は『８』となる。

このようにして列アドレス保持部332に保持された列
アドレスに基づいて、読出アドレス生成部334により、
読出アドレスが生成され、上述した１次元目の直交変換
処理と同様にして、演算処理部312により、２次元目の
直交変換処理が行われる。また、上述した１次元目の直
交変換処理と同様にして、書込制御部314により、この
演算処理部312による演算結果をバッファ235に書き込む
動作を制御することにより、このバッファ235に、２次
元逆DCT変換結果の転置行列が格納され、復元データとして出力される。

上述したように、それぞれ独立に動作する乗算器と加
算器とこれらを接続するレジスタとを備えた演算回路40
1を４組備えて、１次元逆DCT変換処理を行う演算処理部
312を構成する。また、零検出部331により、DCT係数の１列の成分の半分を単位として零検出を行い、この検
出結果に基づいて、バッファ233および定数メモリ311か
らの読出動作を制御する。

これにより、１ブロック分のDCT係数の中の有効係数を含む列のみを１列の半分を単位として
演算処理部312にに入力して、演算処理部312において、
ステージ〜ステージの動作を各ステージの相互間で
待ち時間を生じることなく、効率良くパイプライン化し
て処理することができる。例えば、第４図に示したDCT
係数を１次元逆DCT変換した場合に、演算処理部312のパイプ
ライン処理に要するステップの総数は33となり、計算量
を大幅に削減することができる（第７図参照）。

このようにして、小規模の直交変換回路を用いて、高
速に直交変換処理を行うことが可能となり、画像データ
復元装置の小型化および復元処理の高速化を図ることが
できる。

なお、第２図に示したバッファ233を２ブロック分のD
CT係数のデータ量に相当する容量とすれば、バッファ233に次
のブロックのDCT係数を入力する動作と並行して、前に入力したDCT係数についての１次元目の直交変換動作を行うことができ、
復元処理に要する時間を更に短縮することができる。

また、同様に、バッファ234を２ブロック分の変換結
果のデータ量に相当する容量とすれば、バッファ234へ
の変換結果の入力動作と２次元目の直交変換処理と並行
して行うことができ、復元処理に要する時間を更に短縮
することができる。

また、逆DCT変換部230において、バッファ234に格納
された１次元目の変換結果を再び演算処理部312に入力
し、１次元目の直交変換処理と２次元目の直交変換処理
と１つの演算処理部312を用いて行う構成としてもよ
い。

例えば、第10図に示すように、第３図に示した１次元
目の直交変換部231に、第９図に示した２次元目の直交
変換部232の読出制御部513を付加し、セレクタ601によ
り、バッファ234とバッファ233とのいずれか一方の出力
を演算処理部312に入力する構成とすればよい。

この場合は、セレクタ601により、バッファ233と演算
処理部312とが接続された状態で１次元目の直交変換処
理を行い、この１次元目の直交変換処理の終了後に、セ
レクタ601を切り換えてバッファ234と演算処理部312と
を接続する。また、読出制御部513によって、バッファ2
34および定数メモリ311からのデータの読出動作を制御
して、変換結果の各成分と対応する変換定数とを演算処理部312に入力
して２次元目の直交変換処理を行い、この２次元目の直
交変換処理の終了後に、次のブロックのDCT係数の処理
を行う。

このように、１次元目の直交変換処理と２次元目の直
交変換処理とを１つの演算処理部312を用いて行う構成
とすることにより、更に、逆DCT変換部の回路規模を縮
小することができる。

〔発明の効果〕

上述したように、本発明によれば、DCT係数からなる
行列の中から、有効係数を含む部分列を抽出し、これら
の部分列についてのみ直交変換処理を行うことにより、
逆DCT変換処理の計算量を削減し、小型の回路によって
逆DCT変換処理を高速に実行することが可能となり、画
像データ復元装置の小型化を図るとともに、復元処理に
要する時間を短縮することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の逆直交変換回路を用いた画像データ復
元装置の実施例構成図、第３図は本発明の逆直交変換回路の実施例である逆DCT
変換部の１次元目の直交変換部の構成図、第４図は復元されたDCT係数の例を示す図、第５図は本発明の第１変換手段の実施例である演算処理
部の詳細構成図、第６図は演算処理を表す流れ図、第７図はパイプライン処理の説明図、第８図は変換結果の例を示す図、第９図は本発明の逆直交変換回路の実施例である逆DCT
変換部の２次元目の直交変換部の構成図、第10図は本発明の逆直交変換回路の別実施例である逆DC
T変換部の構成図、第11図は画像圧縮装置の構成図、第12図はブロックの説明図、第13図はDCT係数を示す図、第14図は量子化マトリクスを示す図、第15図は量子化係数を示す図、第16図はジグザグスキャンの説明図、第17図は従来の復元装置の構成図である。図において、 111は係数格納手段、 120は読出制御手段、 121は判定手段、 122はアドレス保持手段、 131は変換定数格納手段、 132は第１変換手段、 133は演算手段、 134は乗算手段、 135は積算手段、 136は保持手段、 137は演算制御手段、 141は変換結果保持手段、 142は書込制御手段、 143は検出手段、 144はアドレス生成手段、 151は第２変換手段、 161は入力手段、 210,811は復号部、 211は復号表、 220,821は逆量子化部、 221は量子化マトリクス格納部、 230,831は逆DCT変換部、 231,232は直交変換部、 233,234,235はバッファ、 311は定数メモリ、 312は演算処理部、 313,513は読出制御部、 314は書込制御部、 331,531は零検出部、 332は列アドレス保持部、 333はカウンタ、 334は読出アドレス生成部、 341はアドレスラッチ、 342は書込アドレス生成部、 401は演算回路、 402,411,422,432,433,441,442はレジスタ、 403,601はセレクタ、 404,434はマルチプレクサ、 405は変換制御部、 711はDCT変換部、 721は線型量子化部、 731は符号化部である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−51978（ＪＰ，Ａ) 特開平４−95468（ＪＰ，Ａ) 特開平２−154571（ＪＰ，Ａ) 特開昭60−247782（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 7/24 - 7/68 H04N 1/41 - 1/419 G06T 9/00

Claims

(57)【特許請求の範囲】

【請求項１】Ｎ×Ｎ画素からなるブロックごとに画素デ
ータを２次元直交変換した結果を量子化した後に符号化
して得られた入力符号を復号し、逆量子化し、２次元逆
直交変換して、画像データを復元する復元装置の逆直交
変換方法において、前記画像データのブロックの２次元直交変換結果である
Ｎ行Ｎ列の係数行列の各列をそれぞれ所定の数の成分を
含む部分列に分割し、前記部分列の中から、零以外の値を有する有効係数を含
む部分列を抽出し、抽出された前記部分列の各成分に対して、１次元直交変
換の演算を行い、抽出された前記部分に対応する演算結果を１次元の逆変
換結果の対応する列の成分として出力し、前記１次元の逆変換結果に対して、２次元目の直交変換
を行って画像データを得ることを特徴とする逆直交変換方法。
【請求項２】請求項１記載の逆直交変換方法において、係数行列に対して１次元の逆変換を行って得るべき行列
を構成する列と行とを入れ換えた転置行列の各行の成分
として、前記転置行列の各行を示す行番号に等しい列番
号で示される前記係数行列の列について得られた１次元
の逆変換結果を出力することを特徴とする逆直交変換方
法。
【請求項３】Ｎ×Ｎ画素からなるブロックごとに画素デ
ータを２次元直交変換した結果を量子化した後に符号化
して得られた入力符号を復号し、逆量子化し、２次元逆
直交変換して、画像データを復元する復元装置の逆直交
変換回路において、入力される前記係数行列の各成分をＮ行Ｎ列の行列とし
て格納する係数格納手段と、前記係数格納手段に入力される前記係数行列の各列を構
成する部分列のそれぞれが有効係数を含む有効部分列で
あるか否かを判定する判定手段と、前記判定手段によっ
て有効部分列であるとされた部分列に対応する前記係数
格納手段のアドレスを保持するアドレス保持手段とを有
し、このアドレス保持手段に保持されたアドレスに基づ
いて、前記係数格納手段に対して有効部分列に含まれる
各成分の出力を指示する読出制御手段と、前記係数行列の各成分に対応する変換定数からなるＮ行
Ｎ列の定数行列を格納しており、前記係数格納手段によ
って出力される係数行列の成分に対応する定数行列の列
に含まれる変換定数を出力する変換定数格納手段と、入力される係数行列の成分のそれぞれと前記変換定数格
納手段から出力される変換定数とに対して直交変換の演
算を行い、前記係数行列の各列に含まれる有効部分列の
全てに対応する演算が終了したときに、演算結果を該当
する列の１次元逆変換結果として出力する第１変換手段
と、前記第１変換手段の出力を保持する変換結果保持手段
と、前記アドレス保持手段に保持されたアドレスに応じて、
前記係数行列の該当する列に対応する１次元逆変換結果
の前記変換結果保持手段における格納場所を指定する書
込制御手段と、前記変換結果保持手段に保持された１次元逆変換結果に
基づいて、２次元目の直交変換を行う第２変換手段とを備えることを特徴とする逆直交変換回路。
【請求項４】請求項３記載の逆直交変換回路において、前記係数格納手段が、２つの前記ブロックのそれぞれに
対応する係数行列を格納する容量を有し、前記係数格納手段への係数行列の入力と平行して、前記
第１変換手段が１次元逆変換動作を行う構成とすることを特徴とする逆直交変換回路。
【請求項５】請求項３記載の逆直交変換回路において、判定手段は、それぞれN/2個の成分から形成される部分
列が有効部分列であるか否かを判定する構成とし、前記変換定数格納手段は、前記係数行列の各成分の出力
に応じて、対応する列の前半のN/2個の変数定数と後半
のN/2個の変換定数とを交互に出力する構成とし、前記第１変換手段は、前記変換定数格納手段から同時に
出力されるN/2個の変換定数のそれぞれに対応するN/2個
の演算手段を備え、前記N/2個の演算手段のそれぞれは、入力される係数行列の成分と、この成分に対応して前記
変換定数格納手段から交互に出力される各変換定数のそ
れぞれとの乗算を行う乗算手段と、前記乗算手段によって交互に得られた乗算結果のそれぞ
れを積算する積算手段と、前記積算手段によって得られた各積算結果のそれぞれを
保持する保持手段とを有する構成とすることを特徴とする逆直交変換回路。
【請求項６】請求項５記載の逆直交変換回路において、前記第１変換手段が、前記アドレス保持手段に保持され
た前記係数行列の各列に含まれる有効部分列のアドレス
に応じて、前記乗算手段と前記積算手段とによる演算処
理の実行回数を制御する演算制御手段を備えることを特徴とする逆直交変換回路。
【請求項７】請求項３記載の逆直交変換回路において、前記書込制御手段が、前記第１変換手段によって得られ
る演算結果に対応して、前記第１次元逆変換結果からな
る行列を転置した転置行列の該当する行に対応する前記
変換結果保持手段のアドレスを生成するアドレス生成手
段を備えることを特徴とする逆直交変換回路。
【請求項８】請求項７記載の逆直交変換回路において、前記変換結果保持手段に入力される前記１次元逆変換結
果の各成分から零以外の値を有する有効係数を検出する
検出手段と、前記検出手段による検出結果に応じて、前記変換結果保
持手段に対して、前記１次元逆変換結果の行列の各列の
中から有効係数を含む部分列の出力を指示する出力指示
手段とを備え、前記第２変換手段が、前記変換結果保持手段から出力さ
れた部分列に対して、２次元目の直交変換処理を行う構
成とすることを特徴とする逆直交変換回路。
【請求項９】請求項７記載の逆直交変換回路において、
前記第２変換手段に代えて、前記変換結果保持手段に格納された１次元逆変換結果を
前記第１変換手段に入力すると共に、前記変換定数格納
手段に対して対応する変換定数の出力を指示する入力手
段を備えたことを特徴とする逆直交変換回路。
【請求項１０】請求項９記載の逆直交変換回路におい
て、前記変換結果保持手段に入力される前記１次元逆変換結
果の各成分から零以外の値を有する有効係数を検出する
検出手段と、前記検出手段による検出結果に応じて、前記変換結果保
持手段に対して、前記１次元逆変換結果の行列の各列の
中から有効係数を含む部分列の出力を指示する出力指示
手段とを備え、前記入力手段が、前記変換結果保持手段によって出力さ
れた部分列を前記第１変換手段に入力する構成とすることを特徴とする逆直交変換回路。